【課題】半導体基板上に形成するインダクタのインダクタンスを大きくすること。
【解決手段】半導体基板上に形成された少なくとも１層からなるコイル配線のコイル中央孔に別基板に形成されたコアを挿入する。コアをコイル中央孔に固定した後、別基板は分離する。コアは別基板に接合材を介してコア材（磁性体）の薄板を付着させて、パターニングする。半導体基板上に形成されたコイル中央孔は流動性接着剤が入っていて、コアを挿入した後に流動性接着剤が硬化してコアが固定される。コアが固定された後に接合剤の接着力を低下させて別基板を分離する。コア材はバルクと同じ高透磁率を有するので、非常に大きなインダクタンスを持つインダクタを形成できる。 （もっと読む）

【課題】同一基板上に混載された他の素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】半導体装置は、ｐ形半導体層１２と、ｎ形のソース領域１３と、絶縁体２３と、ｎ形半導体領域２０と、ｎ形のドレイン領域１４と、ｐ形のチャネル領域１２ａと、ゲート絶縁膜１５と、ゲート電極１６と、ソース電極１８と、ドレイン電極１９と、電極２１とを備える。前記絶縁体は、前記ｐ形半導体層の表面から前記ｐ形半導体層の厚み方向に延びて形成されたトレンチｔ１内に設けられている。前記ｎ形半導体領域は、前記ドレイン領域と前記絶縁体との間の前記ｐ形半導体層の表面に設けられる。前記電極は、前記ｎ形半導体領域に接続される。 （もっと読む）

【課題】素子分離酸化膜上に所望の形状の抵抗素子を形成して、抵抗値の精度を高めて信頼性を向上させる。
【解決手段】半導体基板１の表面に形成された所定領域の素子分離酸化膜２上に複数の抵抗素子４が形成された半導体装置であって、抵抗素子４と近接する位置に活性領域３を設けた。抵抗素子４近傍の素子分離酸化膜２を必要な範囲に区切ることができ、ＣＭＰ法による素子分離酸化膜２の研磨の際に素子分離酸化膜２の中央部に凹みが形成されてしまうことを抑止できるため、抵抗素子４の形状の寸法精度を向上させることが可能となる。 （もっと読む）

【課題】半導体素子を作製する方法を提供する。
【解決手段】主に半導体ダイの周辺領域中に位置する信号パッドと、主に前記信号パッドから半導体ダイの内部領域中に位置する電力パッドおよび接地パッドとを伴う、ダイパッドレイアウトを有する半導体ダイを提供するステップと、前記信号パッド、電力パッド、および接地パッド上に複数のバンプを形成するステップと、基板を提供するステップと、前記基板上に相互接続部位を伴う複数の伝導性トレースを形成するステップであって、前記バンプは、相互接続部位よりも幅広い、ステップと、前記バンプが前記相互接続部位の頂面および側面を覆うように、前記バンプを前記相互接続部位に接着するステップと、前記半導体ダイと基板との間で前記バンプの周囲に封入材を堆積させるステップとを含む、半導体素子を作製する方法。 （もっと読む）

【課題】高誘電率絶縁膜のエッチング制御性を向上することができるプラズマ処理方法を提供する。
【解決手段】ウエハＷ上の半導体デバイスに形成されたハフニウム酸化膜にエッチング処理を施す際、ウエハＷをプラズマ処理装置１０のチャンバ１１内に搬入し、該チャンバ１１内の処理空間ＳにＣ_４Ｆ_８ガス、一酸化炭素ガス、アルゴンガス及びキセノンガスを所定の流量比で供給し、処理空間Ｓに高周波電力を印加して供給された処理ガスからプラズマを発生させ、キセノンによってＣ_４Ｆ_８からのフッ素の解離をより促進して高いエッチレートで高誘電率絶縁膜をエッチングする。 （もっと読む）

【課題】２次電池パックの保護回路を更に小型化すること。
【解決手段】本発明に係る半導体チップは、双方向スイッチを構成する２個のパワートランジスタと、抵抗素子とを備える。２個のパワートランジスタのドレイン同士は接続されている。抵抗素子の一端は、２個のパワートランジスタのうち一方のソース電極と電気的に接続され、その他端は、第１外部パッドと電気的に接続されている。それら２個のパワートランジスタと抵抗素子とは、同一の半導体チップ上に形成されている。 （もっと読む）

【課題】工程が簡単で、よりラッチアップに強いＣＭＯＳ構造を得る。
【解決手段】１×１０^１８ｃｍ^−３から１×１０^１９ｃｍ^−３の高不純物濃度の半導体基板２を用い、ＣＭＯＳ構造のＰ型ウェル４とＮ型ウェル５の境界に設けられた溝分離部１３の先端部分がその高不純物濃度領域に達する（エピタキシャル層３を貫通して半導体基板２の領域に至る）ように深く形成することにより、従来のように溝分離部１３よりも更に深い領域（溝分離部１３の下側）を電子が通過することなく、従来のようにウェル領域内にＮ＋埋め込み層やＰ＋埋め込み層を基板深く埋め込む必要もなく、簡便な方法で、よりラッチアップに強いＣＭＯＳ構造を得ることができ、コスト性能の両方に優れた半導体装置１を得ることができる。 （もっと読む）

【課題】改善されたパワーデバイスに加えてそれらの製造方法，パッケージ化の実施例を提供する。１実施例としては、シールドされたゲートトレンチＭＯＳＦＥＴにおいて、多くの電荷調整技術と寄生容量を低減する他の技術とを組み合わせて、改善された電圧性能，速いスイッチング速度および低いオン抵抗を有するパワーデバイスを提供する。
【解決手段】シールドポリ３１１の上にゲートポリ３１０を含み、垂直方向電荷制御のために、ゲートトレンチ３０２より深い位置にある非ゲートトレンチを含み、電荷制御トレンチ３０１は、トレンチの最上部でソース金属に接続する導電材料の単層を有し得るが、独立してバイアスがかけられ、多重に積み重ねられたポリ電極３１３を使用する。また、デュアルゲート構造を用いることによってゲートとドレインとの間の容量Ｃｇｄを低減する。 （もっと読む）

【課題】微細化されても高精度を維持できるキャパシタを提供する。
【解決手段】キャパシタは、平面上に交互に配列した、直線状で第１の長さを有し第１の方向に延在する第１の電極パターンと、直線状で前記第１の長さより短い第２の長さを有し、前記第１の方向に延在する第２の電極パタ―ンと、前記第１の電極パターンに第１の電圧を、第１のビアプラグを介して供給する第１の配線パタ―ンと、前記第２の電極パターンに第２の電圧を、第２のビアプラグを介して供給する第２の配線パタ―ンと、を備え、前記第１および第２の電極パターンをそれぞれの前記第１の方向で比較した場合、前記第１の電極パターンの第１の端部が、前記第１の端部に対応する前記第２の電極パターンの第２の端部よりも突出しており、前記第１の電極パターンの前記第１の端部に対向する第３の端部が、前記第３の端部に対応する前記第２の電極パターンの第４の端部よりも突出している。 （もっと読む）

【課題】様々なオン抵抗の素子を容易に製造することができる半導体装置、半導体集合部材及び半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、素子部と、第１の電極部と、第２の電極部と、延出部と、を備える。素子部は、基板に設けられる。第１の電極部は、素子部の上に設けられ、素子部と導通する。第２の電極部は、素子部の上において第１の電極部と離間して設けられ、素子部と導通する。延出部は、素子部の上に設けられ、第１の電極部及び第２の電極部の周縁部から基板の周縁部に向けて延出して設けられる。 （もっと読む）

【課題】半導体装置に用いられるキャパシタを効率よく、しかも少ない占有床面積で行うことができる半導体装置の製造方法および基板処理装置を提供する。
【解決手段】基板２００上に下電極を形成する工程（Ｓ１０４）と、下電極の上に、それぞれ異なる金属元素を含む３種の金属酸化膜を積層して誘電膜を形成する工程（Ｓ１０６、Ｓ１０８、Ｓ１１０）と、誘電膜の上に、上電極を形成する工程（Ｓ１１２）と、を有し、各工程は同一の装置で行う。 （もっと読む）

【課題】膜厚のばらつきに起因する抵抗値の変動を抑制し、より高精度な抵抗素子を提供する。
【解決手段】第１膜厚（Ｔ１）（Ｈ１）で形成され、第１幅（Ｗ１）を有する抵抗素子第１部分（２）と、第１膜厚（Ｔ１）（Ｈ１）で形成され、第１幅（Ｗ１）に依存して決定する第２幅（Ｗ２）を有する抵抗素子第２部分（３）とを具備する抵抗素子を構成する。ここにおいて、第１幅（Ｗ１）と第２幅（Ｗ２）との和は一定である。また、抵抗素子第１部分（２）は、抵抗素子第１部分（２）の底面からの高さが第１高さ（Ｈ１）となる位置に、抵抗素子第１部分（２）の上面を有する。また、抵抗素子第２部分（３）は、抵抗素子第１部分（２）の底面を含む面からの高さが第１高さ（Ｈ１）となる位置に、抵抗素子第２部分（３）の上面を有する。そして、抵抗素子第１部分（２）と抵抗素子第２部分（３）とは、接続部を介して互いに接続されている。 （もっと読む）

【課題】製造工程数を増加させることなく、ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧をＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧より低くし、且つＥＳＤ保護素子としてのＬＤＭＯＳトランジスタの熱破壊電流値をスナップバック電圧の改善前より大きくする。
【解決手段】 ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタ３２は、Ｎ型エピタキシャル層３と、Ｎ＋型埋め込み層２と、Ｎ型エピタキシャル層３の表面に形成されたドリフト層１１と、エピタキシャル層３の表面に形成されたＰ型のボディ層１０と、Ｐボディ層１０の表面に形成されたＮ＋型ソース層１４と、エピタキシャル層３の表面上に形成されたゲート絶縁膜５、６と、ゲート絶縁膜５、６上に形成されたゲート電極８と、を具備し、Ｎ＋型ソース層１４の下方のボディ層１０の底部にＰ型ボディ層窪み部１０ａが形成されている。 （もっと読む）

【課題】半導体基板に設けられた貫通穴に、絶縁体を介して２つの導電体を充填してなるキャパシタ構造体を有する電子装置において、２つの導電体間の容量を大きくするのに適した構成を提供する。
【解決手段】半導体基板１０の表裏両主面１１、１２間を貫通する貫通穴３０には、当該穴の内面側から第１の導電体４０、絶縁体５０、第２の導電体６０が順次充填されてキャパシタ構造体２０が形成されており、キャパシタ構造体２０は、貫通穴３０の内部から半導体基板１０の両主面１１、１２まで連続して形成され、キャパシタ構造体２０の静電容量は、キャパシタ構造体２０のうち貫通穴３０に位置する部位の容量と両主面１１、１２に位置する部位の容量との合計とされている。 （もっと読む）

【課題】必要十分なキャパシティをもつ保持容量を備えた半導体装置を提供する。
【解決手段】金属表面を有する基板１１と、前記金属表面を有する基板上に形成された絶縁膜１２と、前記絶縁膜上に形成された画素部とを有する半導体装置において、前記画素部は、ＴＦＴと、該ＴＦＴと接続する配線２１とを有しており、保持容量は、前記金属表面を有する基板、前記絶縁膜および前記配線により構成されている。前記絶縁膜の膜厚が薄いほど、また、前記絶縁膜と前記配線の接する領域の面積が大きいほど、大きなキャパシティを得られるので有利である。 （もっと読む）

【課題】無線通信によりデータの交信を行う半導体装置において、装置を大型化することなく、アンテナの感度を向上させ、チップをノイズから保護することを課題とする。
【解決手段】コイル状のアンテナと当該コイル状のアンテナに電気的に接続された半導体集積回路とを有する。コイル状のアンテナと重なるように半導体集積回路を配置する。このように、半導体装置内のコイル状のアンテナと半導体集積回路の配置を工夫することで、装置を大型化することなく、アンテナの感度を向上させて、半導体集積回路が動作するために十分な電力を得ることができる。 （もっと読む）

【課題】ダミーゲート電極を備えるトレンチゲート構成のパワーＭＩＳＦＥＴにおいて、ＭＩＳＦＥＴの性能向上を図りながら、ゲート絶縁膜の静電破壊を防止することができる技術を提供する。
【解決手段】ダミーゲート電極９ａを備えるトレンチゲート構成のパワーＭＩＳＦＥＴと保護ダイオードとを同一の半導体基板１上に形成する。そして、保護ダイオードをソース電極２４とゲート配線２５の間に設ける。このような半導体装置の製造方法において、ダミーゲート電極９ａ用のポリシリコン膜と保護ダイオード用のポリシリコン膜を同時に形成する。また、パワーＭＩＳＦＥＴのソース領域と保護ダイオードのｎ^＋型半導体領域１５を同一工程で形成する。 （もっと読む）

【課題】アナログオプション回路を備えた半導体集積回路（Ａ／Ｄ変換）を構成する抵抗を、簡便かつ大面積を専有されることなく作成する製造方法、及びその製造方法により作成されるＡＤ変換回路を提供する。
【解決手段】高電源の電圧と低電源の電圧との間に直列に接続された複数個の抵抗からなるストリング抵抗を備えた基準電圧発生部と、入力アナログ電圧値と前記抵抗間の接続点の分圧電圧値とを比較する電圧比較部とを含むＡ／Ｄ変換回路において、
前記抵抗が有機材料で形成されていることを特徴とする。 （もっと読む）

【課題】半導体装置を小型化することを課題の一とする。また、記憶素子を有する半導体装置の駆動回路の面積を縮小することを課題の一とする。
【解決手段】入力端子と出力端子の位置が固定された複数のセルを第１の方向に配置し、各セルの入力端子および出力端子とそれぞれ電気的に接続される配線を複数のセル上に積層させ、且つ、その配線の延在方向をセルが並べられた第１の方向と同方向とすることで、駆動回路の小型化を図った半導体装置を提供する。 （もっと読む）

【課題】シリコン基板に設けられた穴の内部に導電体と誘電体を配置することにより、キャパシタを構成してなるキャパシタ構造体において、穴をより深くしたり、穴の平面形状を複雑な形状とすることなく、導電体間の対向面積を増加させて容量値の増大が実現できるようにする。
【解決手段】穴２０は、シリコン基板１０の一方の主面に開口する有底穴であり、穴２０の内部にはシリコン基板１０よりなる突起２１が設けられ、穴２０の底面は、突起２１による凹凸面とされており、穴２０の内部では、穴２０の底面および側面に、これらの面側から第１の導電体３１、誘電体４０、第２の導電体３２が順次積層されているとともに、第１の導電体３１および誘電体４０は、突起２１による凹凸面の形状を承継した層形状とされている。 （もっと読む）