【課題】内部回路の誤動作を誘発させない保護回路を有する半導体装置を提供する。
【解決手段】Ｐ型Ｓｉ基板１０１と、ＥＳＤ保護素子１Ａと、被保護素子１Ｂとを備えた半導体装置１であって、ＥＳＤ保護素子１Ａは、ソースＮ型拡散領域１０７Ａと、Ｐ型Ｓｉ基板１０１内においてソースＮ型拡散領域１０７Ａを覆い、ソースＮ型拡散領域１０７Ａの下方から少なくともゲート電極１０６Ａの下方の一部まで形成され、Ｐ型Ｓｉ基板１０１の基本領域よりもＰ型不純物濃度が高い高濃度Ｐ型拡散領域１０３とを備え、被保護素子１Ｂは、ドレインＮ型拡散領域１０８Ｂと、Ｐ型Ｓｉ基板１０１内においてドレインＮ型拡散領域１０８Ｂと接する低濃度Ｐ型拡散領域１０４とを備え、ＥＳＤ保護素子１Ａのドレイン電極１１２Ａと被保護素子１Ｂのドレイン電極１１２Ｂとが接続され、高濃度Ｐ型拡散領域１０３は、低濃度Ｐ型拡散領域１０４よりもＰ型不純物濃度が高い。 （もっと読む）

【目的】ワイヤ接続における高耐圧半導体装置において、複雑なプロセス製造工程も、複雑な裏面加工工程も一切伴わず、低コストで高耐圧化、高信頼性化を実現できる高耐圧半導体装置およびそれを用いた高電圧集積回路装置を提供することにある。
【構成】半導体基板１００上に誘電体層１０１を介して半導体層１０２が形成され、半導体層１０２上にドレイン層１１３と、ドレイン層１１３を内包するように形成されたバッファ層１１２と、ドレイン層１１３と離間し、その周りを囲むように形成されたソース層１１４と、ソース層１１４を内包するように形成されたウエル層１１１と、半導体層１０２上にゲート絶縁膜を介して形成されたゲート電極１１０と、を備えた高耐圧半導体装置において、ドレイン層１１３及び、バッファ層１１２の平面形状が非連続または連続の環状とする。 （もっと読む）

【課題】共通のＰ型半導体基板上にＮチャンネルＤＭＯＳＦＥＴを含む複数の素子を形成した半導体装置において、ＮチャンネルＤＭＯＳＦＥＴのソース端子が負電圧にバイアスされると、寄生ＮＰＮトランジスタにより誤動作を発生する問題があった。
【解決手段】本発明による半導体装置４０は、Ｐ型半導体基板２１と、Ｐ型半導体基板２１上に形成された複数のｎ型ウェル２２〜２４と、複数のｎ型ウェル２２〜２４のすくなくとも１つのｎ型ウェル２２上に形成されたＮチャンネルＤＭＯＳＦＥＴ３１と、を備え、Ｐ型半導体基板２１の電位がＮチャンネルＤＭＯＳＦＥＴ３１が形成されたｎ型ウェル２２の電位以下になるように負電位−Ｅｇｅにバイアスされるように構成されたことを特徴とする。 （もっと読む）

【課題】 サブ素子部のコンタクト部において、電流集中が生じ難い半導体装置を提供する。
【解決手段】 メイン素子部２０とサブ素子部４０が形成されている半導体基板１２を有する半導体装置であって、半導体基板１２の上面のうち、メイン素子部２０の上面にはメイン電極６６が形成されており、サブ素子部４０の上面には互いに分離されている複数のコンタクト部６９を介して半導体基板１２と導通しているサブ電極６８が形成されており、前記複数のコンタクト部６９は、第１方向に沿って伸びる直線状に形成されているとともに、前記第１方向と直交する第２方向に沿って配列されており、前記複数のコンタクト部６９が形成されている領域のうちの前記第２方向の少なくとも一方の端部近傍において、各コンタクト部６９の第１方向の長さが、その端部から前記領域の中央に向かうにつれて長くなっている。 （もっと読む）

【課題】誤動作や素子破壊が生じにくい高耐圧ドライバとして使用することができる半導体装置において、容易に製造が可能な構成とすること。
【解決手段】ｐ⁺半導体基板１上に低濃度のｐエピタキシャル層２７を積層し、その表面層に浮遊電位基準回路形成領域２１となるｎ半導体領域２と、ＧＮＤ基準回路形成領域２２となるｎ半導体領域２０２と、高耐圧接合終端構造２３としてｎ半導体領域２に接してｎ半導体領域２を囲むｎ半導体領域８を形成する。ｎ半導体領域２およびｎ半導体領域２０２の周囲を囲むように、ｐ⁺半導体基板１に達するトレンチ構造７を形成し、トレンチの側面および底面に沿って高濃度のトレンチ壁ｐ⁺半導体領域５１を形成し、その内側に電極１６を形成する。電極１６に接地電位ＧＮＤを印加し、トレンチ壁ｐ⁺半導体領域５１の電位を接地電位ＧＮＤとする。 （もっと読む）

【課題】
製造工程を簡略化しつつ、特性の優れた第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを製造する半導体装置の製造方法を提供する。
【解決手段】
半導体基板に、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域を画定する素子分離領域を形成し、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域に第１導電型の不純物をイオン注入し、第１導電型のウェルを形成し、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域上に絶縁ゲート電極を形成し、第２のＭＯＳトランジスタのドレイン領域を覆うマスクを介して、半導体基板法線方向から傾いた複数方向から第１導電型の不純物をイオン注入し、第１のＭＯＳトランジスタ領域の前記絶縁ゲート電極下方に対称的なチャネルドーズ領域、第２のＭＯＳトランジスタ領域の前記絶縁ゲート電極下方に非対称なチャネルドーズ領域を形成し、半導体装置を製造する。 （もっと読む）

【課題】異なる系統の電力増幅回路を含む半導体装置を小型にする。
【解決手段】２つの周波数帯の高周波信号を取り扱うことが可能なデュアル方式のデジタル携帯電話機のＲＦパワーモジュールを構成する系統の異なる電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃ内に配置した。この場合、電力増幅回路２Ａ，２ＢをＩＣチップ１Ｃの周辺に配置し、周辺回路３を電力増幅回路２Ａ，２Ｂの間に配置させた。これにより、異なる系統の電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃ内に設けて小型化が図れる上、異なる系統の電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃに設けても電力増幅回路２Ａ，２Ｂ間の距離が確保されるので電力増幅回路２Ａ，２Ｂ間の結合を抑制させることができ、電力増幅回路２Ａ，２Ｂ間でのクロストークを抑制できる。 （もっと読む）

【課題】電流特性の低下を防ぐ半導体装置を提供する。
【解決手段】ｎチャネル型の横型ＩＧＢＴ１０では、Ｎ-エピタキシャル層４とはｐベース１１を介在させて隔てられているＰ+拡散層１２と、エミッタ領域としてのＮ+拡散層１３とには、金属シリサイド層９ａが形成されている。一方、Ｎ-エピタキシャル層４との接合面がｐｎ接合面となるコレクタ領域としてのＰ+拡散層１４には、金属シリサイド層は形成されていない。 （もっと読む）

【課題】ＭＯＳＦＥＴとＳＢＤとを同じ基板に形成したＳｉＣ半導体装置において製造工程の簡略化を図る。
【解決手段】外周領域のメサ構造部１４を構成するための凹部とＳＢＤ２０のコンタクト用トレンチ２１とを同じ工程で形成する。これにより、ＳＢＤ２０の形成工程の一部を他の部分の形成工程と同時に行うことが可能となり、ＳＢＤ２０を形成するためだけにのみ必要な工程を少なくできる。したがって、ＭＯＳＦＥＴとＳＢＤ２０とを同じ基板に形成するＳｉＣ半導体装置において、製造工程の簡略化を図ることが可能となる。 （もっと読む）

【課題】モジュール化された、相互作用しないやり方で、単一の半導体ウェハにともに接近して実装され、十分に分離された、最適化されたトランジスタまたは他のデバイスの任意の集合の作製を可能にする。
【解決手段】
一群の半導体デバイスが、エピタキシャル層を含まない基板に形成される。一実施例では、この一群は、５ＶのＣＭＯＳペア、１２ＶのＣＭＯＳペア、５ＶのＮＰＮ、５ＶのＰＮＰ、いくつかの形状の横型トレンチＭＯＳＦＥＴ、および３０Ｖ横型Ｎ−チャネルＤＭＯＳを含む。これらのデバイスの各々は、横方向かつ縦方向の双方において極めて小型であり、基板の他のすべてのデバイスから十分に分離され得る。 （もっと読む）

【課題】誤動作しないＥＳＤ保護回路を提供する。
【解決手段】出力端と、低電圧端と、高電圧端と、前記出力端と前記低電圧端との間に接続された第１のトランジスタと、前記第１のトランジスタの制御電極と前記高電圧端との間に接続され、過電圧によりブレークダウンする第１のツェナーダイオードと、前記出力端と前記高電圧端との間に接続され、前記出力端に過電圧が印加されたとき前記高電圧端に電流を流す第１のダイオードと、を備えたことを特徴とするＥＳＤ保護回路が提供される。 （もっと読む）

【課題】保護回路において、所望の遅延時間を実現する。また、遅延回路の小型化を図り、消費電力を低減させる。
【解決手段】遅延回路１００は、第１のインバータ１０１〜第３のインバータ１０３、第４のｐチャネルＭＯＳＦＥＴ７、第４のｎチャネルＭＯＳＦＥＴ８、遅延抵抗１２１およびキャパシタ１２２で構成されている。遅延抵抗１２１は、第１のインバータ１０１の出力端子と第２のインバータ１０２の入力端子の間に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子は、遅延抵抗１２１と第２のインバータ１０２の入力端子の間のノード１１３に接続されている。第４のｎチャネルＭＯＳＦＥＴ８のゲート端子とドレイン端子の間には、キャパシタ１２２が接続されている。第４のｎチャネルＭＯＳＦＥＴ８の帰還容量を用いることで、キャパシタ１２２の容量を、キャパシタ１２２の物理的な静電容量よりも擬似的に大きくする。 （もっと読む）

【課題】 半導体製造プラットフォームのコアとして作用する半導体構成体が、所望の電子的特性を達成するために、電子要素、特に絶縁ゲート型電界効果トランジスタ（「ＩＧＦＥＴ」）、によって種々に使用される空のウエル領域及び充填したウエル領域の結合を有している。
【解決手段】 比較的少量の半導体ウエルドーパントが空のウエルの上部近くにある。かなりの量の半導体ウエルドーパントが充填したウエルの上部近くにある。幾つかのＩＧＦＥＴ（１００，１０２，１１２，１１４，１２４，１２６）は所望のトランジスタ特性を達成する上で空のウエル（１８０，１８２，１９２，１９４，２０４，２０６）を使用する。その他のＩＧＦＥＴ（１０８，１１０，１１６，１１８，１２０，１２２）は所望のトランジスタ特性を達成する上で充填したウエル（１８８，１９０，１９６、１９８，２００，２０２）を使用する。空のウエルと充填したウエルとの結合は、半導体製造プラットフォームが広範で多様な高性能ＩＧＦＥＴを提供することを可能としており、それから回路設計者は混合信号適用例を含む種々のアナログ及びデジタル適用例に対して特定のＩＧＦＥＴを選択することが可能である。 （もっと読む）

【課題】 混合信号適用例を含むアナログ及びデジタル適用例用のＩＧＦＥＴを与える半導体製造プラットフォームに適した対称的及び非対称的の両方の絶縁ゲート電界効果トランジスタ（「ＩＧＦＥＴ」）が、高性能を達成する上で空のウエル領域を使用する。
【解決手段】 各空のウエルの上部近くにおいては半導体ウエルドーパントが比較的少量である。各ＩＧＦＥＴ（１００，１０２，１１２，１１４，１２４又は２３６）は、空のウエル（１８０，１８２，１９２，１９４，２０４又は２０６）のボディ物質のチャンネルゾーンによって横方向に分離された一対のソース／ドレインゾーンを有している。ゲート電極が該チャンネルゾーン上方でゲート誘電体層の上側に位置している。各ソース／ドレインゾーン（２４０，２４２，２８０，２８２，５２０，５２２，５５０，５５２，７２０．７２２、７５２又は７５２）が主要部分（２４０Ｍ，２４２Ｍ，２８０Ｍ，２８２Ｍ，５２０Ｍ，５２２Ｍ，５５０Ｍ，５５２Ｍ，７２０Ｍ，７２２Ｍ，７５２Ｍ又は７５２Ｍ）及び一層軽度にドープした横方向延長部（２４０Ｅ，２４２Ｅ，２８０Ｅ，２８２Ｅ，５２０Ｅ，５２２Ｅ，５５０Ｅ，５５２Ｅ，７２０Ｅ，７２２Ｅ，７５２Ｅ又は７５２Ｅ）を有している。代替的に又は付加的に、該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）が該ソース／ドレインゾーンの内の一方に沿って延在する。存在する場合には、該ポケット部分は典型的に該ＩＧＦＥＴを非対称的装置とさせる。 （もっと読む）

【課題】 拡張型ドレイン絶縁ゲート電界効果トランジスタ（１０４又は１０６）が、第１ウエル領域（１８４Ａ又は１８６Ａ）の一部によって構成されているチャンネル（３２２又は３６２）ゾーンによって横方向に分離されている第１及び第２ソース／ドレインゾーン（３２４及び１８４Ｂ又は３６４及び１８６Ｂ／１３６Ｂ）を包含している。
【解決手段】 ゲート誘電体層（３４４又は３８４）が該チャンネルゾーンの上側に存在している。該第１ソース／ドレインゾーンは、通常は、ソースである。通常はドレインである該第２Ｓ／Ｄゾーンは、少なくとも部分的には第２ウエル領域（１８４Ｂ又は１８６Ｂ）で構成されている。該半導体ボディのウエル分離部分（１３６Ａ又は２１２Ｕ／１３６Ｂ）が該ウエル領域の間を延在しており且つ各ウエル領域よりも一層軽度にドープされている。該ウエル領域の構成は、該半導体ボディのＩＧＦＥＴの部分における最大電界をして上部半導体表面の十分に下側、典型的には該ウエル領域同士が互いに最も近い箇所におけるか又はその近くで発生させる。該ＩＧＦＥＴの動作特性は動作時間と共に安定である。 （もっと読む）

【課題】統合型のインテリジェントスイッチデバイス、統合型の入力信号・伝達ＩＣまたは統合型のパワーＩＣなどに用いられる横型ＭＯＳＦＥＴにおいて、複雑な分離構造を用いずに、より小さいチップ面積で高ＥＳＤ耐量および高サージ耐量を具えた半導体装置を提供する。
【解決手段】Ｐ型半導体よりなるエミッタ領域２５、ベース領域として機能するＮウェル領域１０およびＰ型エピタキシャル成長層１３およびＰ型半導体基板１２をコレクタとするベースオープンの縦型バイポーラトランジスタの表面電極２６と、横型ＭＯＳＦＥＴのドレイン電極２２とを金属電極配線２７により電気的に接続し、高ＥＳＤ電圧や高サージ電圧が印加されたときに、ベースオープンの縦型バイポーラトランジスタの動作によりＥＳＤおよびサージエネルギーを吸収するとともに、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に制限する。 （もっと読む）

【課題】サージ電圧に対して、ブレイクダウンのあと、スナップバックし、十分なドレイン電流を確保することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体装置１００は、第１面１１１と第２面１１２を有する低濃度のＮ型半導体としてのN-deep-Well 領域１０１、および第１面１１１側に形成されたＮ型高濃度のソース領域１０３、第１面１１１側でソース領域１０３と間隔をおいて形成されたドレイン領域１０５、ソース領域１０３より第２面側の領域を含んでソース領域１０３を囲むように形成されたＰ型のウェル領域１０２、ドレイン領域１０５より第２面側の領域を含んでドレイン領域を囲むように形成された中濃度のオフセットドレイン領域１０４を有し、オフセットドレイン領域１０４のＰ型ウェル領域１０２に対向する側に、Ｐ領域１０６が形成されている。 （もっと読む）

【課題】ＥＳＤサージ耐量を向上できるようにする。
【解決手段】ＬＤＭＯＳにおいて、ｎ＋型ドレイン領域５を囲むように、ｎ型基板１よりも高濃度に形成され、ｎ＋型ドレイン領域５に近づくほど高濃度となるｎ型領域６を配置する。さらに、ｎ＋型ソース領域８に隣接配置されるｐ＋型コンタクト領域９がｎ＋型ソース領域８の下部まで入り込むようにし、ｎ＋型ソース領域８、ｐ型ベース領域７及びｎ型基板１によって形成される寄生トランジスタがオンし難くなるようにする。 （もっと読む）

【課題】ＥＳＤ保護素子が集積された回路全体の製造コストを低減する。
【解決手段】ＥＳＤ保護素子１００は、ｎチャネルＧＧＦＥＴ構造を有している。ＥＳＤ保護素子１００において、第１ｐ⁺低抵抗領域４１は、第１ｐウエル領域４の一部に、第１ｐ⁺⁺コンタクト領域５とその下の領域、ｎ⁺⁺ソース領域８とその下の領域、第１ＬＤＤ領域６とその下の領域、第１ゲート絶縁膜１２の下の領域、第２ＬＤＤ領域７とその下の領域、およびｎ⁺⁺ドレイン領域９の一部とその下の領域に設けられている。第１ｐ⁺低抵抗領域４１のｎ⁺⁺ドレイン領域９側の端部から、第１ゲート電極１３のｎ⁺⁺ドレイン領域９側の端部までの第１エクステンション距離（ＬＢＰ１）は、０〜０．３μｍの範囲内にある。ＥＳＤ保護素子１００の第１ｐ⁺低抵抗領域４１は、高耐圧デバイスの低抵抗領域と同時に形成される。 （もっと読む）

【課題】対基板耐圧が向上しチップシュリンクも実現可能な、ＤＴＩ構造を有する半導体装置を提供する。
【解決手段】例えばＰ型の基板１と、この基板１上に形成されたＮ型のＥＰＩ層２と、基板１とＥＰＩ層２とにわたって形成されたＮ型の第１の埋め込み層（埋め込み層３）と、この第１の埋め込み層の下に形成され埋め込み層３よりも不純物濃度の低いＮ型の第２の埋め込み層（埋め込み層１２）と、ＥＰＩ層２の表面から埋め込み層１２、埋め込み層３を貫通して基板１内に達するＤＴＩ４と、を備えた半導体装置。 （もっと読む）