【課題】エネルギー耐量、負サージ耐量を確保しながら、できる限り低コストの内燃機関用点火装置用半導体装置を提供すること。
【解決手段】ＩＧＢＴが前記コレクタ電極とゲート電極間にクランプダイオードを備え、ＩＧＢＴのｐ⁺２５とｎ型ベース層２６の間に不純物濃度の異なる２層のｎ型バッファ層２４、５０を有するＩＧＢＴであって、前記２層のバッファ層の合計厚さが５０μｍ以下であって、総不純物量を２０×１０¹³ｃｍ^-2以下とする。 （もっと読む）

【課題】半導体装置のソース領域とドレイン領域との間のオン抵抗を低減させる。
【解決手段】第１導電型のソース領域と第１導電型のドレイン領域とが表面に選択的に形成された第２導電型のベース層と、前記ベース層内に設けられ、前記ソース領域から前記ドレイン領域の方向に延在する素子分離層と、前記素子分離層の上側に設けられ、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ベース層の上側の少なくとも一部または前記素子分離層内の少なくとも一部に配置され、前記素子分離層の比誘電率よりも高い比誘電率を有する高誘電体層と、前記ソース領域に接続された第１の主電極と、前記ドレイン領域に接続された第２の主電極と、を備えたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】パワーＭＯＳトランジスタにおいて、高い降伏電圧、高い出力電流および高速の動作速度を備えるのみならず、水平構造を備えるために、ＣＭＯＳの製造工程で製作された一般的な集積回路と同一のチップ上に整合させる。
【解決手段】本発明のトレンチ型パワーＭＯＳトランジスタはゲート導電体３１２と、絶縁層３１０とを備えたトレンチ型ゲート領域を具備する。絶縁層３１０は、ゲート導電体３１２と井戸領域３０８との間で薄い側壁領域を形成しており、ゲート導電体３１２と二重拡散のドーピング領域３０６との間で厚い側壁領域を形成するとともに、ゲート導電体３１２と深井戸領域３０４との間で厚い最下部領域を形成している。 （もっと読む）

【課題】良好な温度追従性を確保できる温度検知素子を備える半導体装置を提供する。
【解決手段】半導体装置１２は、活性領域４ａ、４ｂ、４ｃと非活性領域２ａ、２ｂが形成されている半導体基板１３と、半導体基板１３の上方であって非活性領域２ａ、２ｂの上方に形成されている温度検知ダイオード１０と、活性領域４ａ、４ｂ、４ｃの表面に形成されているエミッタ電極８ａ、８ｂ、８ｃと、を備える。温度検知ダイオード１０は、エミッタ電極８ｂの高さ範囲内の一部を含む高さ範囲に形成されており、ｐ型のアノード領域１８と、ｎ型のカソード領域１６と、を有している。半導体基板１３を平面視したときに、アノード領域１８は、活性領域４ｂの一部を囲んでおり、カソード領域１６は、アノード領域１８の外周に接しており、カソード領域１６の外周が活性領域４ｂによって囲まれている。 （もっと読む）

【課題】 ダイオードとＩＧＢＴを有する半導体装置において、量産時にダイオードの特性、及び、ＩＧＢＴの特性にばらつきが生じ難い半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体ウェハの下面の半導体層のうちＩＧＢＴ領域の部分を薄くすることで、ＩＧＢＴ領域の半導体ウェハの厚みをダイオード領域の半導体ウェハの厚みよりも薄くして半導体ウェハの下面に段差を形成する段差形成工程と、段差形成工程後に、半導体ウェハの下面側から半導体ウェハの下面全体に荷電粒子の照射を行って、ＩＧＢＴ領域に照射された荷電粒子が半導体ウェハを通過する一方でダイオード領域に照射された荷電粒子が半導体ウェハに停止することで、ダイオード領域内の半導体ウェハに結晶欠陥密度のピークを形成する結晶欠陥形成工程とを含む。半導体ウェハの下面の半導体層のうちＩＧＢＴ領域の部分を薄くすることは、半導体ウェハに素子構造を形成する方法と同様の方法で行うことができ、その精度は高い。 （もっと読む）

【課題】半導体基板上に他のＣＭＯＳ素子と集積して形成される高耐圧ＭＯＳトランジスタの、工程数を抑制しながら、ドレイン耐圧特性を向上させる。
【解決手段】半導体基板２１と、ゲート電極２３と、第２の導電型のソース領域２１Ｓと、第２の導電型のドレイン領域２１Ｄと、ソースエクステンション領域２１ａと、ドレインエクステンション領域２１ｂと、を含み、ソースエクステンション領域２１ａとドレインエクステンション領域２１ｂとの間にはチャネル領域が形成され、ソース領域２１Ｓおよびソースエクステンション領域２１ａの下方には第１のウェル２１ＰＷが、第１の導電型で、素子分離領域２１Ｉの下端部を超える深さで形成され、第１のウェル２１ＰＷの下方には第２のウェル２１ＤＮＷが第２の導電型で形成され、第１のウェル２１ＰＷおよび第２のウェル２１ＤＮＷは、ドレインエクステンション領域２１ｂ、ドレイン領域２１Ｄの下には形成されない。 （もっと読む）

【課題】センサスイッチング素子のセンサ電極とゲート電極の間のESD等の過電圧に対する対策を講じながらも、ゲート駆動損失の増加が防止された半導体装置を提供すること。
【解決手段】メインスイッチング素子領域２６のメイン電極２４と、センサスイッチン
グ素子領域２７のセンサ電極２５と、メイン電極２４とセンサ電極２５の間に形成されて
おり、メイン電極２４とセンサ電極２５の間に所定の電位差が形成されたときに両者間を
導通する保護素子３０を備えていることを特徴とする半導体装置１０。 （もっと読む）

【課題】電力変換効率をより向上させる半導体装置を提供する。
【解決手段】第１のゲート配線に接続する第１のゲート電極および第１の閾値電圧を有する第１のスイッチング素子と、前記第１の閾値電圧よりも絶対値が大きい第２の閾値電圧を有し、第１のゲート配線の単位長さあたりの抵抗よりも大きい抵抗を有する第２のゲート配線に接続する第２のゲート電極を有する第２のスイッチング素子と、を備えたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】回路構成の簡素化を図り、経年変化の影響を受けることなく、スイッチング素子のジャンクション又はチャネルを熱的破壊から保護することが可能な半導体装置を提供する。
【解決手段】縦型のＭＯＳＦＥＴからなる保護トランジスタ２０は、半導体基板２の一面にゲート電極２３及びソース電極２２を、他面にドレイン電極２１を形成してある。出力トランジスタ１０が形成された半導体基板１の一面に存するソース電極１２と、半導体基板２の一面とを導電性の接着剤６で接着して、ソース電極１２にソース電極２２及びゲート電極２３を電気的に接続し、熱的に密結合させる。出力トランジスタ１０のゲート電極１３は、リード線３２で保護トランジスタ２０のドレイン電極２１と接続する。高温の場合、保護トランジスタ２０は閾値が０Ｖ以下に低下してオンし、出力トランジスタ１０が遮断される。 （もっと読む）

【課題】パワーデバイスとＣＭＯＳデバイスとを混載することができ、パワーデバイスのアバランシェ耐量及びＥＳＤ耐量が高い半導体装置を提供する。
【解決手段】半導体基板１１の上部にＰ型のウェル１２を形成し、ウェル１２にＳＴＩ１３を選択的に設け、ＳＴＩ１３の開口部１４内にＳＴＩ１３の側面１３ａに接するようにＮ^＋型のソース層１７及びドレイン層１８を相互に離隔して形成する。また、ソース層１７とドレイン層１８との間に、Ｐ^＋型のコンタクト層１９を形成する。コンタクト層１９はソース層１７に接し、ＳＴＩ１３からは離隔するように形成する。更に、ソース電極２１をソース層１７及びコンタクト層１９に接続し、ドレイン電極２２をドレイン層１８に接続し、ＳＴＩ１３上に側面１３ａに沿ってゲート電極２３を設ける。 （もっと読む）

【課題】高耐圧な半導体装置の製造方法を提供する。
【解決手段】半導体層に対してマスクを用いて選択的にイオン注入を行い、半導体層に第１導電型の第１の半導体領域と、前記第１の半導体領域よりも第１導電型不純物濃度が低い第１導電型の第２の半導体領域とを同時に形成する工程と、第１の半導体領域上に第２導電型のソース領域を形成する工程と、第２の半導体領域上であってソース領域との間にゲート電極を挟む位置に第２導電型のドレイン領域を形成する工程と、半導体層におけるゲート電極とドレイン領域との間の表層部にドレイン領域に接しドレイン領域よりも不純物濃度が低い第２導電型のドリフト領域を形成する工程とを備えている。 （もっと読む）

【課題】 ＭＯＳトランジスタの製造工程を削減し、さらには寄生ＭＯＳの敷居値電圧が低下するのを抑制する。
【解決手段】 本発明の半導体装置の製造方法は、ゲート電極形成後にウェル拡散層とは逆導電型のチャネル形成用の不純物をイオン注入する製造方法において、フィールド酸化膜３０にチャネル形成用の不純物をイオン注入しない製造方法である。従って、本発明の半導体装置は、フィールド酸化膜３０にチャネル形成用の不純物がイオン注入されていない構造となる。 （もっと読む）

【目的】高耐圧ＮＭＯＳＦＥＴなどのレベルシフト素子から素子分離溝越しに隣接した高電位浮遊領域への高電位配線を、高耐圧ＮＭＯＳＦＥＴの耐圧低下や層間絶縁膜の破壊および素子分離溝の分離耐圧劣化を招くことなく、形成できる半導体装置を提供する。
【解決手段】高電位配線９の直下にｎドレインバッファ層１０と接してｐ^-拡散層１１とこれに接するｐ⁺拡散層１２を形成することで、高電位配線９が横切る絶縁膜４４ａの電界強度を低下できる。絶縁膜４４ａの電界強度を低下させることで、高耐圧ＮＭＯＳＦＥＴ２０の耐圧低下や層間絶縁膜５の破壊および素子分離溝（トレンチ４ａ）の分離耐圧劣化を防止できる。 （もっと読む）

本発明は、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの作成方法を提供し、以下のようなことが含まれている。ＬＤＭＯＳトランジスタ領域とＶＤＭＯＳトランジスタ領域とを含む基板を提供し、基板内にＮ埋め込み層領域を形成し、Ｎ埋め込み層領域上にエピタキシャル層を形成し、ＬＤＭＯＳトランジスタ領域及びＶＤＭＯＳトランジスタ領域に隔離領域を形成し、ＬＤＭＯＳトランジスタ領域にドリフト領域を形成し、ＬＤＭＯＳトランジスタ領域、及びＶＤＭＯＳトランジスタ領域にゲートを形成し、ＬＤＭＯＳトランジスタ領域、及びＶＤＭＯＳトランジスタ領域にＰＢＯＤＹ領域を形成し、ＬＤＭＯＳトランジスタ領域にＮ型のＧＲＡＤＥ領域を形成し、ＶＤＭＯＳトランジスタ領域にＮ埋め込み層領域と接続するＮＳＩＮＫ領域を形成し、ＬＤＭＯＳトランジスタ領域及びＶＤＭＯＳトランジスタ領域にソース及びドレインを形成し、ＬＤＭＯＳトランジスタ領域にソースと接続するＰ＋領域を形成する。
（もっと読む）

【課題】ダイオード領域とＩＧＢＴ領域の間における熱伝導を阻害することなく、境界部における逆電流を抑制することができる半導体装置を提供する。
【解決手段】ダイオード領域２０とＩＧＢＴ領域４０を有する半導体基板を備える半導体装置１０であって、ダイオードドリフト領域２７とＩＧＢＴドリフト領域４９の間の少なくとも一部の範囲に、ｎ型であり、ダイオードドリフト領域２７及びＩＧＢＴドリフト領域４９よりもｎ型不純物濃度が高いバリア領域７４が形成されている。 （もっと読む）

【課題】バイポーラの高耐圧縦型ＰＮＰプロセスをベースにして、寄生ＰＮＰトランジスタに起因する漏洩電流の発生しない高耐圧ＩＧＢＴを形成する。
【手段】Ｐ型半導体基板１に、ＩＧＢＴのコレクタ電極１５と電気的に接続するＰ＋型コレクタ層８と、当該Ｐ＋型コレクタ層８と連続するＰ＋型埋め込み層４と、該Ｐ＋型埋め込み層４の下層のＮ型埋め込み層２と、該Ｐ＋型埋め込み層４と該Ｎ型埋め込み層２の間のＮ＋型埋め込み層３とを形成する。また、Ｎ＋型埋め込み層３の端部と一体となり、前記Ｐ型半導体基板１上に形成されたＮ型エピタキシャル層５の表面まで延在し、コレクタ電極１５と電気的に接続されたＮ＋型導電層７を形成する。 （もっと読む）

【課題】トランジスタ素子の電気的特性の変動と、放熱性の低下とが抑制された半導体装置及びその製造方法を提供する。
【解決手段】半導体基板の一面側表層に、トランジスタ素子のＰＮ接合部が形成され、半導体基板の一面上に位置するトランジスタ素子の電極の一部が、貫通電極を介して、半導体基板の裏面に配置された対応するワイヤボンディング用パッドと電気的に接続されている。そして、半導体基板の一面全面を覆うように、一面上に配置されたリードと、トランジスタ素子の電極の一部が電気的に接続されている。 （もっと読む）

【課題】スイッチング応答速度が速い高耐圧トランジスタ、および電力損失および誤動作を抑制した駆動回路を提供すること。
【解決手段】高耐圧半導体装置は、ｐ^-型シリコン基板１００上に設けられ、かつｐ^-ウエル領域１０２に囲まれたｎ^-型領域１０１と、ドレイン電極１２０と接続されるドレインｎ⁺領域１０３と、ドレインｎ⁺領域１０３と離れて設けられ、かつドレインｎ⁺領域１０３を囲むｐベース領域１０５と、ｐベース領域１０５内に形成されたソースｎ⁺領域１１４と、を備える。また、ｎ^-型領域１０１を貫通し、かつシリコン基板１００に達するｐ^-領域１３１が設けられている。ｎ^-型領域１０１は、ｐ^-領域１３１により、ｎ^-型領域１０１ａとｎ^-型領域１０１ｂに分離されている。ｎ^-型領域１０１ａは、ドレインｎ⁺領域１０３を備えている。ｎ^-型領域１０１ｂは、フローティング電位を有する。 （もっと読む）

【課題】温度検出用素子による応答性のよい温度検出が可能な半導体装置、及びその製造方法を提供すること。
【解決手段】本発明にかかる半導体装置は、半導体基板上に形成された、異常発熱を検出するための温度検出用素子であるダイオード７と、ダイオード７と半導体基板との間に形成され、半導体基板より高い熱伝導率を有する熱伝導層１０２と、を備えるものである。これにより、発熱部からの熱を速やかに効率よくダイオード７からなる温度検出用素子全体に均一に熱伝導させることができる。 （もっと読む）

【課題】簡易なプロセスで、高い埋め込み性を確保する必要のない半導体装置およびその製造方法を提供する。
【解決手段】半導体基板ＳＵＢの表面に、ソース領域ＳＯおよびドレイン領域ＤＲを有する高耐圧横型ＭＯＳトランジスタが完成される。そのトランジスタを平面視において取り囲む溝ＤＴＲが半導体基板ＳＵＢの表面に形成される。そのトランジスタ上を覆うように、かつ溝ＤＴＲ内に中空ＳＰを形成するようにトランジスタ上および溝ＤＴＲ内に絶縁膜ＩＩＡが形成される。層間絶縁膜ＩＩにトランジスタのソース領域ＳＯおよびドレイン領域ＤＲの各々に達するコンタクトホールＣＨが形成される。 （もっと読む）