【課題】信頼性と電気的特性の確保を両立した半導体装置を提供する。
【解決手段】同一の半導体基板１上に形成されたパワーＭＯＳＦＥＴと保護回路を備える。パワーＭＯＳＦＥＴがトレンチゲート縦型ＰチャネルＭＯＳＦＥＴであって、そのゲート電極６の導電型をＰ型とする。また、保護回路がプレーナゲート横型オフセットＰチャネルＭＯＳＦＥＴを備え、そのゲート電極１０の導電型をＮ型とする。これらゲート電極６とゲート電極１０は別工程で形成される。 （もっと読む）

【課題】オン抵抗の低減を実現できる、高耐圧のＬＤＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】半導体基板上に配置された第２導電型の第１半導体領域と、第１半導体領域の上面の一部に埋め込まれた第１導電型の第２半導体領域と、第２半導体領域の上面の一部に埋め込まれた第２導電型のソース領域と、第２半導体領域と離間して第１半導体領域の上面の一部に埋め込まれた第２の導電型のドレイン領域と、ソース領域とドレイン領域間で第２半導体領域上に配置されたゲート電極と、第２半導体領域とドレイン領域間で第１半導体領域上に配置された絶縁膜と、絶縁膜上に配置されてゲート電極とドレイン領域間の電圧を分圧する分圧素子と、分圧素子とドレイン領域との間に接続された電荷移動制限素子とを備える。 （もっと読む）

【課題】ＥＳＤに対する安定した保護動作を実現する集積回路を提供する。
【解決手段】実施形態によれば、集積回路は、電源端子と出力端子との間に接続されたハイサイド出力トランジスタと、ハイサイド出力トランジスタの制御電極と第２の電極との間に接続されたトランジスタと、電源端子とトランジスタの制御電極との間に接続されたトリガー回路と、電源端子と出力端子との間に接続されたＥＳＤ保護回路とを備えている。電源端子に最大定格電圧より大きい電圧が印加すると、トリガー回路が動作し、トランジスタがオンし、ハイサイド出力トランジスタがオフし、ＥＳＤ保護回路が動作する。 （もっと読む）

【課題】埋め込み絶縁層により活性層と支持基板とが電気的に絶縁された半導体基板において、支持基板の電位を活性層の表面から取り出すための基板コンタクトの低抵抗化を図ることができる半導体装置およびその製造方法を提供すること。
【解決手段】活性層１６に素子領域４およびコンタクト領域５が形成された厚膜ＳＯＩ基板２において、ＣＭＯＳトランジスタ７のＢ／Ｌ層２９およびＬ／Ｉ層３７、ｎｐｎバイポーラトランジスタ８のコレクタ層４９と同一層に、ｎ型基板コンタクト１２の貫通コンタクト５８を取り囲むｎ型コンタクト埋め込み層５７を形成する。 （もっと読む）

【課題】ＥＳＤに対する安定した保護動作を実現する集積回路を提供する。
【解決手段】実施形態によれば、集積回路は、外部電源と接続される第１の外部端子と、第２の外部端子と、接地された第３の外部端子と、出力トランジスタと、ＥＳＤ保護回路と、ダイオードと、電源回路と、内部回路と、電流源回路と、駆動回路とを備えている。電流源回路は、電源回路の出力ラインと第３の外部端子との間に直列接続されたコンデンサ及び電流源を含む。駆動回路は、コンデンサと電流源との間に接続された第１の入力端子と、内部回路の出力端子と接続された第２の入力端子と、出力トランジスタの制御電極と接続された出力端子とを有する。第２の外部端子に最大定格電圧より大きい電圧が印加すると、駆動回路は出力トランジスタをオフにし、ＥＳＤ保護回路が動作する。 （もっと読む）

【課題】正確にメインセルに流れる電流を検出することができると共に、電流検出の直線性を向上させられ、高い電圧が用いられる場合でもその影響を受け難い半導体装置を提供する。
【解決手段】センスセルの両側にメインセルを配置し、センスセルのエミッタがメインセルのエミッタに挟まれた構造にする。これにより、センスセルのエミッタに流れる電流密度とセンスセルのエミッタに流れる電流密度とを近づけることができ、ミラー比がメインセルとセンスセルそれぞれのエミッタの長手方向における長さの比に近くなる。また、センスセルのエミッタに流れる電流密度とセンスセルのエミッタに流れる電流密度とを近づけられるため、スイッチング時や大電流が流れる時に流れる単位面積当たりの電流量がメインセル側と比較してセンスセル側において大きくなることを抑制できる。このため、電流の偏りを抑制することができ、破壊耐量を向上させることができる。 （もっと読む）

【課題】電子回路の誤動作を防止でき、かつ、電力変換装置の小型化に寄与する複合半導体装置を提供する。
【解決手段】複合半導体装置１０は、第１の端子Ｇ１から入力される信号に応じて第２の端子Ｃ１から第３の端子Ｅ１へ電流を流す第１のパワー半導体素子１３と、第１の端子Ｇ２から入力される信号に応じて第２の端子Ｃ２から第３の端子Ｅ２へ電流を流す第２のパワー半導体素子１６が同一基板（チップ）２０内に形成された半導体装置であって、第２のパワー半導体素子１６の第３の端子Ｅ２は、第１のパワー半導体素子１３の第１の端子Ｇ１に電気的に接続されており、第１のパワー半導体素子１３の第２の端子Ｃ１の電位が時間経過とともに増加したとき、第２のパワー半導体素子１６の第３の端子Ｅ２を介して第１のパワー半導体素子１３の第１の端子Ｇ１に電荷をチャージする電流路を備えた。 （もっと読む）

【課題】ＬＤＭＯＳトランジスタとＥＳＤ保護素子とを有する半導体装置において、製造工程が簡単であるとともに、所望の特性を確保しつつ従来に比べてより一層の高密度化が可能な半導体装置及びその製造方法を提供する。
【解決手段】ＬＤＭＯＳトランジスタ形成領域のゲート電極１８ａと素子分離膜１１ｂの重なり幅をＡ1、ゲート電極１８ａとドレイン領域２３ｂとの間隔をＢ1とし、ＥＳＤ保護素子形成領域のゲート電極１８と素子分離膜１１ｃとの重なり幅をＡ2、ゲート電極１８ｂとアノード領域２２ｃとの間隔をＢ2としたときに、Ａ1≧Ａ2、且つＢ1＜Ｂ2の関係を満足するように、ゲート電極１８ａ、素子分離膜１１ｂ、ドレイン領域２０ａ、ゲート電極１８ｂ、素子分離膜１１ｃ及び前記アノード領域２２ｃを形成する （もっと読む）

【課題】スーパージャンクション構造を構成するエピタキシャル層を短時間で成膜することで製造コストを削減する。
【解決手段】ドリフト領域としてのＮ型層２となるＮ型基板１０を用意し（図２（ａ））、Ｎ型基板１０の表面側にトレンチ１１を形成する（図２（ｂ））。そして、当該トレンチ１１内にＰ型エピタキシャル層１２を形成する（図２（ｃ））。この後、Ｎ型基板１０の表面側を平坦化し（図２（ｄ））、Ｐ型エピタキシャル層１２をＰ型層３とする。また、Ｎ型基板１０のうち各Ｐ型層３に挟まれた領域をＮ型層２とすることで、当該Ｎ型層２とＰ型層３とが繰り返し配置された構造を形成する。この後、Ｎ型基板１０の表面側にデバイスを形成すると共に（図２（ｅ））、Ｎ型基板１０の裏面側を薄膜化して当該裏面側にＮ＋型層１を形成する（図２（ｆ））。 （もっと読む）

【課題】正確にメインセルに流れる電流を検出することができると共に、高い電圧が用いられる場合でもその影響を受け難い半導体装置を提供する。
【解決手段】メインセルとセンスセルとをトレンチ分離構造１ｄによって絶縁分離する。これにより、メインセルのコレクタに対して１００Ｖ以上の高電圧が印加されても、それに起因するノイズが電流検出用の出力端子に誘起されないようにできる。また、センスセルのエミッタ電位がセンス抵抗Ｒｓに流れる電流によって上昇しても、メインセルのエミッタと電気的に完全に分離されているため、寄生トランジスタが動作することもない。勿論、抵抗層１４から発生させられたノイズが電流検出用の出力端子に誘起されることも抑制できる。したがって、正確にメインセルに流れる電流を検出することができると共に、高い電圧が用いられる場合でもその影響を受け難い半導体装置とすることが可能となる。 （もっと読む）

【課題】埋込絶縁膜によりゲート絶縁膜の実効的膜厚がドレイン端近傍において増大される構成の高電圧ＭＯＳトランジスタにおいて、耐圧特性を劣化させずにオン抵抗を低減させる。
【解決手段】第１導電型の第１のウェル１１ＮＷ第２導電型の第２のウェル１１ＰＷとが形成された半導体基板１１と、チャネル領域１１ＣＨと、ソースエクステンション領域１１ａと、第１のウェル１１ＮＷ中に形成された埋込絶縁膜１１Ｏｘと、第２のウェル１１ＰＷと埋込絶縁膜１１Ｏｘの間に形成されたオフセット領域１１ｏｆｆと、埋込絶縁膜１１Ｏｘに対してオフセット領域１１ｏｆｆとは反対の側に形成された、第１導電型を有するドレインエクステンション領域１１ｂと、チャネル領域１１ＣＨとオフセット領域１１ｏｆｆおよび埋込絶縁膜１１Ｏｘを覆って、ゲート絶縁膜１２Ｇとｎ＋型のポリシリコンゲート電極１３Ｇよりなるゲート電極構造と、を備える。 （もっと読む）

【課題】ＥＳＤ保護特性のすぐれたＥＳＤ保護回路を含む半導体装置を構築することが課題となる。
【解決手段】静電気によるサージ電圧が印加されたときだけオン状態になるように、抵抗素子２０と容量素子２１で形成されるＲＣタイマーとＰＬＤＭＯＳトランジスタ５とからなるＲＣタイマー付き放電部１を形成する。また、ＮＭＯＳオフトランジスタ１０、１５のそれぞれのソース電極１３とドレイン電極１６同士を接続したノイズ発生防止部２を形成する。前記ＲＣタイマー付き放電部１のＰＬＤＭＯＳトランジスタ５のソース電極６を電源ライン３に接続する。また、該ＰＬＤＭＯＳトランジスタ５のドレイン電極８と前記ＮＭＯＳオフトランジスタ１０のドレイン電極１１とを接続する。ＮＭＯＳオフトランジスタ１５のソース電極１８を接地ライン４に接続する。 （もっと読む）

【課題】 出力ポートの絶縁破壊電圧より低い絶縁破壊電圧を有することが可能な静電放電保護素子を備える半導体装置を提供する。
【解決手段】 半導体装置は、第１ＬＤＭＯＳ素子１を含む出力ポートと、出力ポートを静電放電から保護し、第２ＬＤＭＯＳ素子４及びバイポーラトランジスタ３から構成される静電放電保護素子２と、を備える。第１ＬＤＭＯＳ素子１および第２ＬＤＭＯＳ素子４は、それぞれゲート、第１導電型のドレイン領域、第２導電型のボディ領域、及び第１導電型のドレイン領域と第２導電型のボディ領域との間に形成された素子分離領域を備える。このとき、第２ＬＤＭＯＳ素子４の絶縁破壊電圧は、第１ＬＤＭＯＳ素子１の絶縁破壊電圧より低い。これにより、第１ＬＤＭＯＳ素子１の静電破壊を防止することができる。 （もっと読む）

【課題】工程数を削減して生産性を向上できる構造の半導体装置およびその製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体層１にトレンチ２０を形成する工程と、トレンチ２の内壁およびトレンチ２外の表面を覆うように半導体層１上に絶縁膜３を形成する工程と、トレンチ２を埋め尽くし、トレンチ２外の絶縁膜３上に堆積されるように導電性のポリシリコン膜４を形成する工程と、トレンチ２内、およびトレンチ２外の絶縁膜３上の所定領域にポリシリコン膜４が残るように、当該ポリシリコン膜４を選択的に除去するポリシリコンエッチング工程とを含む。 （もっと読む）

【課題】 本発明は、より寄生容量の少ない素子の実現が可能な素子分離構造を有する半導体装置およびその製造方法を提供することにある。
【解決手段】 ＳＯＩ基板上に形成される半導体装置は、素子分離領域に形成される素子分離溝（空洞）１７と、半導体層１１と支持基板１３の間に介在する埋め込み絶縁層の一部に素子分離溝（空洞）１７に接する空洞領域２０を有する。
【効果】寄生容量を低減でき、また、素子の耐圧を高めることができる。 （もっと読む）

【課題】逆耐圧を高くしてもオン抵抗が高くなることのない半導体装置を提供する。
【解決手段】ｎ型半導体層１１６と、ｎ^＋型半導体層１１６よりも低濃度のｎ型不純物を含有するｎ型のドリフト層１１２と、ドリフト層１１２の表面に形成した、拡散深さが深いボディ部分１１８ａと、拡散深さが浅いチャネル部分１１８ｂとからなるｐ型のボディ領域１１８と、ボディ領域１１８の表面に形成したｎ^＋型のソース領域１２０と、チャネル部分１１８ｂの上にゲート絶縁層１２２を介して形成したゲート電極１２４とを備える半導体装置であって、平面的に見てボディ領域１１８と重ならない領域に位置するドリフト層１１２には、ドリフト層１１２よりも高濃度のｎ型不純物を含有するｎ型の低抵抗領域１４４ａがｎ^＋型半導体層１１６と接するように形成されている半導体装置１００。 （もっと読む）

【課題】本発明は、セルの有効面積を増やし、アンバランス動作等を抑制可能な半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明にかかる半導体装置は、第１層間絶縁膜８に覆われない上面を介して、ゲート電極２０と接続された、第１ゲート配線５と、第１ゲート配線５の、上面の一部を除く領域を覆って、第１層間絶縁膜８上に形成された、第２層間絶縁膜８０と、第２層間絶縁膜８０に覆われない上面を介して、第１ゲート配線５と接続された、第２ゲート配線１６とを備え、平面視において、第２ゲート配線１６の幅は、第１ゲート配線５の幅よりも広い。 （もっと読む）

【課題】少数キャリアの過剰な蓄積に起因するリカバリ耐量の低下を抑制し、リカバリ損を効果的に低減し得る半導体装置を提供する。
【解決手段】半導体装置１は、半導体基板１０１の表面（第１主面）側にエミッタ電極１０７及びゲート電極１０５が形成され、裏面（第２主面）側にコレクタ電極１１３が形成されたＩＧＢＴ素子１００と、半導体基板１０１の一方の主面側にＰ導電型のアノード領域が形成され、他方の主面側にＮ導電型のカソード領域が形成されたＦＷＤ素子２０とを備えている。そして、ＦＷＤ素子２０の配置領域Ｘｆにおける裏面（第２主面）側には、Ｐ導電型の吸収領域２２が部分的に設けられており、ＩＧＢＴ素子１００に隣接する側の方が、ＩＧＢＴ素子１００から離れた側よりも、カソード領域２１に対する吸収領域２２の比率が大きくなっている。 （もっと読む）

【課題】同一基板上に混載された他の素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】半導体装置は、ｐ形半導体層１２と、ｎ形のソース領域１３と、絶縁体２３と、ｎ形半導体領域２０と、ｎ形のドレイン領域１４と、ｐ形のチャネル領域１２ａと、ゲート絶縁膜１５と、ゲート電極１６と、ソース電極１８と、ドレイン電極１９と、電極２１とを備える。前記絶縁体は、前記ｐ形半導体層の表面から前記ｐ形半導体層の厚み方向に延びて形成されたトレンチｔ１内に設けられている。前記ｎ形半導体領域は、前記ドレイン領域と前記絶縁体との間の前記ｐ形半導体層の表面に設けられる。前記電極は、前記ｎ形半導体領域に接続される。 （もっと読む）

【課題】出力トランジスタの形成領域から他の素子の形成領域への電子の移動を抑制する効果が高く、素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】半導体基板ＳＵＢと、１対の注入元素子ＤＲと、アクティブバリア構造ＡＢと、ｐ型接地領域ＰＧＤとを備える。半導体基板ＳＵＢは主表面を有し、かつ内部にｐ型領域を有する。１対の注入元素子ＤＲは、ｐ型領域上であって主表面に形成される。アクティブバリア構造ＡＢは、主表面において１対の注入元素子ＤＲに挟まれる領域に配置される。ｐ型接地領域ＰＧＤは、主表面において１対の注入元素子ＤＲに挟まれる領域を避けて１対の注入元素子ＤＲおよびアクティブバリア構造ＡＢよりも主表面の端部側に形成され、かつｐ型領域に電気的に接続された、接地電位を印加可能な領域である。ｐ型接地領域ＰＧＤは、１対の注入元素子ＤＲに挟まれる領域と隣り合う領域において分断されている。 （もっと読む）