半導体装置およびその製造方法
【課題】本発明は、セルの有効面積を増やし、アンバランス動作等を抑制可能な半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明にかかる半導体装置は、第１層間絶縁膜８に覆われない上面を介して、ゲート電極２０と接続された、第１ゲート配線５と、第１ゲート配線５の、上面の一部を除く領域を覆って、第１層間絶縁膜８上に形成された、第２層間絶縁膜８０と、第２層間絶縁膜８０に覆われない上面を介して、第１ゲート配線５と接続された、第２ゲート配線１６とを備え、平面視において、第２ゲート配線１６の幅は、第１ゲート配線５の幅よりも広い。
【解決手段】本発明にかかる半導体装置は、第１層間絶縁膜８に覆われない上面を介して、ゲート電極２０と接続された、第１ゲート配線５と、第１ゲート配線５の、上面の一部を除く領域を覆って、第１層間絶縁膜８上に形成された、第２層間絶縁膜８０と、第２層間絶縁膜８０に覆われない上面を介して、第１ゲート配線５と接続された、第２ゲート配線１６とを備え、平面視において、第２ゲート配線１６の幅は、第１ゲート配線５の幅よりも広い。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ＩＧＢＴ等の電力半導体装置の性能向上、品質向上のための電極の構造およびその製造方法に関する。
【背景技術】
【０００２】
近年ＩＧＢＴ等の半導体装置が様々な用途で用いられ、そのさらなる性能向上、品質向上が望まれている。
【０００３】
ＩＧＢＴの性能向上、品質向上は、セル構造の見直しやウェハ厚みの適正化などを主な手段としてきたが、それらの手段のみでは、向上も限界に近づきつつある。そのため、単位面積当たりの、エミッタ領域の面積の比率を上げること（つまり有効面積を広くし、電流密度を下げる）も性能向上、品質向上のための重要な手段となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２８３７１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば特許文献１に示すような、温度センスダイオード付きのＩＧＢＴの場合は、温度センスダイオードの電極パッドおよび配線の直下の領域にはエミッタ電極を形成することができず、無効領域となってしまうため、新たに有効面積を拡張する必要があった。
【０００６】
有効面積を増やすには電極パッドを小さくし、配線長を短くすることが効果的である。しかし電極パッドは、少なくとも外部と接続（例えばＡｌワイヤ）する面積（例えば、ワイヤ径）が必要となるため、面積の縮小には限界がある。
【０００７】
また、半導体装置に備えられたゲート電極のゲート抵抗が大きいと、チップ動作のばらつきが生じ、一部のチップに電流が集中してしまうアンバランス動作が生じてしまうという問題があった。
【０００８】
本発明は上記の問題を解決するために考案されたものであり、セルの有効面積を増やしつつ、アンバランス動作等を抑制可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明にかかる半導体装置は、複数のセルの個別ゲート電極と接続する、絶縁膜上に選択的に形成された、ゲート電極と、前記ゲート電極の、上面の一部を除く領域を覆って、前記絶縁膜上に形成された、第１層間絶縁膜と、前記第１層間絶縁膜に覆われない前記上面を介して、前記ゲート電極と接続された、第１ゲート配線と、前記第１ゲート配線の、上面の一部を除く領域を覆って、前記第１層間絶縁膜上に形成された、第２層間絶縁膜と、前記第２層間絶縁膜に覆われない前記上面を介して、前記第１ゲート配線と接続された、第２ゲート配線とを備え、平面視において、前記第２ゲート配線の幅は、前記第１ゲート配線の幅よりも広い。
【発明の効果】
【００１０】
本発明にかかる半導体装置によれば、第１層間絶縁膜に覆われない上面を介して、ゲート電極と接続された、第１ゲート配線と、第１ゲート配線の、上面の一部を除く領域を覆って、第１層間絶縁膜上に形成された、第２層間絶縁膜と、第２層間絶縁膜に覆われない上面を介して、第１ゲート配線と接続された、第２ゲート配線とを備え、平面視において、第２ゲート配線の幅は、第１ゲート配線の幅よりも広いことにより、ＩＧＢＴチップ内の寄生ゲート抵抗値を低減し、アンバランス動作を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明による実施の形態１の電極パッドを形成後の製造工程図である。
【図２】本発明による実施の形態１の上主面図である。
【図３】本発明による実施の形態１の、温度センスダイオードの断面図である。
【図４】本発明による実施の形態１の第１ゲート配線直上に形成されている第２ゲート配線の断面図である。
【図５】本発明による実施の形態２の上主面図である。
【図６】本発明による実施の形態２の第１ゲート配線直上に形成されている第２エミッタ電極の断面図である。
【図７】本発明による実施の形態３の、終端領域の断面図である。
【図８】本発明による実施の形態３の、終端領域の製造工程図である。
【図９】本発明による実施の形態３の、終端領域の製造工程図である。
【図１０】本発明による実施の形態３の、終端領域の断面図である。
【図１１】本発明による実施の形態３の、終端領域の製造工程図である。
【図１２】本発明による実施の形態３の、終端領域の製造工程図である。
【図１３】本発明による実施の形態４の上主面図である。
【図１４】本発明による実施の形態４の、第３エミッタ電極の断面図である。
【図１５】前提技術としての温度センスダイオード付きＩＧＢＴの上主面図である。
【図１６】前提技術としての、温度センスダイオード付きＩＧＢＴの温度センスダイオードの断面図である。
【図１７】前提技術としてのＩＧＢＴの、第１ゲート配線の断面図である。
【図１８】前提技術としてのＩＧＢＴの、終端領域の断面図である。
【図１９】前提技術としてのＩＧＢＴの、終端領域の断面図である。
【発明を実施するための形態】
【００１２】
＜Ａ．実施の形態１＞
図１５は、本発明の前提技術としてのＩＧＢＴチップの上主面を示したものである。
【００１３】
平面視において、第１エミッタ電極２が形成されたセル領域を第１ゲート配線５で囲み、その外側の領域は、終端領域１となる。セル領域とは、ＩＧＢＴ等の単位素子（セル）が複数配列された領域を指す。
【００１４】
第１エミッタ電極２が形成された領域内においては、中央部に温度センスダイオード３が配置され、温度センスダイオード３に接続された温度センスダイオード３の配線４、さらには配線４に接続された温度センスダイオード３の電極パッド６が配置されている。
【００１５】
また、第１エミッタ電極２が形成された領域内においても、第１ゲート電極パッド７に接続された複数の第１ゲート配線５が配列されている。
【００１６】
第１ゲート電極パッド７、第１ゲート配線５は、同一電極を利用し、選択的にエッチングすることで構成されている。
【００１７】
第１ゲート電極パッド７は、外部からのゲート電圧を伝える、例えばワイヤボンドする電極パッドとして構成される。第１ゲート配線５は、第１ゲート電極パッド７から分配されて配置され、並列に接続されたＩＧＢＴセルにゲート電圧を印加する。
【００１８】
また第１エミッタ電極２は、エミッタ電流（主電流）を流すための領域であり、第１エミッタ電極２の下には、並列接続されたＩＧＢＴセルが構成されている。
【００１９】
温度センスダイオード３は、ダイオードの電圧降下で素子の発熱温度を検知しており、最大定格温度を超えた時に、ＩＧＢＴをオフさせ、チップを熱破壊から保護する機能を有している。
【００２０】
また、終端領域１は、ゲート電圧がＯＦＦ時にコレクタ・エミッタ間に掛かる電圧を保持するために構成された領域である。
【００２１】
図１６は、図１５におけるＡ−Ａ’断面の断面図である。図に示すように、ｎ−基板９上に層間絶縁膜８０１が形成され、さらに層間絶縁膜８０１上に、温度センスダイオード３の配線４が配置されている。
【００２２】
図１７は、図１５におけるＧ−Ｇ’断面の断面図である。図に示すように、ｎ−基板９上にｐウェル層１０が形成され、ｐウェル層１０上に、酸化膜２２が選択的に形成される。
【００２３】
酸化膜２２上には、ゲート電極２０が配置され、ゲート電極２０を挟んで層間絶縁膜８が形成される。ここで、層間絶縁膜８は、ゲート電極２０の上面の一部を除いて、ゲート電極２０を覆うように形成される。またゲート電極２０は、図１５に示すゲート配線５と同様のレイアウトで形成され、すなわち、図１５の上下方向およびセル領域を囲むように形成される。
【００２４】
さらに、ゲート電極２０の、層間絶縁膜８に覆われない上面を介して、第１ゲート配線５が接続される。
【００２５】
また、ｐウェル層１０上には、酸化膜２２および層間絶縁膜８を挟むように第１エミッタ電極２が形成されている。
【００２６】
図１８は、図１５におけるＢ−Ｂ’断面の断面図である。当該図は、フローティングのｐウェル１０をリング状に複数本配置したガードリング構造を示したものである。図に示すように、ｎ−基板９上にｐウェル層１０が形成されるが、終端領域１においては、平面視において、第１エミッタ電極２が形成された領域を囲む、複数のリング状のｐウェル層１０が形成される。また最外周には、チャネルストッパ１２が形成される。
【００２７】
各ｐウェル層１０、チャネルストッパ１２上には、層間絶縁膜８００に覆われない上面に接続された第１フィールドプレート電極１１が形成される。第１フィールドプレート電極１１は、例えばアルミで形成することが可能である。
【００２８】
図１９は、図１５におけるＢ−Ｂ’断面の別の態様である。当該図は、容量結合を利用したフィールドプレート構造を示したものである。図に示すように、ｎ−基板９上にｐウェル層１０が形成され、最外周には、チャネルストッパ１２が形成される。
【００２９】
ｐウェル層１０、チャネルストッパ１２上には、層間絶縁膜８００に覆われない上面に接続された第１フィールドプレート電極１１が形成される。また、ｐウェル層１０とチャネルストッパ１２との間に領域にも、層間絶縁膜８００を介して、第１フィールドプレート電極１１がリング状に複数形成される。第１フィールドプレート電極１１は、例えばポリシリコンで形成することが可能である。
【００３０】
さらに、第１フィールドプレート電極１１上に、層間絶縁膜８１を介して（一部接続して）第３フィールドプレート電極２１０が形成される。
【００３１】
上記のような半導体装置においては、図１６のように、温度センスダイオードの電極パッドおよび配線の直下の領域にはエミッタ電極を形成することができず、無効領域となってしまうため、新たに有効面積を拡張する必要があった。
【００３２】
なお、温度センスダイオードの電極パッドおよび配線の直下以外の領域については、図示しない個別ゲート電極が、図１５の左右方向に延在するストライプ状に形成され、複数列に配列されている。個別ゲート電極は、ゲート電極２０と交差する箇所において、ゲート電極２０と接続される。
【００３３】
有効面積を増やすには電極パッドを小さくし、配線長を短くすることが効果的である。しかし電極パッドは、少なくとも外部と接続（例えばＡｌワイヤ）する面積（例えば、ワイヤ径）が必要となるため、面積の縮小には限界があった。
【００３４】
また温度センスダイオードは、一般的に、半導体チップで最も高く発熱するチップ中心付近に配置することが望ましく、半導体チップの端部分に配置した場合、検出感度が低下するという問題があった。
【００３５】
また、半導体装置に備えられたゲート電極のゲート抵抗が大きいと、チップ動作のばらつきが生じ、一部のチップに電流が集中してしまうアンバランス動作が生じてしまうという問題があった。
【００３６】
また近年、トランスファーモールド技術を応用した製品が多くあるが、モールド樹脂と半導体チップの熱膨張係数の差により、モールド樹脂からの応力によって半導体上に構成される配線がスライドするという問題があった。その対策のひとつとして、電極厚みの薄膜化を行い、段差を減らすことによる応力緩和が挙げられるが、前述するようにゲート配線幅（断面積）の制約があり、ワイヤボンドで電極と構成する際にセル部へのダメージが懸念されるため、限界値が存在する。また、ポリイミドコーティングによる配線の保護があるが、コストアップの要因となる。
【００３７】
以下の実施の形態では、上記のような問題を解決可能な半導体装置について説明する。
【００３８】
＜Ａ−１．構成＞
図１は、実施の形態１にかかる、電極パッド形成後の製造工程図である。後述する図２の下層に当たる上主面であり、平面視において、第１エミッタ電極２が形成された領域を第１ゲート配線５で囲み、第１ゲート配線５で囲んだ領域をセル領域とする。セル領域の外側の領域は、終端領域１となる。
【００３９】
第１エミッタ電極２が形成されたセル領域内においては、その中央部に温度センスダイオード３が配置される。
【００４０】
また、セル領域内においても、第１ゲート電極パッド７に接続された複数の第１ゲート配線５が配列されている。
【００４１】
図２は、本発明の実施の形態１にかかる、半導体装置としてのＩＧＢＴの上主面を示したものであり、図１の状態からさらに製造工程が進んだ状態を示すものである。
【００４２】
平面視において、第１エミッタ電極２の上層に当たる第２エミッタ電極１５が形成されたセル領域を第２ゲート配線１６で囲み、その外側の領域は終端領域１となる。第２ゲート配線１６も、第１ゲート配線５の上層に当たるものである。第２エミッタ電極１５を形成することにより、ＩＧＢＴチップ内のエミッタ電位固定を強化し、アンバランス動作を抑制できる。
【００４３】
第２エミッタ電極１５が形成されたセル領域内においては、その中央部に温度センスダイオード３が配置され、温度センスダイオード３に接続された温度センスダイオード３の配線４、さらには配線４に接続された温度センスダイオード３の電極パッド６が配置されている。
【００４４】
また、セル領域内においても、第２ゲート電極パッド１７に接続された複数の第２ゲート配線１６が配列されている。
【００４５】
図３は、図２のＣ−Ｃ’断面の断面図である。図に示すように、ｎ−基板９上にｐウェル層１０（ｐベース層）が形成され、ｐウェル層１０（ｐベース層）表面からｎ−基板９内に延在して個別ゲート電極２００が形成される。
【００４６】
なお、温度センスダイオード３の電極パッド６および配線４の直下以外の領域については、図示しない個別ゲート電極２００が、図１の左右方向に延在するストライプ状に形成され、複数列に配列されている。個別ゲート電極２００は、ゲート電極２０と交差する箇所において、ゲート電極２０と接続される。
【００４７】
さらにｐウェル層１０表面において、個別ゲート電極２００を挟んで、各セルのエミッタ層としてのｎ＋エミッタ層１８が形成される。またｐウェル層１０表面において、個別ゲート電極２００を覆って、第４層間絶縁膜としての層間絶縁膜８２が形成される。
【００４８】
また、層間絶縁膜８２を含むｐウェル層１０を覆って、第１エミッタ電極２が形成される。第１エミッタ電極２上には、第５層間絶縁膜としての層間絶縁膜８３が選択的に形成される。第１エミッタ電極２下には、ＭＯＳトランジスタが形成される。なお、図示しない断面において、第１エミッタ電極２は、ｎ＋エミッタ層１８と接続される。
【００４９】
層間絶縁膜８３上には、温度センスダイオード３の配線４が選択的に配置される。なお、温度センスダイオード３の電極パッド６が、層間絶縁膜８３上に配置される断面においては、温度センスダイオード３の配線４の代わりに電極パッド６が配置されたものとなる。
【００５０】
図１５に示した半導体装置の場合では、電極パッド６および配線４でエミッタ電極の有効面積が削られるが、本実施の形態１では、配線４の直下にもＭＯＳトランジスタを配置することができ、有効面積の減少を防止することができる。
【００５１】
このように実施の形態１では、温度センスダイオード３の電極パッド６および配線４の下にＭＯＳトランジスタを形成することが出来るので、無効面積を最小限にすることが可能になる効果が得られる。
【００５２】
図４に、図２のＤ−Ｄ’断面の断面図を示す。図に示すように本発明にかかる半導体装置は、ｎ−基板９上に形成されたｐウェル層１０と、ｐウェル層１０表面に選択的に形成された、絶縁膜としての酸化膜２２と、酸化膜２２上に選択的に形成されたゲート電極２０とを備える。ゲート電極２０は、複数のセルの個別ゲート電極２００と接続する。またゲート電極２０は、図１に示すゲート配線５と同様のレイアウトで形成され、すなわち、図１の上下方向およびセル領域を囲むように形成される。
【００５３】
また、ゲート電極２０の、上面の一部を除く領域を覆って、第１層間絶縁膜としての層間絶縁膜８が形成される。層間絶縁膜８は、デポなどの方法で選択的にエッチングを行って、酸化膜２２上に形成する。層間絶縁膜８に覆われない上面の一部を介して、ゲート電極２０と第１ゲート配線５とが接続される。第１ゲート配線５は、アルミなどの導電性材料をスパッタや蒸着などの方法で成膜し、選択的にエッチングして形成する。
【００５４】
第１ゲート配線５の、上面の一部を除く領域を覆って、第２層間絶縁膜としての層間絶縁膜８０が形成される。層間絶縁膜８０は、層間絶縁膜８上に形成される。層間絶縁膜８０に覆われない上面の一部を介して、第１ゲート配線５と第２ゲート配線１６とが接続される。
【００５５】
ここで第２ゲート配線１６の幅は、平面視において、第１ゲート配線５の幅よりも広く形成することができる。
【００５６】
また、層間絶縁膜８を介して、ゲート電極２０、第１ゲート配線５を挟むように第１エミッタ電極２、第１フィールドプレート電極１１を形成することができる。第１エミッタ電極２が形成される図面左側が、セル領域に対応する。さらに、第１エミッタ電極２、第１フィールドプレート電極１１それぞれの上層に、第２エミッタ電極１５、第２フィールドプレート電極２１を形成することが可能である。第２エミッタ電極１５を形成する場合には、ＩＧＢＴチップ内のエミッタ電位固定を強化することができ、アンバランス動作を抑制できる。また、第２フィールドプレート電極２１を形成する場合には、耐圧を安定化させることが可能となる。
【００５７】
ここでアンバランス動作とは、ゲート抵抗が大きい場合に、チップ動作のばらつきが生じ、一部のチップに電流が集中しやすくなる動作をいう。
【００５８】
図４に示す構造では、第１ゲート配線５でゲートの電位を伝えるのに必要な幅を設定し、第１ゲート配線５と接続される第２ゲート配線１６の幅を、第１ゲート配線５の幅より広く形成して、ゲート抵抗を設定する。よって、第２ゲート配線１６でゲート抵抗を設定できるため、ＩＧＢＴチップ内の寄生ゲート抵抗値の低減が可能となり、アンバランス動作を抑制することができる。
【００５９】
なお、図４に示す構造における、第２ゲート配線１６、第２エミッタ電極１５、第２フィールドプレート電極２１を形成する工程で、図３に示す構造における、電極パッド６、および、配線４を形成することができる。
【００６０】
また、個別ゲート電極２００とゲート電極２０とは、同一の工程で形成可能であり、層間絶縁膜８と層間絶縁膜８２、層間絶縁膜８０と層間絶縁膜８３は、同一の工程で形成可能である。
【００６１】
＜Ａ−２．効果＞
本発明にかかる実施の形態１によれば、半導体装置において、第１層間絶縁膜８に覆われない上面を介して、ゲート電極２０と接続された、第１ゲート配線５と、第１ゲート配線５の、上面の一部を除く領域を覆って、第１層間絶縁膜８上に形成された、第２層間絶縁膜８０と、第２層間絶縁膜８０に覆われない上面を介して、第１ゲート配線５と接続された、第２ゲート配線１６とを備え、平面視において、第２ゲート配線１６の幅は、第１ゲート配線５の幅よりも広いことで、ＩＧＢＴチップ内の寄生ゲート抵抗値を低減し、アンバランス動作を抑制することができる。
【００６２】
また、本発明にかかる実施の形態１によれば、半導体装置において、個別ゲート電極２００に隣接して形成された、各セルのエミッタ層としてのｎ＋エミッタ層１８と、個別ゲート電極２００を覆って形成された、第４層間絶縁膜８２と、第４層間絶縁膜８２上にｎ＋エミッタ層１８と接続されて形成された、第１エミッタ電極２と、第１エミッタ電極２上に形成された、第５層間絶縁膜８３と、第５層間絶縁膜８３上に配置された、温度センスダイオード３の電極パッド６、および／または、温度センスダイオード３の配線４とをさらに備えることで、温度センスダイオード３の電極パッド６、配線４の直下において無効領域が形成されてしまうことを抑制し、半導体装置の有効面積を拡張することができる。
【００６３】
また、本発明にかかる実施の形態１によれば、半導体装置において、第１エミッタ電極２上に形成された、第２エミッタ電極１５をさらに備えることで、ＩＧＢＴチップ内のエミッタ電位固定を強化でき、アンバランス動作、発振の抑制や、ワイヤボンディング性の向上が期待できる。
【００６４】
また、本発明にかかる実施の形態１によれば、半導体装置において、温度センスダイオード３の電極パッド６、および、温度センスダイオード３の配線４が、第２ゲート配線１６、および、第２エミッタ電極１５を形成する工程で形成されることで、工程数を削減し、作業効率を向上させることができる。
【００６５】
また、本発明にかかる実施の形態１によれば、半導体装置において、第１ゲート配線５、第１エミッタ電極２および第１フィールドプレート電極１１は、同一工程で形成されることで、工程数を削減し、作業効率を向上させることができる。
【００６６】
また、本発明にかかる実施の形態１によれば、半導体装置において、第２ゲート配線１６、第２エミッタ電極１５および第２フィールドプレート電極２１は、同一工程で形成されることで、工程数を削減し、作業効率を向上させることができる。
【００６７】
＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
図５に本発明の実施の形態２にかかる、半導体装置の上主面図を示す。平面視において、第２エミッタ電極１５が形成されたセル領域を第２ゲート配線１６で囲み、セル領域の外側は、終端領域１となる。
【００６８】
第２エミッタ電極１５が形成された領域内においては、中央部に温度センスダイオード３が配置され、温度センスダイオード３に接続された温度センスダイオード３の配線４、さらには配線４に接続された温度センスダイオード３の電極パッド６が配置されている。
【００６９】
図６には、図５のＥ−Ｅ’断面の断面図を示す。当該図は、終端領域１にかからない領域での断面図であるので、フィールドプレート電極は示されていない。
【００７０】
図に示すように、層間絶縁膜８０は、第１ゲート配線５を少なくとも部分的に覆って形成され（図６においては第１ゲート配線５上を覆っている）、第２エミッタ電極１５は、図４に示す場合とは異なり、第２ゲート配線１６に代わり、層間絶縁膜８０上を含む領域を覆って形成される。
【００７１】
このように構成することによって、ＩＧＢＴチップ内のエミッタ電位固定を強化することによるアンバランス動作、発振の抑制や、ワイヤボンディング性の向上が可能になる。
【００７２】
＜Ｂ−２．効果＞
本発明にかかる実施の形態２によれば、半導体装置において、第２層間絶縁膜８０は、第１ゲート配線５を少なくとも部分的に覆って形成され、第２エミッタ電極１５は、部分的箇所において、第２ゲート配線１６に代わり第２層間絶縁膜８０上を含む領域を覆って形成されることで、ＩＧＢＴチップ内のエミッタ電位固定を強化することができ、アンバランス動作、発振の抑制や、ワイヤボンディング性の向上が期待できる。
【００７３】
＜Ｃ．実施の形態３＞
＜Ｃ−１．構成１＞
図７は図２のＨ−Ｈ’断面の断面図を示す。図に示すように、ｎ−基板９上にｐウェル層１０が形成されるが、終端領域１においては、平面視において、第１エミッタ電極２が形成された領域を囲む、複数のリング状のｐウェル層１０が形成される。また最外周には、チャネルストッパ１２が形成される。なお、図においては複数のｐウェル層１０がリング状に形成されているが、１つのｐウェル層１０が形成され、リング形状が形成される場合であってもよい。
【００７４】
各ｐウェル層１０、チャネルストッパ１２上には、層間絶縁膜８００に覆われない上面に接続された第１フィールドプレート電極１１が形成される。第１フィールドプレート電極１１は、複数のセルが形成されたセル領域を、平面視において囲むように形成される。
【００７５】
さらに、第３層間絶縁膜としての層間絶縁膜８１で、第１フィールドプレート電極１１を覆うが、層間絶縁膜８１で覆わない第１フィールドプレート電極１１を残し、その第１フィールドプレート電極１１上に、第１フィールドプレート電極１１と接続された第２フィールドプレート電極２１を形成する。
【００７６】
図に示すように、第２フィールドプレート電極２１の厚さは、第１フィールドプレート電極１１の厚さよりも厚いことが望ましい。
【００７７】
さらに、第２フィールドプレート電極２１、層間絶縁膜８１を覆って、保護膜２３を形成することができる。
【００７８】
図８、９は、図７に示した半導体装置の製造方法を示した図である。
【００７９】
まずｎ−基板９に、選択的に電圧印加時に空乏層を伸ばすｐウェル層１０、最外周で空乏層を止めるチャネルストッパ１２を形成し、デポなどの方法で層間絶縁膜８００を形成する（図８）。
【００８０】
その後、アルミなどの導電性材料をスパッタや蒸着などの方法で成膜し、選択的にエッチングして第１フィールドプレート電極１１を形成し（図８）、次に同様の方法で層間絶縁膜８１を形成し、選択的に第２フィールドプレート電極２１を作製する（図９）。
【００８１】
このようにして、第１フィールドプレート電極１１と第２フィールドプレート電極２１を用い、終端構造で耐圧を保持できる。
【００８２】
ここで、本発明にかかる半導体装置では、終端領域１の電位接地のための電極である第１フィールドプレート電極１１と、ワイヤボンディング性向上のための電極である第２フィールドプレート電極２１とを別の工程で作製している。
【００８３】
図１５に示す、本発明の前提技術にかかる半導体装置の場合には、終端領域１の電位接地のための電極と、ワイヤボンディング性向上のための厚いＡｌ電極とを同時に作製している。このため、モールド樹脂に埋めこまれたデバイスでは、モールドとＳｉ、およびアルミの熱膨張率の違いで、終端構造のフィールドプレート電極（Ａｌ）が、経時的に剥がれる（スライドする）という問題がある。しかし本発明では、上記のように、第２フィールドプレート電極２１が別工程で形成されるので、終端構造の第２フィールドプレート電極２１の薄厚化によるスライド現象の発生を抑制することができる。
【００８４】
ここで、第１ゲート配線５、第１エミッタ電極２および第１フィールドプレート電極１１は、同一工程で形成することが可能である。
【００８５】
また、第２ゲート配線１６、第２エミッタ電極１５および第２フィールドプレート電極２１も、同一工程で形成することができる。
【００８６】
このようにする場合には、工程数を削減し、コスト低減、効率向上の効果が得られる。
【００８７】
更に他の第２フィールドプレート電極２１上に水分・ストレス・不純物等から保護する、窒化ケイ素のような半絶縁性の保護膜２３を構成する（図７）。このようにして、耐圧の安定化およびモールドの応力による電極変形防止の効果が得られる。
【００８８】
＜Ｃ−２．構成２＞
図１０は図２のＨ−Ｈ’断面の変形例を示す。図に示すように、ｎ−基板９上にｐウェル層１０が形成される。また最外周には、チャネルストッパ１２が形成される。なお、図においては複数のｐウェル層１０がリング状に形成されているが、１つのｐウェル層１０が形成され、リング形状が形成される場合であってもよい。
【００８９】
各ｐウェル層１０、チャネルストッパ１２上には、層間絶縁膜８００に覆われない上面に接続された第１フィールドプレート電極１１が形成され、ｐウェル層１０が形成された領域からチャネルストッパ１２が形成された領域にかけて、層間絶縁膜８００上に複数の第１フィールドプレート電極１１が形成される。
【００９０】
層間絶縁膜８１で第１フィールドプレート電極１１を覆い、さらに第３フィールドプレート電極２１０を複数形成する。第３フィールドプレート電極２１０は、例えば、セル領域を囲むリング形状である。また第３フィールドプレート電極２１０は、平面視において、第１フィールドプレート電極１１と一部オーバーラップするように形成される。このように形成することで、半導体装置の耐圧を安定化することができる。
【００９１】
さらに、第３フィールドプレート電極２１０、層間絶縁膜８１を覆って、保護膜２３を形成する。
【００９２】
図１１、１２は、図１０に示した半導体装置の製造方法を示した図である。
【００９３】
まずｎ−基板９に、選択的に電圧印加時に空乏層を伸ばすｐウェル１０、最外周で空乏層を止めるチャネルストッパ１２を形成し、デポなどの方法で層間絶縁膜８００を形成する（図１１）。
【００９４】
その後、アルミなどの導電性材料をスパッタや蒸着などの方法で成膜し、選択的にエッチングして第１フィールドプレート電極１１を形成し（図１１）、次に同様の方法で層間絶縁膜８１を形成し、選択的に第３フィールドプレート電極２１０を形成し、容量結合する（図１２）。
【００９５】
なお、第２ゲート配線１６、第２エミッタ電極１５および第２フィールドプレート電極２１０は、同一工程で形成することができる。
【００９６】
図１９に示す本発明にかかる半導体装置の場合、ゲート電極２０を形成するポリシリコンで第１フィールドプレート電極１１を形成していたため、製造上での制約があった。しかし本実施の形態では、第１フィールドプレート電極１１を第１エミッタ電極２で、第２フィールドプレート電極２１を第２エミッタ電極１５で作製することができる。よって、製造上の制約を受けることなく、終端構造を作製することが出来る。
【００９７】
＜Ｃ−３．効果＞
本発明にかかる実施の形態３によれば、半導体装置において、複数のセルが形成されたセル領域を、平面視において囲む、第１フィールドプレート電極１１と、第１フィールドプレート電極１１の、上面の一部を除く領域を覆う、第３層間絶縁膜としての層間絶縁膜８１と、層間絶縁膜８１に覆われない上面の一部を介して、第１フィールドプレート電極１１と接続された、第２フィールドプレート電極２１とをさらに備えることで、半導体装置の耐圧が安定化する。
【００９８】
また、本発明にかかる実施の形態３によれば、半導体装置において、第２フィールドプレート電極２１の厚さは、第１フィールドプレート電極１１の厚さよりも厚いことで、終端構造の第２フィールドプレート電極２１の薄厚化による、スライド現象の発生を抑制することができる。
【００９９】
また、本発明にかかる実施の形態３によれば、半導体装置において、第３層間絶縁膜としての層間絶縁膜８１上に形成され、平面視においてセル領域を囲む、第３フィールドプレート電極２１０をさらに備え、第３フィールドプレート電極２１０は、平面視において、第１フィールドプレート電極１１と一部オーバーラップすることで、半導体装置の耐圧が安定化する。
【０１００】
また、本発明にかかる実施の形態３によれば、半導体装置において、第３層間絶縁膜としての層間絶縁膜８１上に形成された、保護膜２３をさらに備えることで、半導体装置の耐圧が安定化する。また、モールドの応力による電極変形を抑制できる。
【０１０１】
＜Ｄ．実施の形態４＞
＜Ｄ−１．構成＞
図１３に、本発明の実施の形態４にかかる、半導体装置の上主面図を示す。平面視において、第３エミッタ電極２４が形成されたセル領域を第２ゲート配線１６で囲み、その外側の領域は、終端領域１となる。
【０１０２】
第３エミッタ電極２４が形成された領域内においては、中央部に温度センスダイオード３が配置され、温度センスダイオード３に接続された温度センスダイオード３の配線４、さらには配線４に接続された温度センスダイオード３の電極パッド６が配置されている。
【０１０３】
図１４には、図１３のＦ−Ｆ’断面の断面図を示す。図に示すように、ｎ−基板９上にｐウェル層１０（ｐベース層）が形成され、ｐウェル層１０（ｐベース層）表面からｎ−基板９内に延在して個別ゲート電極２００が形成される。
【０１０４】
さらにｐウェル層１０表面において、個別ゲート電極２００を挟んで、ｎ＋エミッタ層１８が形成される。またｐウェル層１０表面において、個別ゲート電極２００を覆って、層間絶縁膜８２が形成される。
【０１０５】
また、層間絶縁膜８２を含むｐウェル層１０を覆って、第１エミッタ電極２が形成される。第１エミッタ電極２下には、ＭＯＳトランジスタが形成される。
【０１０６】
第１エミッタ電極２上には第２エミッタ電極１５が形成され、さらに上層に、半田接合が可能な第３エミッタ電極２４が形成される。
【０１０７】
第３エミッタ電極２４は、３層に分かれたものを用いることができ、例えば、第３エミッタ電極２５（Ｔｉ）、第３エミッタ電極２６（Ｎｉ）、第３エミッタ電極２７（Ａｕ）とすることができる。各電極はスパッタや蒸着などの方法で成膜し、選択的にエッチングして構成する。
【０１０８】
チップ表面電極上にはんだ付けすると、通電時のオン抵抗低減や、ワイヤボンド法に比べチップとの接合面が剥離するまでの寿命を向上させることができる。一般的に、半田付けにおいても、チップ表面のゲート配線は半田付けの自由度を阻害するが、本実施の形態４では、第１ゲート配線５の上を、層間絶縁膜８を介して第２エミッタ電極１５が覆う構造となっているため、半田付けの自由度が上昇する。
【０１０９】
このように本実施の形態では、半田付けの自由度を上げるとともに、通電時のオン抵抗低減やパッケージのモールドの応力による電極変形を防止する効果が得られる。
【０１１０】
＜Ｄ−２．効果＞
本発明にかかる実施の形態４によれば、半導体装置において、第２エミッタ電極１５上に形成された、半田接合が可能な第３エミッタ電極２４をさらに備えることで、半導体装置の耐圧が安定化する。また、モールドの応力による電極変形を抑制できる。
【０１１１】
また、本発明にかかる実施の形態４によれば、半導体装置において、第３エミッタ電極２５、２６、２７は、Ｔｉ／Ｎｉ／Ａｕの電極によって構成されることで、さらに、半導体装置の耐圧が安定化する。また、モールドの応力による電極変形を抑制できる。
【０１１２】
本発明の実施の形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
【符号の説明】
【０１１３】
１ 終端領域、２ 第１エミッタ電極、３ 温度センスダイオード、４ 配線、５ 第１ゲート配線、６ 電極パッド、７ 第１ゲート電極パッド、８，８０〜８３，８００，８０１ 層間絶縁膜、９ ｎ−基板、１０ ｐウェル層、１１ 第１フィールドプレート電極、１２ チャネルストッパ、１５ 第２エミッタ電極、１６ 第２ゲート配線、１７ 第２ゲート電極パッド、１８ ｎ＋エミッタ層、２０ ゲート電極、２１ 第２フィールドプレート電極、２２ 酸化膜、２３ 保護膜、２４〜２７ 第３エミッタ電極、２００ 個別ゲート電極、２１０ 第３フィールドプレート電極。
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、ＩＧＢＴ等の電力半導体装置の性能向上、品質向上のための電極の構造およびその製造方法に関する。
【背景技術】
【０００２】
近年ＩＧＢＴ等の半導体装置が様々な用途で用いられ、そのさらなる性能向上、品質向上が望まれている。
【０００３】
ＩＧＢＴの性能向上、品質向上は、セル構造の見直しやウェハ厚みの適正化などを主な手段としてきたが、それらの手段のみでは、向上も限界に近づきつつある。そのため、単位面積当たりの、エミッタ領域の面積の比率を上げること（つまり有効面積を広くし、電流密度を下げる）も性能向上、品質向上のための重要な手段となる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２８３７１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
例えば特許文献１に示すような、温度センスダイオード付きのＩＧＢＴの場合は、温度センスダイオードの電極パッドおよび配線の直下の領域にはエミッタ電極を形成することができず、無効領域となってしまうため、新たに有効面積を拡張する必要があった。
【０００６】
有効面積を増やすには電極パッドを小さくし、配線長を短くすることが効果的である。しかし電極パッドは、少なくとも外部と接続（例えばＡｌワイヤ）する面積（例えば、ワイヤ径）が必要となるため、面積の縮小には限界がある。
【０００７】
また、半導体装置に備えられたゲート電極のゲート抵抗が大きいと、チップ動作のばらつきが生じ、一部のチップに電流が集中してしまうアンバランス動作が生じてしまうという問題があった。
【０００８】
本発明は上記の問題を解決するために考案されたものであり、セルの有効面積を増やしつつ、アンバランス動作等を抑制可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明にかかる半導体装置は、複数のセルの個別ゲート電極と接続する、絶縁膜上に選択的に形成された、ゲート電極と、前記ゲート電極の、上面の一部を除く領域を覆って、前記絶縁膜上に形成された、第１層間絶縁膜と、前記第１層間絶縁膜に覆われない前記上面を介して、前記ゲート電極と接続された、第１ゲート配線と、前記第１ゲート配線の、上面の一部を除く領域を覆って、前記第１層間絶縁膜上に形成された、第２層間絶縁膜と、前記第２層間絶縁膜に覆われない前記上面を介して、前記第１ゲート配線と接続された、第２ゲート配線とを備え、平面視において、前記第２ゲート配線の幅は、前記第１ゲート配線の幅よりも広い。
【発明の効果】
【００１０】
本発明にかかる半導体装置によれば、第１層間絶縁膜に覆われない上面を介して、ゲート電極と接続された、第１ゲート配線と、第１ゲート配線の、上面の一部を除く領域を覆って、第１層間絶縁膜上に形成された、第２層間絶縁膜と、第２層間絶縁膜に覆われない上面を介して、第１ゲート配線と接続された、第２ゲート配線とを備え、平面視において、第２ゲート配線の幅は、第１ゲート配線の幅よりも広いことにより、ＩＧＢＴチップ内の寄生ゲート抵抗値を低減し、アンバランス動作を抑制することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明による実施の形態１の電極パッドを形成後の製造工程図である。
【図２】本発明による実施の形態１の上主面図である。
【図３】本発明による実施の形態１の、温度センスダイオードの断面図である。
【図４】本発明による実施の形態１の第１ゲート配線直上に形成されている第２ゲート配線の断面図である。
【図５】本発明による実施の形態２の上主面図である。
【図６】本発明による実施の形態２の第１ゲート配線直上に形成されている第２エミッタ電極の断面図である。
【図７】本発明による実施の形態３の、終端領域の断面図である。
【図８】本発明による実施の形態３の、終端領域の製造工程図である。
【図９】本発明による実施の形態３の、終端領域の製造工程図である。
【図１０】本発明による実施の形態３の、終端領域の断面図である。
【図１１】本発明による実施の形態３の、終端領域の製造工程図である。
【図１２】本発明による実施の形態３の、終端領域の製造工程図である。
【図１３】本発明による実施の形態４の上主面図である。
【図１４】本発明による実施の形態４の、第３エミッタ電極の断面図である。
【図１５】前提技術としての温度センスダイオード付きＩＧＢＴの上主面図である。
【図１６】前提技術としての、温度センスダイオード付きＩＧＢＴの温度センスダイオードの断面図である。
【図１７】前提技術としてのＩＧＢＴの、第１ゲート配線の断面図である。
【図１８】前提技術としてのＩＧＢＴの、終端領域の断面図である。
【図１９】前提技術としてのＩＧＢＴの、終端領域の断面図である。
【発明を実施するための形態】
【００１２】
＜Ａ．実施の形態１＞
図１５は、本発明の前提技術としてのＩＧＢＴチップの上主面を示したものである。
【００１３】
平面視において、第１エミッタ電極２が形成されたセル領域を第１ゲート配線５で囲み、その外側の領域は、終端領域１となる。セル領域とは、ＩＧＢＴ等の単位素子（セル）が複数配列された領域を指す。
【００１４】
第１エミッタ電極２が形成された領域内においては、中央部に温度センスダイオード３が配置され、温度センスダイオード３に接続された温度センスダイオード３の配線４、さらには配線４に接続された温度センスダイオード３の電極パッド６が配置されている。
【００１５】
また、第１エミッタ電極２が形成された領域内においても、第１ゲート電極パッド７に接続された複数の第１ゲート配線５が配列されている。
【００１６】
第１ゲート電極パッド７、第１ゲート配線５は、同一電極を利用し、選択的にエッチングすることで構成されている。
【００１７】
第１ゲート電極パッド７は、外部からのゲート電圧を伝える、例えばワイヤボンドする電極パッドとして構成される。第１ゲート配線５は、第１ゲート電極パッド７から分配されて配置され、並列に接続されたＩＧＢＴセルにゲート電圧を印加する。
【００１８】
また第１エミッタ電極２は、エミッタ電流（主電流）を流すための領域であり、第１エミッタ電極２の下には、並列接続されたＩＧＢＴセルが構成されている。
【００１９】
温度センスダイオード３は、ダイオードの電圧降下で素子の発熱温度を検知しており、最大定格温度を超えた時に、ＩＧＢＴをオフさせ、チップを熱破壊から保護する機能を有している。
【００２０】
また、終端領域１は、ゲート電圧がＯＦＦ時にコレクタ・エミッタ間に掛かる電圧を保持するために構成された領域である。
【００２１】
図１６は、図１５におけるＡ−Ａ’断面の断面図である。図に示すように、ｎ−基板９上に層間絶縁膜８０１が形成され、さらに層間絶縁膜８０１上に、温度センスダイオード３の配線４が配置されている。
【００２２】
図１７は、図１５におけるＧ−Ｇ’断面の断面図である。図に示すように、ｎ−基板９上にｐウェル層１０が形成され、ｐウェル層１０上に、酸化膜２２が選択的に形成される。
【００２３】
酸化膜２２上には、ゲート電極２０が配置され、ゲート電極２０を挟んで層間絶縁膜８が形成される。ここで、層間絶縁膜８は、ゲート電極２０の上面の一部を除いて、ゲート電極２０を覆うように形成される。またゲート電極２０は、図１５に示すゲート配線５と同様のレイアウトで形成され、すなわち、図１５の上下方向およびセル領域を囲むように形成される。
【００２４】
さらに、ゲート電極２０の、層間絶縁膜８に覆われない上面を介して、第１ゲート配線５が接続される。
【００２５】
また、ｐウェル層１０上には、酸化膜２２および層間絶縁膜８を挟むように第１エミッタ電極２が形成されている。
【００２６】
図１８は、図１５におけるＢ−Ｂ’断面の断面図である。当該図は、フローティングのｐウェル１０をリング状に複数本配置したガードリング構造を示したものである。図に示すように、ｎ−基板９上にｐウェル層１０が形成されるが、終端領域１においては、平面視において、第１エミッタ電極２が形成された領域を囲む、複数のリング状のｐウェル層１０が形成される。また最外周には、チャネルストッパ１２が形成される。
【００２７】
各ｐウェル層１０、チャネルストッパ１２上には、層間絶縁膜８００に覆われない上面に接続された第１フィールドプレート電極１１が形成される。第１フィールドプレート電極１１は、例えばアルミで形成することが可能である。
【００２８】
図１９は、図１５におけるＢ−Ｂ’断面の別の態様である。当該図は、容量結合を利用したフィールドプレート構造を示したものである。図に示すように、ｎ−基板９上にｐウェル層１０が形成され、最外周には、チャネルストッパ１２が形成される。
【００２９】
ｐウェル層１０、チャネルストッパ１２上には、層間絶縁膜８００に覆われない上面に接続された第１フィールドプレート電極１１が形成される。また、ｐウェル層１０とチャネルストッパ１２との間に領域にも、層間絶縁膜８００を介して、第１フィールドプレート電極１１がリング状に複数形成される。第１フィールドプレート電極１１は、例えばポリシリコンで形成することが可能である。
【００３０】
さらに、第１フィールドプレート電極１１上に、層間絶縁膜８１を介して（一部接続して）第３フィールドプレート電極２１０が形成される。
【００３１】
上記のような半導体装置においては、図１６のように、温度センスダイオードの電極パッドおよび配線の直下の領域にはエミッタ電極を形成することができず、無効領域となってしまうため、新たに有効面積を拡張する必要があった。
【００３２】
なお、温度センスダイオードの電極パッドおよび配線の直下以外の領域については、図示しない個別ゲート電極が、図１５の左右方向に延在するストライプ状に形成され、複数列に配列されている。個別ゲート電極は、ゲート電極２０と交差する箇所において、ゲート電極２０と接続される。
【００３３】
有効面積を増やすには電極パッドを小さくし、配線長を短くすることが効果的である。しかし電極パッドは、少なくとも外部と接続（例えばＡｌワイヤ）する面積（例えば、ワイヤ径）が必要となるため、面積の縮小には限界があった。
【００３４】
また温度センスダイオードは、一般的に、半導体チップで最も高く発熱するチップ中心付近に配置することが望ましく、半導体チップの端部分に配置した場合、検出感度が低下するという問題があった。
【００３５】
また、半導体装置に備えられたゲート電極のゲート抵抗が大きいと、チップ動作のばらつきが生じ、一部のチップに電流が集中してしまうアンバランス動作が生じてしまうという問題があった。
【００３６】
また近年、トランスファーモールド技術を応用した製品が多くあるが、モールド樹脂と半導体チップの熱膨張係数の差により、モールド樹脂からの応力によって半導体上に構成される配線がスライドするという問題があった。その対策のひとつとして、電極厚みの薄膜化を行い、段差を減らすことによる応力緩和が挙げられるが、前述するようにゲート配線幅（断面積）の制約があり、ワイヤボンドで電極と構成する際にセル部へのダメージが懸念されるため、限界値が存在する。また、ポリイミドコーティングによる配線の保護があるが、コストアップの要因となる。
【００３７】
以下の実施の形態では、上記のような問題を解決可能な半導体装置について説明する。
【００３８】
＜Ａ−１．構成＞
図１は、実施の形態１にかかる、電極パッド形成後の製造工程図である。後述する図２の下層に当たる上主面であり、平面視において、第１エミッタ電極２が形成された領域を第１ゲート配線５で囲み、第１ゲート配線５で囲んだ領域をセル領域とする。セル領域の外側の領域は、終端領域１となる。
【００３９】
第１エミッタ電極２が形成されたセル領域内においては、その中央部に温度センスダイオード３が配置される。
【００４０】
また、セル領域内においても、第１ゲート電極パッド７に接続された複数の第１ゲート配線５が配列されている。
【００４１】
図２は、本発明の実施の形態１にかかる、半導体装置としてのＩＧＢＴの上主面を示したものであり、図１の状態からさらに製造工程が進んだ状態を示すものである。
【００４２】
平面視において、第１エミッタ電極２の上層に当たる第２エミッタ電極１５が形成されたセル領域を第２ゲート配線１６で囲み、その外側の領域は終端領域１となる。第２ゲート配線１６も、第１ゲート配線５の上層に当たるものである。第２エミッタ電極１５を形成することにより、ＩＧＢＴチップ内のエミッタ電位固定を強化し、アンバランス動作を抑制できる。
【００４３】
第２エミッタ電極１５が形成されたセル領域内においては、その中央部に温度センスダイオード３が配置され、温度センスダイオード３に接続された温度センスダイオード３の配線４、さらには配線４に接続された温度センスダイオード３の電極パッド６が配置されている。
【００４４】
また、セル領域内においても、第２ゲート電極パッド１７に接続された複数の第２ゲート配線１６が配列されている。
【００４５】
図３は、図２のＣ−Ｃ’断面の断面図である。図に示すように、ｎ−基板９上にｐウェル層１０（ｐベース層）が形成され、ｐウェル層１０（ｐベース層）表面からｎ−基板９内に延在して個別ゲート電極２００が形成される。
【００４６】
なお、温度センスダイオード３の電極パッド６および配線４の直下以外の領域については、図示しない個別ゲート電極２００が、図１の左右方向に延在するストライプ状に形成され、複数列に配列されている。個別ゲート電極２００は、ゲート電極２０と交差する箇所において、ゲート電極２０と接続される。
【００４７】
さらにｐウェル層１０表面において、個別ゲート電極２００を挟んで、各セルのエミッタ層としてのｎ＋エミッタ層１８が形成される。またｐウェル層１０表面において、個別ゲート電極２００を覆って、第４層間絶縁膜としての層間絶縁膜８２が形成される。
【００４８】
また、層間絶縁膜８２を含むｐウェル層１０を覆って、第１エミッタ電極２が形成される。第１エミッタ電極２上には、第５層間絶縁膜としての層間絶縁膜８３が選択的に形成される。第１エミッタ電極２下には、ＭＯＳトランジスタが形成される。なお、図示しない断面において、第１エミッタ電極２は、ｎ＋エミッタ層１８と接続される。
【００４９】
層間絶縁膜８３上には、温度センスダイオード３の配線４が選択的に配置される。なお、温度センスダイオード３の電極パッド６が、層間絶縁膜８３上に配置される断面においては、温度センスダイオード３の配線４の代わりに電極パッド６が配置されたものとなる。
【００５０】
図１５に示した半導体装置の場合では、電極パッド６および配線４でエミッタ電極の有効面積が削られるが、本実施の形態１では、配線４の直下にもＭＯＳトランジスタを配置することができ、有効面積の減少を防止することができる。
【００５１】
このように実施の形態１では、温度センスダイオード３の電極パッド６および配線４の下にＭＯＳトランジスタを形成することが出来るので、無効面積を最小限にすることが可能になる効果が得られる。
【００５２】
図４に、図２のＤ−Ｄ’断面の断面図を示す。図に示すように本発明にかかる半導体装置は、ｎ−基板９上に形成されたｐウェル層１０と、ｐウェル層１０表面に選択的に形成された、絶縁膜としての酸化膜２２と、酸化膜２２上に選択的に形成されたゲート電極２０とを備える。ゲート電極２０は、複数のセルの個別ゲート電極２００と接続する。またゲート電極２０は、図１に示すゲート配線５と同様のレイアウトで形成され、すなわち、図１の上下方向およびセル領域を囲むように形成される。
【００５３】
また、ゲート電極２０の、上面の一部を除く領域を覆って、第１層間絶縁膜としての層間絶縁膜８が形成される。層間絶縁膜８は、デポなどの方法で選択的にエッチングを行って、酸化膜２２上に形成する。層間絶縁膜８に覆われない上面の一部を介して、ゲート電極２０と第１ゲート配線５とが接続される。第１ゲート配線５は、アルミなどの導電性材料をスパッタや蒸着などの方法で成膜し、選択的にエッチングして形成する。
【００５４】
第１ゲート配線５の、上面の一部を除く領域を覆って、第２層間絶縁膜としての層間絶縁膜８０が形成される。層間絶縁膜８０は、層間絶縁膜８上に形成される。層間絶縁膜８０に覆われない上面の一部を介して、第１ゲート配線５と第２ゲート配線１６とが接続される。
【００５５】
ここで第２ゲート配線１６の幅は、平面視において、第１ゲート配線５の幅よりも広く形成することができる。
【００５６】
また、層間絶縁膜８を介して、ゲート電極２０、第１ゲート配線５を挟むように第１エミッタ電極２、第１フィールドプレート電極１１を形成することができる。第１エミッタ電極２が形成される図面左側が、セル領域に対応する。さらに、第１エミッタ電極２、第１フィールドプレート電極１１それぞれの上層に、第２エミッタ電極１５、第２フィールドプレート電極２１を形成することが可能である。第２エミッタ電極１５を形成する場合には、ＩＧＢＴチップ内のエミッタ電位固定を強化することができ、アンバランス動作を抑制できる。また、第２フィールドプレート電極２１を形成する場合には、耐圧を安定化させることが可能となる。
【００５７】
ここでアンバランス動作とは、ゲート抵抗が大きい場合に、チップ動作のばらつきが生じ、一部のチップに電流が集中しやすくなる動作をいう。
【００５８】
図４に示す構造では、第１ゲート配線５でゲートの電位を伝えるのに必要な幅を設定し、第１ゲート配線５と接続される第２ゲート配線１６の幅を、第１ゲート配線５の幅より広く形成して、ゲート抵抗を設定する。よって、第２ゲート配線１６でゲート抵抗を設定できるため、ＩＧＢＴチップ内の寄生ゲート抵抗値の低減が可能となり、アンバランス動作を抑制することができる。
【００５９】
なお、図４に示す構造における、第２ゲート配線１６、第２エミッタ電極１５、第２フィールドプレート電極２１を形成する工程で、図３に示す構造における、電極パッド６、および、配線４を形成することができる。
【００６０】
また、個別ゲート電極２００とゲート電極２０とは、同一の工程で形成可能であり、層間絶縁膜８と層間絶縁膜８２、層間絶縁膜８０と層間絶縁膜８３は、同一の工程で形成可能である。
【００６１】
＜Ａ−２．効果＞
本発明にかかる実施の形態１によれば、半導体装置において、第１層間絶縁膜８に覆われない上面を介して、ゲート電極２０と接続された、第１ゲート配線５と、第１ゲート配線５の、上面の一部を除く領域を覆って、第１層間絶縁膜８上に形成された、第２層間絶縁膜８０と、第２層間絶縁膜８０に覆われない上面を介して、第１ゲート配線５と接続された、第２ゲート配線１６とを備え、平面視において、第２ゲート配線１６の幅は、第１ゲート配線５の幅よりも広いことで、ＩＧＢＴチップ内の寄生ゲート抵抗値を低減し、アンバランス動作を抑制することができる。
【００６２】
また、本発明にかかる実施の形態１によれば、半導体装置において、個別ゲート電極２００に隣接して形成された、各セルのエミッタ層としてのｎ＋エミッタ層１８と、個別ゲート電極２００を覆って形成された、第４層間絶縁膜８２と、第４層間絶縁膜８２上にｎ＋エミッタ層１８と接続されて形成された、第１エミッタ電極２と、第１エミッタ電極２上に形成された、第５層間絶縁膜８３と、第５層間絶縁膜８３上に配置された、温度センスダイオード３の電極パッド６、および／または、温度センスダイオード３の配線４とをさらに備えることで、温度センスダイオード３の電極パッド６、配線４の直下において無効領域が形成されてしまうことを抑制し、半導体装置の有効面積を拡張することができる。
【００６３】
また、本発明にかかる実施の形態１によれば、半導体装置において、第１エミッタ電極２上に形成された、第２エミッタ電極１５をさらに備えることで、ＩＧＢＴチップ内のエミッタ電位固定を強化でき、アンバランス動作、発振の抑制や、ワイヤボンディング性の向上が期待できる。
【００６４】
また、本発明にかかる実施の形態１によれば、半導体装置において、温度センスダイオード３の電極パッド６、および、温度センスダイオード３の配線４が、第２ゲート配線１６、および、第２エミッタ電極１５を形成する工程で形成されることで、工程数を削減し、作業効率を向上させることができる。
【００６５】
また、本発明にかかる実施の形態１によれば、半導体装置において、第１ゲート配線５、第１エミッタ電極２および第１フィールドプレート電極１１は、同一工程で形成されることで、工程数を削減し、作業効率を向上させることができる。
【００６６】
また、本発明にかかる実施の形態１によれば、半導体装置において、第２ゲート配線１６、第２エミッタ電極１５および第２フィールドプレート電極２１は、同一工程で形成されることで、工程数を削減し、作業効率を向上させることができる。
【００６７】
＜Ｂ．実施の形態２＞
＜Ｂ−１．構成＞
図５に本発明の実施の形態２にかかる、半導体装置の上主面図を示す。平面視において、第２エミッタ電極１５が形成されたセル領域を第２ゲート配線１６で囲み、セル領域の外側は、終端領域１となる。
【００６８】
第２エミッタ電極１５が形成された領域内においては、中央部に温度センスダイオード３が配置され、温度センスダイオード３に接続された温度センスダイオード３の配線４、さらには配線４に接続された温度センスダイオード３の電極パッド６が配置されている。
【００６９】
図６には、図５のＥ−Ｅ’断面の断面図を示す。当該図は、終端領域１にかからない領域での断面図であるので、フィールドプレート電極は示されていない。
【００７０】
図に示すように、層間絶縁膜８０は、第１ゲート配線５を少なくとも部分的に覆って形成され（図６においては第１ゲート配線５上を覆っている）、第２エミッタ電極１５は、図４に示す場合とは異なり、第２ゲート配線１６に代わり、層間絶縁膜８０上を含む領域を覆って形成される。
【００７１】
このように構成することによって、ＩＧＢＴチップ内のエミッタ電位固定を強化することによるアンバランス動作、発振の抑制や、ワイヤボンディング性の向上が可能になる。
【００７２】
＜Ｂ−２．効果＞
本発明にかかる実施の形態２によれば、半導体装置において、第２層間絶縁膜８０は、第１ゲート配線５を少なくとも部分的に覆って形成され、第２エミッタ電極１５は、部分的箇所において、第２ゲート配線１６に代わり第２層間絶縁膜８０上を含む領域を覆って形成されることで、ＩＧＢＴチップ内のエミッタ電位固定を強化することができ、アンバランス動作、発振の抑制や、ワイヤボンディング性の向上が期待できる。
【００７３】
＜Ｃ．実施の形態３＞
＜Ｃ−１．構成１＞
図７は図２のＨ−Ｈ’断面の断面図を示す。図に示すように、ｎ−基板９上にｐウェル層１０が形成されるが、終端領域１においては、平面視において、第１エミッタ電極２が形成された領域を囲む、複数のリング状のｐウェル層１０が形成される。また最外周には、チャネルストッパ１２が形成される。なお、図においては複数のｐウェル層１０がリング状に形成されているが、１つのｐウェル層１０が形成され、リング形状が形成される場合であってもよい。
【００７４】
各ｐウェル層１０、チャネルストッパ１２上には、層間絶縁膜８００に覆われない上面に接続された第１フィールドプレート電極１１が形成される。第１フィールドプレート電極１１は、複数のセルが形成されたセル領域を、平面視において囲むように形成される。
【００７５】
さらに、第３層間絶縁膜としての層間絶縁膜８１で、第１フィールドプレート電極１１を覆うが、層間絶縁膜８１で覆わない第１フィールドプレート電極１１を残し、その第１フィールドプレート電極１１上に、第１フィールドプレート電極１１と接続された第２フィールドプレート電極２１を形成する。
【００７６】
図に示すように、第２フィールドプレート電極２１の厚さは、第１フィールドプレート電極１１の厚さよりも厚いことが望ましい。
【００７７】
さらに、第２フィールドプレート電極２１、層間絶縁膜８１を覆って、保護膜２３を形成することができる。
【００７８】
図８、９は、図７に示した半導体装置の製造方法を示した図である。
【００７９】
まずｎ−基板９に、選択的に電圧印加時に空乏層を伸ばすｐウェル層１０、最外周で空乏層を止めるチャネルストッパ１２を形成し、デポなどの方法で層間絶縁膜８００を形成する（図８）。
【００８０】
その後、アルミなどの導電性材料をスパッタや蒸着などの方法で成膜し、選択的にエッチングして第１フィールドプレート電極１１を形成し（図８）、次に同様の方法で層間絶縁膜８１を形成し、選択的に第２フィールドプレート電極２１を作製する（図９）。
【００８１】
このようにして、第１フィールドプレート電極１１と第２フィールドプレート電極２１を用い、終端構造で耐圧を保持できる。
【００８２】
ここで、本発明にかかる半導体装置では、終端領域１の電位接地のための電極である第１フィールドプレート電極１１と、ワイヤボンディング性向上のための電極である第２フィールドプレート電極２１とを別の工程で作製している。
【００８３】
図１５に示す、本発明の前提技術にかかる半導体装置の場合には、終端領域１の電位接地のための電極と、ワイヤボンディング性向上のための厚いＡｌ電極とを同時に作製している。このため、モールド樹脂に埋めこまれたデバイスでは、モールドとＳｉ、およびアルミの熱膨張率の違いで、終端構造のフィールドプレート電極（Ａｌ）が、経時的に剥がれる（スライドする）という問題がある。しかし本発明では、上記のように、第２フィールドプレート電極２１が別工程で形成されるので、終端構造の第２フィールドプレート電極２１の薄厚化によるスライド現象の発生を抑制することができる。
【００８４】
ここで、第１ゲート配線５、第１エミッタ電極２および第１フィールドプレート電極１１は、同一工程で形成することが可能である。
【００８５】
また、第２ゲート配線１６、第２エミッタ電極１５および第２フィールドプレート電極２１も、同一工程で形成することができる。
【００８６】
このようにする場合には、工程数を削減し、コスト低減、効率向上の効果が得られる。
【００８７】
更に他の第２フィールドプレート電極２１上に水分・ストレス・不純物等から保護する、窒化ケイ素のような半絶縁性の保護膜２３を構成する（図７）。このようにして、耐圧の安定化およびモールドの応力による電極変形防止の効果が得られる。
【００８８】
＜Ｃ−２．構成２＞
図１０は図２のＨ−Ｈ’断面の変形例を示す。図に示すように、ｎ−基板９上にｐウェル層１０が形成される。また最外周には、チャネルストッパ１２が形成される。なお、図においては複数のｐウェル層１０がリング状に形成されているが、１つのｐウェル層１０が形成され、リング形状が形成される場合であってもよい。
【００８９】
各ｐウェル層１０、チャネルストッパ１２上には、層間絶縁膜８００に覆われない上面に接続された第１フィールドプレート電極１１が形成され、ｐウェル層１０が形成された領域からチャネルストッパ１２が形成された領域にかけて、層間絶縁膜８００上に複数の第１フィールドプレート電極１１が形成される。
【００９０】
層間絶縁膜８１で第１フィールドプレート電極１１を覆い、さらに第３フィールドプレート電極２１０を複数形成する。第３フィールドプレート電極２１０は、例えば、セル領域を囲むリング形状である。また第３フィールドプレート電極２１０は、平面視において、第１フィールドプレート電極１１と一部オーバーラップするように形成される。このように形成することで、半導体装置の耐圧を安定化することができる。
【００９１】
さらに、第３フィールドプレート電極２１０、層間絶縁膜８１を覆って、保護膜２３を形成する。
【００９２】
図１１、１２は、図１０に示した半導体装置の製造方法を示した図である。
【００９３】
まずｎ−基板９に、選択的に電圧印加時に空乏層を伸ばすｐウェル１０、最外周で空乏層を止めるチャネルストッパ１２を形成し、デポなどの方法で層間絶縁膜８００を形成する（図１１）。
【００９４】
その後、アルミなどの導電性材料をスパッタや蒸着などの方法で成膜し、選択的にエッチングして第１フィールドプレート電極１１を形成し（図１１）、次に同様の方法で層間絶縁膜８１を形成し、選択的に第３フィールドプレート電極２１０を形成し、容量結合する（図１２）。
【００９５】
なお、第２ゲート配線１６、第２エミッタ電極１５および第２フィールドプレート電極２１０は、同一工程で形成することができる。
【００９６】
図１９に示す本発明にかかる半導体装置の場合、ゲート電極２０を形成するポリシリコンで第１フィールドプレート電極１１を形成していたため、製造上での制約があった。しかし本実施の形態では、第１フィールドプレート電極１１を第１エミッタ電極２で、第２フィールドプレート電極２１を第２エミッタ電極１５で作製することができる。よって、製造上の制約を受けることなく、終端構造を作製することが出来る。
【００９７】
＜Ｃ−３．効果＞
本発明にかかる実施の形態３によれば、半導体装置において、複数のセルが形成されたセル領域を、平面視において囲む、第１フィールドプレート電極１１と、第１フィールドプレート電極１１の、上面の一部を除く領域を覆う、第３層間絶縁膜としての層間絶縁膜８１と、層間絶縁膜８１に覆われない上面の一部を介して、第１フィールドプレート電極１１と接続された、第２フィールドプレート電極２１とをさらに備えることで、半導体装置の耐圧が安定化する。
【００９８】
また、本発明にかかる実施の形態３によれば、半導体装置において、第２フィールドプレート電極２１の厚さは、第１フィールドプレート電極１１の厚さよりも厚いことで、終端構造の第２フィールドプレート電極２１の薄厚化による、スライド現象の発生を抑制することができる。
【００９９】
また、本発明にかかる実施の形態３によれば、半導体装置において、第３層間絶縁膜としての層間絶縁膜８１上に形成され、平面視においてセル領域を囲む、第３フィールドプレート電極２１０をさらに備え、第３フィールドプレート電極２１０は、平面視において、第１フィールドプレート電極１１と一部オーバーラップすることで、半導体装置の耐圧が安定化する。
【０１００】
また、本発明にかかる実施の形態３によれば、半導体装置において、第３層間絶縁膜としての層間絶縁膜８１上に形成された、保護膜２３をさらに備えることで、半導体装置の耐圧が安定化する。また、モールドの応力による電極変形を抑制できる。
【０１０１】
＜Ｄ．実施の形態４＞
＜Ｄ−１．構成＞
図１３に、本発明の実施の形態４にかかる、半導体装置の上主面図を示す。平面視において、第３エミッタ電極２４が形成されたセル領域を第２ゲート配線１６で囲み、その外側の領域は、終端領域１となる。
【０１０２】
第３エミッタ電極２４が形成された領域内においては、中央部に温度センスダイオード３が配置され、温度センスダイオード３に接続された温度センスダイオード３の配線４、さらには配線４に接続された温度センスダイオード３の電極パッド６が配置されている。
【０１０３】
図１４には、図１３のＦ−Ｆ’断面の断面図を示す。図に示すように、ｎ−基板９上にｐウェル層１０（ｐベース層）が形成され、ｐウェル層１０（ｐベース層）表面からｎ−基板９内に延在して個別ゲート電極２００が形成される。
【０１０４】
さらにｐウェル層１０表面において、個別ゲート電極２００を挟んで、ｎ＋エミッタ層１８が形成される。またｐウェル層１０表面において、個別ゲート電極２００を覆って、層間絶縁膜８２が形成される。
【０１０５】
また、層間絶縁膜８２を含むｐウェル層１０を覆って、第１エミッタ電極２が形成される。第１エミッタ電極２下には、ＭＯＳトランジスタが形成される。
【０１０６】
第１エミッタ電極２上には第２エミッタ電極１５が形成され、さらに上層に、半田接合が可能な第３エミッタ電極２４が形成される。
【０１０７】
第３エミッタ電極２４は、３層に分かれたものを用いることができ、例えば、第３エミッタ電極２５（Ｔｉ）、第３エミッタ電極２６（Ｎｉ）、第３エミッタ電極２７（Ａｕ）とすることができる。各電極はスパッタや蒸着などの方法で成膜し、選択的にエッチングして構成する。
【０１０８】
チップ表面電極上にはんだ付けすると、通電時のオン抵抗低減や、ワイヤボンド法に比べチップとの接合面が剥離するまでの寿命を向上させることができる。一般的に、半田付けにおいても、チップ表面のゲート配線は半田付けの自由度を阻害するが、本実施の形態４では、第１ゲート配線５の上を、層間絶縁膜８を介して第２エミッタ電極１５が覆う構造となっているため、半田付けの自由度が上昇する。
【０１０９】
このように本実施の形態では、半田付けの自由度を上げるとともに、通電時のオン抵抗低減やパッケージのモールドの応力による電極変形を防止する効果が得られる。
【０１１０】
＜Ｄ−２．効果＞
本発明にかかる実施の形態４によれば、半導体装置において、第２エミッタ電極１５上に形成された、半田接合が可能な第３エミッタ電極２４をさらに備えることで、半導体装置の耐圧が安定化する。また、モールドの応力による電極変形を抑制できる。
【０１１１】
また、本発明にかかる実施の形態４によれば、半導体装置において、第３エミッタ電極２５、２６、２７は、Ｔｉ／Ｎｉ／Ａｕの電極によって構成されることで、さらに、半導体装置の耐圧が安定化する。また、モールドの応力による電極変形を抑制できる。
【０１１２】
本発明の実施の形態では、各構成要素の材質、材料、実施の条件等についても記載しているが、これらは例示であって記載したものに限られるものではない。
【符号の説明】
【０１１３】
１ 終端領域、２ 第１エミッタ電極、３ 温度センスダイオード、４ 配線、５ 第１ゲート配線、６ 電極パッド、７ 第１ゲート電極パッド、８，８０〜８３，８００，８０１ 層間絶縁膜、９ ｎ−基板、１０ ｐウェル層、１１ 第１フィールドプレート電極、１２ チャネルストッパ、１５ 第２エミッタ電極、１６ 第２ゲート配線、１７ 第２ゲート電極パッド、１８ ｎ＋エミッタ層、２０ ゲート電極、２１ 第２フィールドプレート電極、２２ 酸化膜、２３ 保護膜、２４〜２７ 第３エミッタ電極、２００ 個別ゲート電極、２１０ 第３フィールドプレート電極。
【特許請求の範囲】
【請求項１】
複数のセルの個別ゲート電極と接続する、絶縁膜上に選択的に形成された、ゲート電極と、
前記ゲート電極の、上面の一部を除く領域を覆って、前記絶縁膜上に形成された、第１層間絶縁膜と、
前記第１層間絶縁膜に覆われない前記上面を介して、前記ゲート電極と接続された、第１ゲート配線と、
前記第１ゲート配線の、上面の一部を除く領域を覆って、前記第１層間絶縁膜上に形成された、第２層間絶縁膜と、
前記第２層間絶縁膜に覆われない前記上面を介して、前記第１ゲート配線と接続された、第２ゲート配線とを備え、
平面視において、前記第２ゲート配線の幅は、前記第１ゲート配線の幅よりも広い、
半導体装置。
【請求項２】
前記複数のセルが形成されたセル領域を、平面視において囲む、第１フィールドプレート電極と、
前記第１フィールドプレート電極の、上面の一部を除く領域を覆う、第３層間絶縁膜と、
前記第３層間絶縁膜に覆われない前記上面の一部を介して、前記第１フィールドプレート電極と接続された、第２フィールドプレート電極とをさらに備える、
請求項１に記載の半導体装置。
【請求項３】
前記第２フィールドプレート電極の厚さは、前記第１フィールドプレート電極の厚さよりも厚い、
請求項２に記載の半導体装置。
【請求項４】
前記第３層間絶縁膜上に形成され、平面視において前記セル領域を囲む、第３フィールドプレート電極をさらに備え、
前記第３フィールドプレート電極は、平面視において、前記第１フィールドプレート電極と一部オーバーラップする、
請求項２または３に記載の半導体装置。
【請求項５】
前記第３層間絶縁膜上に形成された、保護膜をさらに備える、
請求項２〜４のいずれかに記載の半導体装置。
【請求項６】
前記個別ゲート電極に隣接して形成された、各セルのエミッタ層と、
前記個別ゲート電極を覆って形成された、第４層間絶縁膜と、
前記第４層間絶縁膜上に前記エミッタ層と接続されて形成された、第１エミッタ電極と、
前記第１エミッタ電極上に形成された、第５層間絶縁膜と、
前記第５層間絶縁膜上に配置された、温度センスダイオードの電極パッド、および／または、前記温度センスダイオードの配線とをさらに備える、
請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記第１エミッタ電極上に形成された、第２エミッタ電極をさらに備える、
請求項６に記載の半導体装置。
【請求項８】
前記第２層間絶縁膜は、前記第１ゲート配線を少なくとも部分的に覆って形成され、
前記第２エミッタ電極は、前記部分的箇所において、前記第２ゲート配線に代わり前記第２層間絶縁膜上を含む領域を覆って形成される、
請求項７に記載の半導体装置。
【請求項９】
前記第２エミッタ電極上に形成された、半田接合が可能な第３エミッタ電極をさらに備える、
請求項７または８に記載の半導体装置。
【請求項１０】
前記第３エミッタ電極は、Ｎｉを含む、
請求項９に記載の半導体装置。
【請求項１１】
前記第３エミッタ電極は、Ｔｉ／Ｎｉ／Ａｕの電極によって構成される、
請求項９または１０に記載の半導体装置。
【請求項１２】
請求項７に記載の半導体装置において、
前記温度センスダイオードの電極パッド、および、前記温度センスダイオードの配線が、前記第２ゲート配線、および、前記第２エミッタ電極を形成する工程で形成される、
半導体装置の製造方法。
【請求項１３】
前記第１ゲート配線、前記第１エミッタ電極および前記第１フィールドプレート電極は、同一工程で形成される、
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第２ゲート配線、前記第２エミッタ電極および前記第２フィールドプレート電極は、同一工程で形成される、
請求項１２または１３に記載の半導体装置の製造方法。
【請求項１】
複数のセルの個別ゲート電極と接続する、絶縁膜上に選択的に形成された、ゲート電極と、
前記ゲート電極の、上面の一部を除く領域を覆って、前記絶縁膜上に形成された、第１層間絶縁膜と、
前記第１層間絶縁膜に覆われない前記上面を介して、前記ゲート電極と接続された、第１ゲート配線と、
前記第１ゲート配線の、上面の一部を除く領域を覆って、前記第１層間絶縁膜上に形成された、第２層間絶縁膜と、
前記第２層間絶縁膜に覆われない前記上面を介して、前記第１ゲート配線と接続された、第２ゲート配線とを備え、
平面視において、前記第２ゲート配線の幅は、前記第１ゲート配線の幅よりも広い、
半導体装置。
【請求項２】
前記複数のセルが形成されたセル領域を、平面視において囲む、第１フィールドプレート電極と、
前記第１フィールドプレート電極の、上面の一部を除く領域を覆う、第３層間絶縁膜と、
前記第３層間絶縁膜に覆われない前記上面の一部を介して、前記第１フィールドプレート電極と接続された、第２フィールドプレート電極とをさらに備える、
請求項１に記載の半導体装置。
【請求項３】
前記第２フィールドプレート電極の厚さは、前記第１フィールドプレート電極の厚さよりも厚い、
請求項２に記載の半導体装置。
【請求項４】
前記第３層間絶縁膜上に形成され、平面視において前記セル領域を囲む、第３フィールドプレート電極をさらに備え、
前記第３フィールドプレート電極は、平面視において、前記第１フィールドプレート電極と一部オーバーラップする、
請求項２または３に記載の半導体装置。
【請求項５】
前記第３層間絶縁膜上に形成された、保護膜をさらに備える、
請求項２〜４のいずれかに記載の半導体装置。
【請求項６】
前記個別ゲート電極に隣接して形成された、各セルのエミッタ層と、
前記個別ゲート電極を覆って形成された、第４層間絶縁膜と、
前記第４層間絶縁膜上に前記エミッタ層と接続されて形成された、第１エミッタ電極と、
前記第１エミッタ電極上に形成された、第５層間絶縁膜と、
前記第５層間絶縁膜上に配置された、温度センスダイオードの電極パッド、および／または、前記温度センスダイオードの配線とをさらに備える、
請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記第１エミッタ電極上に形成された、第２エミッタ電極をさらに備える、
請求項６に記載の半導体装置。
【請求項８】
前記第２層間絶縁膜は、前記第１ゲート配線を少なくとも部分的に覆って形成され、
前記第２エミッタ電極は、前記部分的箇所において、前記第２ゲート配線に代わり前記第２層間絶縁膜上を含む領域を覆って形成される、
請求項７に記載の半導体装置。
【請求項９】
前記第２エミッタ電極上に形成された、半田接合が可能な第３エミッタ電極をさらに備える、
請求項７または８に記載の半導体装置。
【請求項１０】
前記第３エミッタ電極は、Ｎｉを含む、
請求項９に記載の半導体装置。
【請求項１１】
前記第３エミッタ電極は、Ｔｉ／Ｎｉ／Ａｕの電極によって構成される、
請求項９または１０に記載の半導体装置。
【請求項１２】
請求項７に記載の半導体装置において、
前記温度センスダイオードの電極パッド、および、前記温度センスダイオードの配線が、前記第２ゲート配線、および、前記第２エミッタ電極を形成する工程で形成される、
半導体装置の製造方法。
【請求項１３】
前記第１ゲート配線、前記第１エミッタ電極および前記第１フィールドプレート電極は、同一工程で形成される、
請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第２ゲート配線、前記第２エミッタ電極および前記第２フィールドプレート電極は、同一工程で形成される、
請求項１２または１３に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１２−１３４１９８（Ｐ２０１２−１３４１９８Ａ）
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願番号】特願２０１０−２８２６５５（Ｐ２０１０−２８２６５５）
【出願日】平成２２年１２月２０日（２０１０．１２．２０）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願日】平成２２年１２月２０日（２０１０．１２．２０）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
[ Back to top ]