【課題】簡易なプロセスで、高い埋め込み性を確保する必要のない半導体装置およびその製造方法を提供する。
【解決手段】半導体基板ＳＵＢの表面に、ソース領域ＳＯおよびドレイン領域ＤＲを有する高耐圧横型ＭＯＳトランジスタが完成される。そのトランジスタを平面視において取り囲む溝ＤＴＲが半導体基板ＳＵＢの表面に形成される。そのトランジスタ上を覆うように、かつ溝ＤＴＲ内に中空ＳＰを形成するようにトランジスタ上および溝ＤＴＲ内に絶縁膜ＩＩＡが形成される。層間絶縁膜ＩＩにトランジスタのソース領域ＳＯおよびドレイン領域ＤＲの各々に達するコンタクトホールＣＨが形成される。 （もっと読む）

【課題】ドレイン端での電流集中を防止して静電放電に対する耐性に優れた半導体装置を提供する。
【解決手段】保護素子１は、MOS構造のデバイスの一部に、縦型バイポーラトランジスタＱ１と寄生バイポーラトランジスタＱ２とを形成した構造になっている。Ｎ+ドレイン領域３とゲート直下のチャネル領域４との間にはＮドリフト領域５が形成されている。Ｎ+ソース領域６に隣接してＰ+ベースコンタクト領域７が形成されている。ソース側に縦型トランジスタＱ１を形成して、静電放電時に発生したホール電流を縦型トランジスタＱ１に流すようにしたため、Ｎ+ドレイン領域のベース側端部での電流集中を緩和できる。 （もっと読む）

【課題】 一般的なエピタキシャルウエーハを用いて、部分ＳＯＩ基板を用いた場合と同様、更にはより広範な種類のパワー素子等の縦型素子構造を組み込んだ半導体素子を安価に製造することのできる半導体装置の製造方法を提供する。
【解決手段】 Ｐ型シリコン単結晶基板に、Ｎ型エピタキシャル層と半導体エピタキシャル層を形成する工程と、半導体エピタキシャル層に半導体素子とトレンチを形成する工程と、半導体素子が形成された側の表面に保持基板を貼り合わせる工程と、Ｎ型エピタキシャル層に正電圧を印加して、Ｎ型エピタキシャル層をエッチストップ層として電気化学的エッチングによりＰ型シリコン単結晶基板を除去する工程と、露出した表面に絶縁膜を形成する工程と、絶縁膜のうち、縦型素子とする半導体素子が形成された領域に対応する位置の絶縁膜を除去する窓明けを行う工程と、窓明け部に、裏面電極を形成する工程を有する半導体装置の製造方法。 （もっと読む）

【課題】半導体装置内の電界集中を緩和し、高耐圧化を図る。
【解決手段】ｎ^-層１１０の一側にはＭＯＳＦＥＴのチャネル領域となるｐウェル１１１が、他側にはｎ⁺ドレイン領域１１８が形成される。ｎ^-層１１０の上方には、第１絶縁膜ＬＡおよび第２絶縁膜ＬＢを介して複数の第２フローティングフィールドプレートＦＢが形成される。その上には第３絶縁膜ＬＣを介して、複数の第３フローティングフィールドプレートＦＣが形成される。ｎ⁺ドレイン領域１１８の上に接続したドレイン電極１１９は、第１絶縁膜ＬＡ上に延びる第１ドレイン電極部ＤＡを有する。 （もっと読む）

【課題】信頼性に優れた半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、第１のスイッチング素子を有するハイサイドスイッチング素子と、第２のスイッチング素子と第３のスイッチング素子とを有するローサイドスイッチング素子とを備えている。第２のスイッチング素子のサイズは第３のスイッチング素子のサイズよりも大きく、０＜（第３のスイッチング素子の閾値電圧）＜（第２のスイッチング素子の内蔵ダイオードのオン電圧）である。第１のスイッチング素子と第２のスイッチング素子との接続点の電位が、−（第３のスイッチング素子の閾値電圧）より大きくなると第３のスイッチング素子はオフし、接続点の電位が、−（第３のスイッチング素子の閾値電圧）より小さくなると第３のスイッチング素子はオンする。 （もっと読む）

【課題】トレンチ底部におけるブレークダウンの発生を防ぎ、ＭＯＳＦＥＴの損傷を避けると共に、オン抵抗特性が改善されたトレンチゲート形ＭＯＳＦＥＴを提供する。
【解決手段】パワーＭＯＳＦＥＴは複数のＭＯＳＦＥＴセルを画定するトレンチゲートを備える。各ＭＯＳＦＥＴ内のチャネル領域に並列に接続されるダイオードを形成するように、保護拡散部が、好ましくは非アクティブセル内に生成される。保護拡散部は衝撃イオン化及びその結果生じるゲートトレンチの角部付近におけるキャリアの発生を防ぎ、ゲート酸化物層の損傷を防ぐ。さらに、ダイオードはブレークダウン電圧を有するように設計され、ブレークダウン電圧がゲート酸化物層を横切る電界の強さを制限することができる。深い中央拡散部を削除することによりセル密度が増加し、かつＭＯＳＦＥＴのオン抵抗を改善することができる。 （もっと読む）

【課題】高耐圧の電界効果トランジスタを有する半導体装置のキンク現象を抑制または防止する。
【解決手段】高耐圧ｐＭＩＳＱＨｐ１のチャネル領域のゲート幅方向の両端の溝型の分離部３と半導体基板１Ｓとの境界領域に、高耐圧ｐＭＩＳＱＨｐ１のソースおよびドレイン用のｐ^＋型の半導体領域Ｐ１，Ｐ１とは逆の導電型のｎ^＋型の半導体領域ＮＶｋを、高耐圧ｐＭＩＳＱＨｐ１の電界緩和機能を持つｐ⁻型の半導体領域ＰＶ１，ＰＶ１（特にドレイン側）に接しないように、そのｐ⁻型の半導体領域ＰＶ１，ＰＶ１から離れた位置に配置した。このｎ^＋型の半導体領域ＮＶｋは、溝型の分離部３よりも深い位置まで延在されている。 （もっと読む）

【課題】基板へのキャリア注入を抑制する半導体装置及び電源回路を提供する。
【解決手段】本発明の半導体装置は、第２導電型の第１の半導体領域２３、第２導電型の第２の半導体領域２４及び第１導電型の第３の半導体領域２５に対して離間して第１導電型の半導体層２２の表面に設けられた第２導電型の第４の半導体領域２６と、第１の半導体領域２３、第２の半導体領域２４及び第３の半導体領域２５に対して離間して半導体層２２の表面に設けられた第１導電型の第５の半導体領域２７と、第４の半導体領域２６と第５の半導体領域２７とを接続するフローティング電極３５と、を有する。 （もっと読む）

【課題】同一半導体チップ内に形成されたＮチャネルパワーＴＤＭＯＳトランジスタとＰチャネルパワーＴＤＭＯＳトランジスタの双方のオン電流に対するオン抵抗の低減を図る。
【解決手段】ＮチャネルパワーＴＤＭＯＳトランジスタ用トレンチ４の長辺側とＰチャネルＴＤＭＯＳトランジスタ用トレンチ４の長辺側を４５°傾けて形成する。これによりＮチャネル側のトレンチ４の長辺側の側壁を（１００）面とし、Ｐチャネル側のトレンチ４の長辺側の側壁を（１１０）面として、Ｎチャネル側の電流担体である電子及びＰチャネル側の電流担体である正孔の移動度を高くする。移動度を高くすることによりチャネル部分の導電率を高める。 （もっと読む）

【課題】微細なトレンチを採用するトレンチＤＭＯＳＦＥＴにおいて、ドレイン−ソース間の絶縁破壊電圧を高くするため、低濃度のドリフト層の形成領域を如何に確保するかが課題となる。
【解決手段】ＴＮＤＭＯＳ形成のためのトレンチＴ１の底部のＮ型ウエル層２の表面から内部に延在し、Ｐ型ボディ層３と接続するＮ型埋め込みドリフト層５を形成する。次にトレンチＴ１の両側壁にゲート電極７ａ、スペーサー８ａを重畳して形成する。次に、ゲート電極７ａ及びスペーサー８ａをマスクとしてリン等をイオン注入しＮ型埋め込みドリフト層５内にＮ＋型ドレイン層１１を形成する。これによりＮ＋型ドリフト層１１からＰ型ボディ層３底部まで延在する低濃度のＮ型埋め込みドリフト層５を確保する。なお、Ｎ＋型ドレイン層１１を形成しないで、トレンチＴ１の両側壁に、Ｎ型埋め込みドリフト層５を共通のドレイン層とする２つのＴＤＭＯＳを形成しても良い。 （もっと読む）

【課題】半導体装置の高耐圧化を図る。
【解決手段】ｐ^-基板２００の主面上にはドレイン電極１１９及びＶＢ電極１２８が形成されている。ｐ^-基板２００の主面内には、ドレイン電極１１９に接続されたｎ型不純物領域１１７と、ｎ型不純物領域１１７とは離間するとともにＶＢ電極１２８に接続された、ｎ型不純物領域１１７の側面に対向する側面を有するｎ型不純物領域１２１とが形成されている。ｐ^-基板２００の主面内には、ｎ型不純物領域１２１の底面に接し、ｎ型不純物領域１１７の側面に接しない側面を有するｎ埋め込み層２９が形成されている。 （もっと読む）

【目的】裏面工程追加などの複雑な製造プロセスを一切伴わず、レベルシフタ素子である高耐圧ＮＭＯＳＦＥＴの高耐圧化が安価で実現できるほか、安定した高電位配線、低いオン電圧による低電圧駆動かつ高速応答性の実現を可能とする高耐圧半導体装置および高電圧集積回路装置を提供することにある。
【構成】支持基板１００上に埋め込み酸化膜２００を介して半導体層１０１が形成され、半導体層１０１上に高電位側第２段トランジスタ３０２とそれを囲むように低電位側第１段トランジスタ３０１を形成し、第２段トランジスタのドレイン電極１０７１と第１段トランジスタ３０１のソース電極１０７２を接続する。第２段トランジスタ３０２のドレイン電極１１４はドレインパッド１１９と接続される。 （もっと読む）

【課題】半導体装置の高耐圧化を図る。
【解決手段】ｎ型不純物領域１２１の主面内にはｐウェル１３１が形成されている。ｎＭＯＳＦＥＴが有する、ＣＯＭ端子に接続されたｎ⁺型ソース領域１３３は、ｐウェル１３１の主面内に形成されている。ｐＭＯＳＦＥＴが有する、ＶＣＣ端子に接続されたｐ⁺型ソース領域１２６は、ｎ型不純物領域１２１の主面内に形成されている。ｎ埋め込み層２４はｎ型不純物領域１２１の底面に接している。 （もっと読む）

【課題】半導体装置の高耐圧化を図る。
【解決手段】ｐ^-基板２００の主面内にはｎ型不純物領域１２１が形成されている。ｎ型不純物領域１２１の主面内にはｐウェル１３１が形成されている。ｎＭＯＳＦＥＴが有する、ＶＳ端子に接続されたｎ⁺型ソース領域１３３は、ｐウェル１３１の主面内に形成されている。ｐＭＯＳＦＥＴが有する、ＶＢ端子に接続されたｐ⁺型ソース領域１２６は、ｎ型不純物領域１２１の主面内に形成されている。ｎ⁺埋め込み層３１は、少なくともｎ⁺型ソース領域１３３の下方を覆いつつ、ｎ型不純物領域１２１の底面に接してｐ^-基板２００内に形成されている。ｎ⁺埋め込み層３１は、ｎ型不純物領域１２１が有する第１の不純物濃度よりも高い第２の不純物濃度を有する。 （もっと読む）

【課題】半導体素子の低オン抵抗化を実現し、全体の製造工程数を低減する半導体素子およびその製造方法を提供すること。
【解決手段】ソース・ドレイン領域を形成する際のイオン注入時に、低耐圧横型トレンチＭＯＳＦＥＴでは、ドレイン形成用の開口部がトレンチ側壁から離れ、ソース形成用の開口部がトレンチ側壁に達し、トレンチ横型パワーＭＯＳＦＥＴでは、ソース形成用の開口部がトレンチ側壁から離れ、ドレイン形成用の開口部がトレンチ側壁に達するパターンのマスクを用いる。このマスクを用いて、高ドーズ量および低加速電圧で行うイオン注入と、低ドーズ量および高加速電圧で行うイオン注入を連続して行うことによって、低耐圧横型トレンチＭＯＳＦＥＴのＬＤＤ領域と、トレンチ横型パワーＭＯＳＦＥＴのＬＤＤ領域とを同時に形成する。 （もっと読む）

【課題】半導体装置の高耐圧化を図る。
【解決手段】ｐ^-基板２００の主面上にはアノード電極１４５及びカソード電極１４２が形成されている。ｐ^-基板２００の主面内には、アノード電極１４５に接続されたｐウェル１４４ｂと、カソード電極１４２に接続されたｎ型不純物領域１２１と、ｐウェル１４４ｂの側面とｎ型不純物領域１２１の側面とによって挟まれた部分を有するｎ^-型不純物領域１４３とが形成されている。ｐ^-基板２００の主面内には、ｎ型不純物領域１２１の側面よりもｐウェル１４４ｂ側に突出しないように、ｎ型不純物領域１２１の底面に接するｎ埋め込み層２６が形成されている。 （もっと読む）

【課題】ＥＳＤ耐量が大きく、かつ無効面積の少ないＥＳＤ保護ダイオードを備えた半導体装置を提供する。
【解決手段】半導体基板の上に絶縁膜を介して設けられ、過電圧によりブレークダウンする保護ダイオードが形成された半導体領域と、前記半導体領域に接続され前記保護ダイオードに電流を流す第１及び第２の電極と、を備え、前記保護ダイオードのＰＮ接合は、前記半導体領域の端面に露出し、前記第１及び第２の電極は、前記ＰＮ接合が露出した前記端面から離間して設けられたことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】内蔵ダイオードを有するトレンチＭＯＳＦＥＴのしきい値電圧を向上させると共に、ドレインリーク電流の発生を低減させる。
【解決手段】内蔵ダイオードを有するトレンチＭＯＳＦＥＴにおいて、コンタクトトレンチ２３の下部におけるＰ⁻型チャネル領域４の厚さを２００ｎｍ以下とし、バリアメタル９とＰ⁻型チャネル領域４をショットキー接合させてショットキーバリアダイオードを備えることにより、しきい値電圧を向上させ、ドレインリーク電流の発生を低減させることができる。 （もっと読む）

【課題】ハイサイド素子として用いても誤動作が少なく、かつ耐圧を高く維持することのできる半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢの内部には、ｐ^-エピタキシャル領域ＥＰ１が形成されている。ｐ^-エピタキシャル領域ＥＰ１の主表面側には、ｐ^-エピタキシャル領域ＥＰ２が形成されている。ｐ^-エピタキシャル領域ＥＰ２の主表面側には、ｎ型ドリフト領域ＤＲＩとｐ型ボディ領域ＢＯとが形成されている。ｐ^-エピタキシャル領域ＥＰ１とｐ^-エピタキシャル領域ＥＰ２との間には、これらの領域を電気的に分離するためにフローティング電位のｎ⁺埋め込み領域ＮＢが形成されている。ｎ⁺埋め込み領域ＮＢとｐ^-エピタキシャル領域ＥＰ２との間には、ｐ^-エピタキシャル領域ＥＰ２よりも高いｐ型不純物濃度を有するｐ⁺埋め込み領域ＰＢが形成されている。 （もっと読む）

【課題】従来の半導体装置では、半導体基板の過熱状態の検出速度を速めることができない問題があった。
【解決手段】本発明の半導体装置は、入力端子ｔｍ１と出力端子ｔｍ２との間に設けられたパワートランジスタＭ０と、入力端子ｔｍ１にカソードが接続され、出力端子ｔｍ２にアノードが接続される温度検出ダイオードＴＤ１と、温度検出ダイオードＴＤ１のカソードからアノードに流れる逆方向リーク電流Ｉ１を増幅した検出電流Ｉ３を出力する電流増幅器１１と、検出電流Ｉ３を電圧に変換した過熱検出信号Ｓ２を出力する第１の変換抵抗Ｒ１と、過熱検出信号Ｓ２に応じて制御信号Ｓ１をゲーティングするゲーティング回路１３と、ゲーティング回路１３の出力信号Ｓ３に基づきパワートランジスタＭ０の制御端子に駆動信号Ｓ４を出力するドライバー回路１４と、を有する。 （もっと読む）