【課題】絶縁ゲート型電界効果トランジスタのスイッチング速度低下を防止し、省スペース化を実現する半導体装置を提供する。
【解決手段】本発明に係る半導体装置９０は、絶縁ゲート型電界効果トランジスタとコンデンサが同一チップ上に形成されたものであって、表層において、ｎ⁻型エピタキシャル層２を挟持するｐ型ボディ領域５内にそれぞれ配設されたｎ^＋型ソース領域６の当該ｎ⁻型エピタキシャル層２に最近接する端部間に亘る領域上に配設された絶縁層７と、絶縁層７を介してｎ⁻型エピタキシャル層２と対向されるコンデンサ上部電極４０と、絶縁層７上でコンデンサ上部電極４０の両サイドに絶縁分離されるように、かつチャネル形成可能な位置に配設されたゲート電極３１を備える。コンデンサＣ１は、コンデンサ上部電極４０を上部電極とし、これと絶縁層７を介して対向配置されるｎ⁻型エピタキシャル層２を下部電極とする。 （もっと読む）

【課題】半導体装置の電源電圧の変換効率を向上させる。
【解決手段】ハイサイドスイッチ用のパワーＭＯＳ・ＦＥＴとローサイドスイッチ用のパワーＭＯＳ・ＦＥＴとが直列に接続された回路を有する非絶縁型ＤＣ−ＤＣコンバータにおいて、ローサイドスイッチ用のパワーＭＯＳ・ＦＥＴと、そのローサイドスイッチ用のパワーＭＯＳ・ＦＥＴに並列に接続されるショットキーバリアダイオードＤ１とを同一の半導体チップ５ｂ内に形成した。ショットキーバリアダイオードＤ１の形成領域ＳＤＲを半導体チップ５ｂの短方向の中央に配置し、その両側にローサイドのパワーＭＯＳ・ＦＥＴの形成領域を配置した。また、半導体チップ５ｂの主面の両長辺近傍のゲートフィンガ６ａから中央のショットキーバリアダイオードＤ１の形成領域ＳＤＲに向かって、その形成領域ＳＤＲを挟み込むように複数本のゲートフィンガ６ｂを延在配置した。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】第１の主電極と、第１の主電極の上に設けられた第１導電型のベース層と、第１導電型のベース層の上に設けられ、交互に配列された第１導電型のバリア層および第２導電型の拡散層と、第１導電型のバリア層の上に設けられた第２導電型のベース層と、第２導電型のベース層および第１導電型のバリア層と、第２導電型の拡散層との間に絶縁膜を介して設けられたトレンチ状の第１および第２の導電体層と、第２導電型のベース層に接続された第２の主電極と、を備え、第１導電型のバリア層および第２導電型の拡散層の底面は、第１および第２の導電体層の下端よりも第１の主電極側に位置し、第１導電型のバリア層と第２導電型の拡散層とは、第１および第２の導電体層の先端近傍で超接合を形成していることを特徴とする。 （もっと読む）

【課題】 本発明は、従来の製造方法と比較し、同一ウエハまたは製品上において複数のデバイス耐圧帯と良好なオン抵抗をもったＬＤＭＯＳを備えた半導体装置およびその製造方法を提供することを目的とするものである。
【解決手段】 第１電界緩和用酸化膜２４と第２電界緩和用酸化膜２５と素子分離用ＬＯＣＯＳ酸化膜１７の膜厚を別々に最適化することにより、同一ウエハにおいて複数のデバイス耐圧と良好なオン抵抗を実現する。 （もっと読む）

【課題】半導体装置の耐圧を向上させ、より高速のスイッチング動作を可能にする。
【解決手段】第１導電型の半導体層の第１主面側に選択的に設けられた第２導電型のベース領域と、ベース領域内に選択的に設けられた第１導電型の拡散領域と、拡散領域に接触しベース領域を貫通して半導体層にまで到達するトレンチ内に絶縁膜を介して設けられた制御電極と、半導体層の第１主面側から第２主面側の方向に延伸し、ベース領域とは離間して設けられた、少なくとも１つの第２導電型の第１の半導体領域と、隣り合うトレンチ間に、トレンチとは離間して設けられた第２導電型の第２の半導体領域と、拡散領域、半導体層、第１の半導体領域および第２の半導体領域に電気的に接続された第１の主電極と、半導体層の第２主面側に電気的に接続された第２の主電極と、を備え、第２の半導体領域は、ベース領域を貫通して半導体層にまで到達している。 （もっと読む）

【課題】信号電圧が電源電圧を正負両方向に越えるようなチップ端子に対し適切に動作するＥＳＤ保護回路を提供する。
【解決手段】ＥＳＤ保護回路は、端子に一端のＰ側が接続されグラウンドに他端のＮ側が接続されるＰＮＰＮ接合と、グラウンドにＰ側が接続されるＰＮ接合のＮ側にソース及びゲートが接続され、前記の端子にドレインが接続されるＰＭＯＳトランジスタとを含む。 （もっと読む）

【課題】飽和電流までの電流を正確に検出できるトレンチゲート型半導体装置を提供する。
【解決手段】本発明のトレンチゲート型半導体装置は、主ＩＧＢＴ領域とセンスＩＧＢＴ領域とにそれぞれチャネルを形成したアクティブセルと、チャネルを形成していないフローティングセルとを交互に配置し、主ＩＧＢＴ領域とセンスＩＧＢＴ領域のアクティブセルの幅とフローティングセルの幅との比を所定の値に設定して主ＩＧＢＴ領域とセンスＩＧＢＴ領域とが同様な飽和電流特性になるように制御した。 （もっと読む）

【課題】半導体装置の性能と信頼性を向上させる。
【解決手段】半導体チップＣＰ１には、スイッチ用のパワーＭＯＳＦＥＴＱ１，Ｑ２と、パワーＭＯＳＦＥＴＱ１の発熱を検知するためのダイオードＤＤ１と、パワーＭＯＳＦＥＴＱ２の発熱を検知するためのダイオードＤＤ２と、複数のパッド電極ＰＤとが形成されている。パワーＭＯＳＦＥＴＱ１およびダイオードＤＤ１は、辺ＳＤ１側の第１ＭＯＳＦＥＴ領域ＲＧ１に配置され、パワーＭＯＳＦＥＴＱ２およびダイオードＤＤ２は、辺ＳＤ２側の第２ＭＯＳＦＥＴ領域ＲＧ２に配置されている。ダイオードＤＤ１は辺ＳＤ１に沿って配置され、ダイオードＤＤ２は辺ＳＤ２に沿って配置され、ダイオードＤＤ１，ＤＤ２間にソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外の全てのパッド電極ＰＤを辺ＳＤ３に沿って配置している。 （もっと読む）

【課題】素子分離領域が低濃度拡散領域におけるゲート電極近傍の部分より浅い場合に半導体装置の平面寸法の大型化を抑制しつつ素子分離をより確実に行う。
【解決手段】半導体装置１００は、第１導電型の不純物領域（Ｎ型ウェル領域５１）と、第２導電型の低濃度拡散領域（Ｐ型オフセット拡散領域３）を有する複数のＭＯＳトランジスタ（高圧ＰチャネルＭＯＳトランジスタ１１）と、素子分離領域６を有する。低濃度拡散領域は、素子分離領域６に接する第１部分３ａは素子分離領域６と同じ深さであるか又はそれよりも浅く、第１部分３ａよりもゲート電極１側の第２部分３ｂは素子分離領域６よりも深い。更に、第１導電型であり、不純物領域よりも不純物濃度が高く、素子分離領域６の底面と、素子分離領域６に隣接する低濃度拡散領域の各々とに接しているチャネルストッパー領域（Ｎ型チャネルストッパー領域９）を有する。 （もっと読む）

【課題】低オン電圧と低スイッチング損失とを両立することができる絶縁ゲート型半導体装置を提供する。
【解決手段】間引き型のＩＧＢＴ素子において、ダミーセルのＰ型のフロート層１８にＮ型のホールストッパー層１９を設ける。また、このホールストッパー層１９により分割された第１の層１８ａをエミッタ電極２１に接地する。これにより、コレクタ電極２４からフロート層１８を介してゲート電極１７に到達する経路に形成される帰還容量の中に溜まる電荷はほとんど無くなるため、スイッチング損失を低減できる。さらに、Ｐ型のフロート層１８に設けられたＮ型のホールストッパー層１９が電位の壁となるので、半導体基板１０からフロート層１８を介してエミッタ電極２１にホールが抜けてしまうことを抑制することができる。このため、半導体基板１０の抵抗が下がり、ＩＧＢＴ素子のオン電圧を下げることができる。 （もっと読む）

【課題】横方向二重拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）の特性を悪化させることがなく、回路素子サイズの増大や各素子の製造時のばらつきの影響を抑えることができる、半導体素子の保護回路を提供する。
【解決手段】ＬＤＭＯＳ１１０のバックゲートの出力をトリガーとして用い、ＬＤＭＯＳのドレインに接続される出力端子１２０に印加されるＥＳＤサージを、直列に接続された高耐圧ＭＯＳ１４０及び低耐圧ＭＯＳ１４２を経て接地端子１２２に流す。 （もっと読む）

【課題】消費電力の増加を招くことなくオフの状態を実現することのできる半導体装置を提供する。
【解決手段】ゲートに電圧が印加されていない状態でオン状態であるパワー素子と、パワー素子のゲートに第１の電圧を印加するためのスイッチング用の電界効果トランジスタと、パワー素子のゲートに第１の電圧より低い電圧を印加するためのスイッチング用の電界効果トランジスタと、を有し、上記スイッチング用の電界効果トランジスタはオフ電流が小さい半導体装置である。 （もっと読む）

【課題】パワーＭＯＳＦＥＴを備える半導体装置のコストの低減を図る。
【解決手段】半導体装置１では、Ｐ型の半導体基板２上に、Ｎ型の半導体層３が積層されている。そして、半導体装置１は、ＬＤＭＯＳ領域５に、ボディ領域８、ドレインバッファ領域９、ソース領域１１およびゲート電極１４などからなるＬＤＭＯＳＦＥＴを備えている。すなわち、半導体装置１は、ＬＤＭＯＳＦＥＴを備えながら、厚膜ＳＯＩ基板ではなく、Ｎ型の半導体層３が直上に設けられたＰ型の半導体基板２を採用している。そして、フィールド絶縁膜１３上に７つのフィールドプレート１５が設けられ、そのフィールドプレート１５の間隔がボディ領域８側（ソース領域１１側）ほど小さくされている。 （もっと読む）

【課題】トレンチ型絶縁ゲート半導体素子と多結晶シリコンダイオードを同一チップ上に形成して性能を高める。
【解決手段】本発明では、半導体基板上の半導体層の主面に形成されたトレンチ型絶縁ゲート半導体素子のトレンチ溝の外側には、トレンチ溝に連なる多結晶シリコン層を形成する。また、トレンチ溝の外側には、前記トレンチ溝に連なる多結晶シリコン層とは別の多結晶シリコン層が形成され、この多結晶シリコン層には多結晶シリコンダイオードが形成され、そして、この多結晶シリコンダイオードが形成された多結晶シリコン層の膜厚が、前記トレンチ溝に連なる多結晶シリコン層の膜厚よりも薄くなるように形成することを特徴とする。 （もっと読む）

【課題】ロジック系ＣＭＯＳトランジスタおよびパワー系ＤＭＯＳトランジスタのそれぞれが最適な構造を有する半導体装置を提供する。
【解決手段】第１半導体領域２の表面側に設けられた第１ソース領域３、ドレイン領域４と、第１ゲート13と、第１ゲートの両側面に形成された第１サイドウォール１５と、第１ＬＤＤ領域１７とを有する第１のＭＯＳトランジスタと、第２半導体領域２２の表面側に設けられた第２ソース領域２３、ドレイン領域２４と、第２ゲート３３と、第２ゲートの第２ドレイン側の側面に形成され、第１サイドウォールよりも広い第２サイドウォール４１と、第２サイドウォール直下に形成されたドリフト領域４３と、第２ゲートの第２ソース側の側面に形成され、第１サイドウォールよりも狭い第３サイドウォール３５と、第３サイドウォール直下に形成された第２ＬＤＤ領域３７とを有する第２のＭＯＳトランジスタを備えた半導体装置を提供する。 （もっと読む）

過電圧クランプ構造および過電圧クランプ構造を形成する方法が提供される。いくつかの実施形態において、過電圧クランプ構造は、基板（７０８）と、基板の上に配置されるボンドパッド（７００）と、ボンドパッドの下の基板に形成されるプレーナー高電圧ＭＯＳデバイス（１００ｃ）とを含む。高電圧ＭＯＳデバイス（１００ｃ）は、基板に形成される井戸（１００、１１５）と、井戸に形成されるドープされた浅い領域（１３０、１３５、１４０、１４５）と、井戸の上に配置されるゲート（１６０）とを含み得る。いくつかの実施形態において、クランプ構造は、第１のスナップバック後にソフトな故障の漏れを示さず、デバイスエリアを有意に減少させながら、ＥＳＤロバストネスを大幅に延ばす。
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【課題】低Ｒ_ＤＳｏｎおよび低電流制限の両方を提供する一方で、ホット・スポットおよび熱暴走の効果を低減する回路を提供する。
【解決手段】本発明の一実施例において、パワー・スイッチング・デバイス（３３）は、第１ＭＯＳＦＥＴデバイス（４１）および第２ＭＯＳＦＥＴデバイス（４２）を含む。第１ゲート電極（４８，８７）を含む分割ゲート構造（８４）は、第１ＭＯＳＦＥＴデバイス（４１）を制御する。第２ゲート電極（４９，９２）は、第２ＭＯＳＦＥＴデバイス（４２）を制御する。電流制限デバイス（３８）は、第１ゲート電極（４８，９７）に結合され、電流制限モード中に第１ＭＯＳＦＥＴデバイスをオンにする。比較器デバイス（３６）は、第２ゲート電極（４９，９２）に結合され、パワー・スイッチング・デバイス（３３）が電流制限モードでなくなったときに、第２ＭＯＳＦＥＴデバイス（４２）をオンにする。 （もっと読む）

【課題】異なる直流電流増幅率（ｈｆｅ）を有する複数のバイポーラトランジスタを混載した半導体装置を、簡易且つ工程数が少なく得られる半導体装置の製造方法を提供すこと。
【解決手段】第２バイポーラトランジスタ２０のエミッタ領域２５又はその周囲上であって、当該エミッタ領域２５におけるコンタクト領域２５Ａの周辺上にダミー層５２を形成することで、その後、層間絶縁層５３の厚みを厚層化することができるため、第２バイポーラトランジスタ２０のエミッタ領域２５では第１バイポーラトランジスタ１０のエミッタ領域１５に比べコンタクト深さを浅くしてコンタクトホール５４が形成される。これにより、第１バイポーラトランジスタ１０と第２バイポーラトランジスタ２０との直流電流増幅率（ｈｆｅ）を変更できる。ダミー層５２の形成は第２バイポーラトランジスタ２０のベース領域２６、コレクタ領域２７であってもよい。 （もっと読む）

【目的】特性が改善された半導体装置および充放電制御装置を提供することにある。また、低コストであり生産性が向上された半導体装置の製造方法を提供することである。
【解決手段】トレンチ３の両側壁に形成する２つのＭＯＳＦＥＴにおいて、１つのＭＯＳＦＥＴの第１ｐベースピックアップ領域４１の配置間隔を別のＭＯＳＦＥＴの第２ｐベースピックアップ領域５１の配置間隔に比べて広くする。
前記第１ｐベースピックアップ領域４１および第２ｐベースピックアップ領域５１を形成する際のレジストマスク６３をトレンチ３に隣接する第１ｐベース領域４および第２ｐベース領域を覆うように形成して、不純物のイオン注入を行う。 （もっと読む）