【課題】 基板表面にパターンニングされたポリシリコン層（ゲート配線や保護ダイオード）が閉ループ状の場合、特にウエハの周辺部分に配置されるチップでは、層間絶縁膜形成時にＳＯＧ膜のスピンコートでチップコーナー部分などにおいてＳＯＧ液の液だまりが生じ、層間絶縁膜の膜厚が不均一となり、厚膜化した箇所ではコンタクトホールの形成不良が発生する問題があった。
【解決手段】 ゲート配線と保護ダイオードが連続した閉ループ状とならないように、ゲート配線のコーナー部と、ゲート配線および保護ダイオードの隣接部分に開放部を設ける。 （もっと読む）

【課題】実施形態は、異なる種類の半導体素子のそれぞれに適合した厚さを有する半導体層が１つの絶縁膜上に設けられた半導体基板およびその製造方法、その半導体基板を用いた半導体装置を提供する。
【解決手段】実施形態に係る半導体基板１０は、第１絶縁層５と、前記第１絶縁層の上に設けられた半導体層７とを有する半導体基板であって、前記半導体層の中に選択的に設けられ、前記半導体層の表面に平行に延在し、その延在方向の長さが前記第１絶縁層よりも短い第２絶縁層１３と、前記半導体層の表面から前記第１絶縁膜に至る深さに延設され、前記半導体層の前記第２絶縁層を含む部分と、前記半導体層の残りの部分と、を電気的に分離する第３絶縁層１５と、を備える。 （もっと読む）

【課題】ＥＳＤ耐量を向上させたＬＤＭＯＳＦＥＴを備える半導体装置を提供する。
【解決手段】半導体層２００よりも高濃度のＰ型の押込拡散領域４４０は、半導体層２００の表層から底面まで設けられている。押込拡散領域４４０よりも低濃度のＰ型の第１ウェル領域３００は、半導体層２００に、平面視で一部が押込拡散領域４４０と重なるように設けられている。Ｎ型のドレインオフセット領域５４０は、半導体層２００に、平面視で第１ウェル領域３００と接するように設けられている。ドレインオフセット領域５４０よりも高濃度のＮ＋型のドレイン領域５２０は、ドレインオフセット領域５４０内に設けられている。ドレインオフセット領域５４０よりも高濃度のＮ型の第２ウェル領域５６０は、半導体層２００のうち、ドレインオフセット領域５４０の下に位置して、平面視でドレイン領域５２０と重なる領域に設けられている。 （もっと読む）

【課題】信頼性の高い半導体装置を提供する。
【解決手段】Ｎ型基板１０と、Ｎ型基板１０の一面側に設けられたＰ型ウェル４０と、Ｐ型ウェル４０に設けられたＰ型高濃度不純物領域４２と、Ｐ型ウェル４０に設けられたＮ型のソース・ドレイン領域を有するＭＯＳトランジスタ２０と、Ｎ型基板１０の一面側に設けられ、かつ一方がＰ型高濃度不純物領域４２と電気的に接続し、他方が接地されているソース・ドレイン領域を有するＭＯＳトランジスタ３０と、を備える。 （もっと読む）

【課題】本発明は、スイッチング損失を低減できる半導体装置及び半導体素子を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、第１ゲートを有し該第１ゲートからの信号でオンオフが制御される第１素子部と、第２ゲートを有し該第２ゲートからの信号でオンオフが制御される第２素子部と、を有する半導体素子と、該第１ゲート及び該第２ゲートに接続され、該半導体素子をターンオンするときは該第１素子部と該第２素子部を同時にターンオンし、該半導体素子をターンオフするときは該第２素子部を該第１素子部よりも遅延してターンオフするように該第１ゲートと該第２ゲートに信号を伝送する信号伝送手段と、を備えたことを特徴とする。 （もっと読む）

【課題】互いに絶縁分離された複数の素子を有する半導体装置の小型化と、その製造コストの低減とを実現できるようにする。
【解決手段】半導体装置は、第１の素子１５１、第２の素子１５２、第３の素子１５３及び第４の素子１５４を備えている。基板１００は、基板を貫通する第１素子分離領域１３１により互いに分離された第１の区画１０１及び第２の区画１０２を有している。第１の区画は、第２素子分離領域１３２により互いに分離された第１素子領域１２１及び第２素子領域１２２を含む。第２の区画は、第３素子分離領域１３３により互いに分離された第３素子領域１２３及び第４素子領域１２４を含み、基板の裏面に露出した裏面拡散層を有している。第３の素子は、第３素子領域に形成され、第４の素子は、第４素子領域に形成され、第３の素子及び第４の素子は、裏面拡散層１０５を介在させて互いに接続されている。 （もっと読む）

【課題】オン抵抗を低減し、かつ高耐圧で駆動することが可能な半導体装置を提供する。
【解決手段】当該高耐圧トランジスタは、第１の不純物層ＰＥＰと、第１の不純物層ＰＥＰの内部に形成される第２の不純物層ＨＶＮＷと、第２の不純物層ＨＶＮＷを挟むように、第１の不純物層ＰＥＰの内部に形成される１対の第３の不純物層ＯＦＢおよび第４の不純物層ＰＷと、第３の不純物層ＯＦＢから、第２の不純物層ＨＶＮＷの配置される方向へ、主表面に沿って突出するように、第１の不純物層ＰＥＰの最上面から第１の不純物層ＰＥＰの内部に形成される第５の不純物層ＯＦＢ２と、第２の不純物層ＨＶＮＷの最上面の上方に形成される導電層ＧＥとを備える。第４の不純物層ＰＷにおける不純物濃度は、第３および第５の不純物層ＯＦＢ，ＯＦＢ２における不純物濃度よりも高く、第５の不純物層ＯＦＢ２における不純物濃度は、第３の不純物層ＯＦＢにおける不純物濃度よりも高い。 （もっと読む）

【課題】 高い位置精度でＩＧＢＴ領域にイオンを注入することができる技術を提供する。
【解決手段】 ＩＧＢＴとダイオードを有する半導体装置の製造方法であって、半導体基板１２のうちのＩＧＢＴが形成される半導体領域であるＩＧＢＴ領域２０の上面を覆わず、かつ、半導体基板１２のうちのダイオードが形成される半導体領域であるダイオード領域４０の上面を覆うように半導体基板１２の上面に金属層７０を形成する金属層形成工程Ｓ１２と、金属層形成工程Ｓ１２後に半導体基板１２の上面側から半導体基板１２に向けてイオンを照射するイオン照射工程Ｓ１４を有しており、製造される半導体装置１０において、前記金属層７０がダイオードの電極となる。 （もっと読む）

【課題】ブートストラップ方式のドライブ回路を有する半導体装置において、ブートストラップダイオードの順バイアス時にｐ^-基板側に流れるホールによるリーク電流を抑制することができる半導体装置を提供することにある。
【解決手段】ブートストラップダイオードＤｂ下にＳＯＮ構造の空洞３を形成し、ブートストラップダイオードＤｂとグランド電位（ＧＮＤ）となるＧＮＤｐ領域４との間のｎ^-エピ層２にその空洞３に達するフローティングｐ領域５を形成することで、外部のブートストラップコンデンサＣ１充電時のｐ^-基板１へのホールによるリーク電流を抑えることができる。 （もっと読む）

【課題】低電圧デバイス保護付き高電圧複合半導体デバイスを提供する。
【解決手段】電圧保護されたデバイスを含複合半導体デバイスの１つの好適な実現では、ノーマリオフ複合半導体デバイス３００が、第１出力キャパシタンス３１８を有するノーマリオンIII-窒化物パワートランジスタ３１０と、このノーマリオンIII-窒化物パワートランジスタとカスコード接続された低電圧（ＬＶ）デバイス３２０を具えて、このノーマリオフ複合半導体デバイスを形成し、このＬＶデバイスは第２出力キャパシタンス３４８を有する。第１出力キャパシタンス対第２出力キャパシタンスの比率を、ノーマリオンIII-窒化物パワートランジスタのドレイン電圧対ＬＶデバイスの降伏電圧の比率に基づいて設定して、ＬＶデバイスの電圧保護を行う。 （もっと読む）

【課題】たとえばＤＣ−ＤＣコンバータ等の電源または電力変換機器のスイッチング等に使用されるパワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子は、スイッチングの高速化に伴い、ゲート容量を極力小さくする必要がある。このためには、チャネルとならない部分のゲート電極を取り去り、スプリットゲートとする手法が有効とされている。しかし、Ｎチャネル型パワーＭＯＳＦＥＴを例に取り説明すると、その反作用として、チャネルを形成するＰ型ボディ領域の端部に電界が集中するため、パンチスルー耐圧が低下する等の問題が発生する。
【解決手段】本願の一つの発明は、プレーナ−バーティカル型パワーＭＯＳＦＥＴ等の絶縁ゲートを有するパワー系能動素子を有する半導体装置に於いて、各アクティブセル内のスプリットゲート間にトレンチ内に延在するフィールドプレート、すなわち、トレンチフィールドプレートを設けたものである。 （もっと読む）

【課題】異なる不純物濃度の埋め込み層を有する半導体装置を短時間かつ低コストで製造する方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板の表面に第１の酸化膜１１を形成する第１の酸化膜形成ステップと、フォトダイオードが形成される第１の領域に形成された前記酸化膜の一部を除去して第１の間隔で第１の開口部を形成すると共に、トランジスタが形成される第２の領域に形成された前記酸化膜を除去して前記半導体基板の表面を露出させる第１の開口部１２を形成ステップと、前記第１の酸化膜をマスクとして利用して前記第１の開口部及び前記第２の領域に対して第１の不純物を注入する第１の不純物注入ステップと、前記第１の不純物を熱拡散させる第１の熱拡散ステップと、を有する。 （もっと読む）

【課題】入力電源電圧の動作保証範囲が大きいとしても当該電圧変動の影響を抑制して正常に過電流保護を図るようにした過電流保護回路を提供する。
【解決手段】支持基板１０が第１半導体層１１および第２半導体層１２を絶縁層１３で挟んで構成されている。第１半導体層１１上には絶縁膜１４を介してフィールドプレート抵抗膜２０が形成されている。可変電流源ＩＳが、ゲート電極１９からドレイン電極１７にかけて絶縁膜１４上に沿って形成されたフィールドプレート抵抗膜２０（フィールドプレート抵抗Ｒ１およびＲ２）に生じるノードＮ１の電圧に応じて出力電流値を変更してセンス抵抗Ｒｓの検出電圧Ｖ２を補正する。 （もっと読む）

【課題】オン抵抗が低く、ノイズの発生が抑制された半導体装置を提供する。
【解決手段】実施形態の半導体装置は、ドレイン層と、ドレイン層の表面から内部にかけてトレンチ状に設けられたドリフト領域と、ドリフト領域の表面から内部にかけてトレンチ状に設けられたベース領域と、ベース領域の表面から内部にかけてトレンチ状に設けられたソース領域と、ドレイン層の裏面に対して略平行な方向に、ソース領域の一部からソース領域の一部に隣接するベース領域を貫通してドリフト領域の一部にまで到達する第１トレンチ内に、ゲート絶縁膜を介して設けられたゲート電極と、ドレイン層の表面から内部にかけて設けられた少なくとも１つの第２トレンチ内に第１絶縁膜を介して設けられた第１抵抗体層と、ドレイン電極と、ソース電極と、を備える。第１抵抗体層は、ソース電極に電気的に接続されている。 （もっと読む）

【課題】ターンオン防止付き複合半導体デバイスを提供する。
【解決手段】本明細書は、ターンオン防止制御を有する複合III-窒化物半導体デバイスの種々の実現を開示する。１つの好適な実現では、ノーマリオフ複合半導体デバイスが、ノーマリオンIII-窒化物パワートランジスタ、及びこのノーマリオンIII-窒化物パワートランジスタとカスコード接続された低電圧（ＬＶ）デバイスを具えて、ノーマリオフ複合半導体デバイスを形成する。このＬＶデバイスは、ノイズを伴う環境内で、ノイズ電流が、ノーマリオンIII-窒化物パワートランジスタのチャネルを通って流れることを防止することによって、ノーマリオフ複合半導体デバイスに、ターンオン防止制御を与えるように構成されている。 （もっと読む）

【課題】半導体素子が短絡破壊したとき、ヒューズを設けることなく、主電流を遮断できる半導体装置を提供すること。
【解決手段】半導体装置１００を構成するパワー半導体素子を小さな半導体素子１に分割し、この小さな半導体素子１にそれぞれ1本のボンディングワイヤ１７を接続する。小さな半導体素子１が短絡破壊したとき、破壊した小さな半導体素子１に接続するワイヤ１７（ヒューズの役割をさせる）を溶断し、且つ、制御回路３０からオフ信号を健全な半導体素子１に与える。このようにして、半導体装置１００が短絡破壊したとき、ヒューズを設けることなく、主電流を遮断することができる。 （もっと読む）

【課題】大量の商業マイクロエレクトロニクスメーカーがアクセスし易い最先端の基礎設備を使用して、高性能且つ費用対効果に優れた耐放射線性集積回路（ＲＨＩＣｓ）を提供する。
【解決手段】様々な形式の放射線エネルギーによって引き起こされる有害な影響を減少し、又は排除するために、従来の設計及びプロセスを使用する一方で特殊構造を含んで半導体デバイスを作成する。このような半導体デバイスは本願で開示された１台以上の寄生的な分離デバイス、及び／又は、埋め込みガードリング構造を含む。これら新規な構造に対応する設計、及び／又は、工程ステップの導入には、従来のＣＭＯＳ製作工程との互換性がある。したがって、比較的低い費用で比較的簡単に実施することができる。 （もっと読む）

【課題】半導体装置の定格温度（−５０℃〜＋１５０℃）において高精度の温度検出を行うことのできる半導体装置を提供すること。
【解決手段】ｎ型基板１の第１主面に、ｐ型ベース領域３と該ベース領域３表面層のｎ型エミッタ領域４と、前記基板１からなるｎ型ドリフト層１表面と前記エミッタ領域４表面とに挟まれるｐ型ベース領域３表面上にゲート酸化膜７を介して設けられるゲート電極８と、前記エミッタ領域４表面と前記ベース領域３表面に共通に接触するエミッタ電極６と、第２主面のｐ型コレクタ層２とを有するＩＧＢＴと、該ＩＧＢＴに離間して第１主面に形成されるｎ型ウェル領域１５表面層にｎ型カソード領域１１とｐ型アノード領域１２を有する温度センサダイオードを備え、前記ｎ型ウェル領域１５がｐ型ウェル領域１６の表面層に形成され、前記温度センサダイオードのライフタイムが１μｓ以下に設定されている半導体装置とする。 （もっと読む）

【課題】双方向で電流の流れを制御（ＯＮ／ＯＦＦ制御）することができる半導体素子を提供すること。
【解決手段】チャネル層８と障壁層１０が積層された半導体へテロ接合と、前記半導体へテロ接合の上方に設けられたゲート１２と、前記ゲートの両側に設けられた第１および第２のソースドレイン端子１４ａ，１４ｂと、前記第１のソースドレイン端子と前記ゲートの間に設けられた第１のフィールプレート１６ａと、前記第２のソースドレイン端子と前記ゲートの間に設けられた第２のフィールドプレート１６ｂとを有すること。 （もっと読む）

【課題】低いオン抵抗を有するドリフト経路／ドリフト領域を有する、半導体素子、特にパワー半導体素子を提供する。
【解決手段】半導体基材１００と、上記半導体基材１００内の、半導体材料からなるドリフト領域２と、ドリフト領域２に対し、少なくとも部分的に隣り合って配置され、接続電極１９を含む、半導体材料からなるドリフト制御領域３と、ドリフト領域２とドリフト制御領域３との間に配置された蓄積誘電体４と、第１素子領域８と、第１素子領域８との間にドリフト領域２が配置され、第１素子領域８から離れて配置された第２素子領域５と、ドリフト制御領域３の接続電極１９および第１素子領域８の間に接続された容量性素子５０とを含む。 （もっと読む）