半導体装置及びその製造方法
【課題】 ＭＯＳトランジスタの製造工程を削減し、さらには寄生ＭＯＳの敷居値電圧が低下するのを抑制する。
【解決手段】 本発明の半導体装置の製造方法は、ゲート電極形成後にウェル拡散層とは逆導電型のチャネル形成用の不純物をイオン注入する製造方法において、フィールド酸化膜３０にチャネル形成用の不純物をイオン注入しない製造方法である。従って、本発明の半導体装置は、フィールド酸化膜３０にチャネル形成用の不純物がイオン注入されていない構造となる。
【解決手段】 本発明の半導体装置の製造方法は、ゲート電極形成後にウェル拡散層とは逆導電型のチャネル形成用の不純物をイオン注入する製造方法において、フィールド酸化膜３０にチャネル形成用の不純物をイオン注入しない製造方法である。従って、本発明の半導体装置は、フィールド酸化膜３０にチャネル形成用の不純物がイオン注入されていない構造となる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を備えた半導体装置及びその製造方法に関し、特に従来方法より、製造工程及びチップサイズの低減を可能とするＭＯＳトランジスタの半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタの製造方法として、始めにウェル拡散層を形成し、ゲート電極形成後、チャネル形成用の不純物をゲート電極を通過させ、半導体基板表面に届くようにイオン注入を行うことにより、製造工程を削減するものがあった（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００-２６９３５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）は高電圧及び大電流を取り扱うＬＤＭＯＳトランジスタやアナログ回路で用いられるパイポーラトランジスタ等と混載する事で、半導体装置の付加価値を高めている。一方、コスト削減により、利益率の高い半導体装置のニーズも増えている。
【０００５】
これまで、ＭＯＳトランジスタ(以下、ＭＯＳとする)の製造方法は次のようにして行われてきた。図２Ａ〜８はＭＯＳの各製造工程を示す断面図である。
【０００６】
図２Ａに示すように、半導体基板１にフィールド酸化膜２を形成した後、イオン注入に対する保護用スルー酸化膜を形成する。そして、Ｎ型ＭＯＳのウェル形成用フォトレジスト３をパターニングし、これをマスクとしてアクセプター不純物をイオン注入し、Ｐ型ウェル拡散層４を形成する。
【０００７】
次に、図２Ｂに示す通り、Ｐ型ＭＯＳのウェル形成用のフォトレジスト５をパターニングし、これをマスクとしてドナー不純物をイオン注入し、Ｎ型ウェル拡散層６を形成する。
【０００８】
次に、図３に示す通り、Ｎ型ＭＯＳのチャネル形成用フォトレジスト７をパターニングし、これをマスクとしてアクセプター不純物をイオン注入し、Ｐ型チャネル拡散層８を形成する。なお、図３のチャネル形成工程は必須の構成要素ではなく、省略する事も出来る。また、図２Ａのウェル形成用フォトレジスト３を用いても、Ｐ型チャネル拡散層８を形成出来る。
【０００９】
次に、図４に示す通り、Ｐ型ＭＯＳのチャネル形成用フォトレジスト９をパターニングし、これをマスクとしてアクセプター不純物をイオン注入し、Ｎ型チャネル拡散層１０を形成する。Ｐ型ＭＯＳの場合、図２Ｂで形成したＮ型ウェル拡散層６とは逆導電型の不純物をイオン注入する。なお、この図４のチャネル形成工程は必須の構成要素ではなく、省略する事も出来る。また、図２Ｂのウェル形成用フォトレジスト５を用いても、Ｎ型チャネル拡散層１０を形成出来る。
【００１０】
次に、図２Ａの工程で形成されたスルー酸化膜を全面エッチングにより除去する。
【００１１】
次に図５に示すとおり、ゲート電極酸化膜１１を形成し、ポリシリコンを堆積し、ドライエッチ技術を用いて、ゲート電極１２を形成する。その後、Ｎ型ＭＯＳではＮ型エクステンション拡散層１３、一方、Ｐ型ＭＯＳではＰ型エクステンション拡散層１４をイオン注入により形成する。また、短チャネル効果を抑制するため、ハローイオン注入を行う場合もある。
【００１２】
次に、図６に示す通り、サイドウォール１５を形成する。
【００１３】
次に、図7に示す通り、Ｎ型ＭＯＳのソース及びドレイン形成用フォトレジスト１６をパターニングし、これをマスクとしてドナー不純物をイオン注入し、Ｎ型ソース及びドレイン高濃度拡散層１７を形成する。
【００１４】
次に、図８に示す通り、Ｐ型ＭＯＳのソース及びドレイン形成用のフォトレジスト１８をパターニングし、これをマスクとしてドナー不純物をイオン注入し、Ｐ型ソース及びドレイン高濃度拡散層１９を形成する。
【００１５】
最後に、Ｎ型ソース及びドレイン高濃度拡散層１７、Ｐ型ソース及びドレイン高濃度拡散層１９及びゲート電極１２にコンタクト電極を形成し、導電材料で配線を行い、半導体装置は完成する。
【００１６】
また、特許文献１にもＭＯＳトランジスタの製造方法が開示されている。
【００１７】
特許文献１によれば、始めにウェル拡散層を形成し、ゲート電極形成後、チャネル形成用の不純物をゲート電極を通過させ、半導体基板表面に届くようにイオン注入を行っている。この方法により、製造工程を削減している。
【００１８】
ＭＯＳトランジスタ（以下、ＭＯＳとする）製造方法において、ウェル拡散層を形成後、ゲート電極を形成し、チャネル、エクステンション、ソース及びドレイン拡散層を形成した場合、コストが高くなる。また、特開２０００-２６９３５７に関して、チャネル形成用の不純物がウェル拡散層とは逆導電型である場合、寄生ＭＯＳの敷居値電圧が低下する。図９に上記製造方法により形成したＭＯＳトランジスタの断面構造を示す。図１０に寄生ＭＯＳ敷居値電圧のフィールド酸化膜幅（素子分離領域の距離）２５´依存性を示す。フィールド酸化膜幅２５´の縮小に伴い、寄生ＭＯＳの敷居値電圧（Ｖｔｈ）が低下する。また、上記チャネル形成用の不純物ドーズ量（ウェルとは逆導電型不純物）が増加すると、更に低下する。よって、フィールド酸化膜幅２５´を縮小出来ない。
【００１９】
次に、原因解析を行った。ＰＭＯＳを一例として、図９のＡ−Ａ´断面における不純物プロファイルを図１１、１２に示す。図１１はフィールド酸化膜幅２５´が２ｕｍ以上時の不純物プロファイルを示し、一方、図１２はフィールド酸化膜幅２５´が１ｕｍ以下時の不純物プロファイルを示す。図１１と図１２を比較すると、フィールド酸化膜幅２５´が１ｕｍ以下時では、ドナー濃度（Ｎ型ウェル拡散層の濃度）を薄めるアクセプター濃度が濃くなっている。このため、寄生ＭＯＳが反転しやすいという問題があった。
【課題を解決するための手段】
【００２０】
本発明の代表的なものの一例を示せば、以下の通りである。
【００２１】
すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板に形成された第１ウェル拡散層を含む第１の素子と、前記半導体基板に形成された第１フィールド酸化膜と、前記第１フィールド酸化膜を介して前記第１の素子と隣接して形成された第２の素子とを備え、前記第１ウェル拡散層とは逆導電型の不純物が前記第１フィールド酸化膜の側面下の前記半導体基板にはイオン注入されていないことを特徴とする。
【００２２】
また、本発明の半導体装置の製造方法は、半導体基板に第１の素子を素子分離用の第１フィールド酸化膜を介して第２の素子と隣接して形成する半導体装置の製造方法であって、前記第１フィールド酸化膜の側面下の前記半導体基板には逆導電型不純物がイオン注入されないよう、第１チャネル形成用のフォトレジスト膜をパターンニングする工程を含むことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、半導体装置の製造工程の工程数を低減でき、さらには、寄生ＭＯＳのＶｔｈ低下を抑制するレイアウト構造及び製造方法により、フィールド酸化膜幅(素子分離領域の距離)の縮小が可能となる。
【図面の簡単な説明】
【００２４】
【図１】本発明の半導体装置を示す平面図と断面図とを含む展開図である。
【図２Ａ】従来の製造方法（ＣＭＯＳトランジスタの製造方法）を説明するための断面構造図である。
【図２Ｂ】従来の製造方法（ＣＭＯＳトランジスタの製造方法）を説明するための断面構造図である。
【図３】従来の製造方法（ＣＭＯＳトランジスタの製造方法）を説明するための断面構造図である。
【図４】従来の製造方法（ＣＭＯＳトランジスタの製造方法）を説明するための断面構造図である。
【図５】従来の製造方法（ＣＭＯＳトランジスタの製造方法）を説明するための断面構造図である。
【図６】従来の製造方法（ＣＭＯＳトランジスタの製造方法）を説明するための断面構造図である。
【図７】従来の製造方法（ＣＭＯＳトランジスタの製造方法）を説明するための断面構造図である。
【図８】従来の製造方法（ＣＭＯＳトランジスタの製造方法）を説明するための断面構造図である。
【図９】ゲート電極形成後、チャネル、エクステンション、ソース及びドレイン拡散層を形成したＭＯＳトランジスタの断面構造図である。
【図１０】従来の製造方法による寄生ＭＯＳ敷居値電圧（Ｖｔｈ）のフィールド酸化膜幅依存性を示す図である。
【図１１】図９のＡ-Ａ´断面におけるフィールド酸化膜幅２５´が２ｕｍ以上である場合の不純物プロファイルを示す図である。
【図１２】図９のＡ-Ａ´断面におけるフィールド酸化膜幅２５´が１ｕｍ以下である場合の不純物プロファイルを示す図である。
【図１３】本発明の実施例１の製造方法を示すための半導体装置の断面構造図である。
【図１４】本発明の実施例１の製造方法を示すための半導体装置の断面構造図である。
【図１５】本発明の実施例１の製造方法を示すための半導体装置の断面構造図である。
【図１６】本発明の実施例１の製造方法を示すための半導体装置の断面構造図である。
【図１７】本発明の実施例１の製造方法を示すための半導体装置の断面構造図である。
【図１８】本発明の実施例１の半導体装置およびその製造方法を示すための半導体装置の断面構造図である。
【図１９】本発明の実施例１のレイアウト構造（Ｐ型ＭＯＳトランジスタ）を示す図である。
【図２０】本発明の実施例１における寄生ＭＯＳ敷居値電圧（Ｖｔｈ）のフィールド酸化膜幅依存性を示す図である。
【図２１】図１８のＢ-Ｂ´断面におけるフィールド酸化膜幅１０５が２ｕｍ以上である場合の不純物プロファイルを示す図である。
【図２２】図１８のＢ-Ｂ´断面におけるフィールド酸化膜幅１０５が１ｕｍ以下である場合の不純物プロファイルを示す図である。
【図２３】図１８のＢ-Ｂ´断面におけるフィールド酸化膜幅１０５が１ｕｍ以下である場合の不純物プロファイル（ＮＤ−ＮＡ）を示す図である。
【図２４】図１８のＣ-Ｃ´断面における不純物プロファイルを示す。
【図２５】本発明の実施例２の製造方法を示すための半導体装置の断面構造図である。
【図２６】本発明の実施例２の製造方法を示すための半導体装置の断面構造図である。
【図２７】本発明の実施例２の製造方法を示すための半導体装置の断面構造図である。
【図２８】本発明の実施例２の製造方法を示すための半導体装置の断面構造図である。
【図２９】本発明の実施例２の製造方法を示すための半導体装置の断面構造図である。
【図３０】本発明の実施例２の半導体装置およびその製造方法を示すための半導体装置の断面構造図である。
【図３１】本発明の実施例３に係る製造フローを示す図である。
【図３２】本発明の実施例３に係る半導体装置の断面構造図である。
【図３３】本発明の実施例４に係る半導体装置の断面構造図である。
【図３４】本発明の実施例５に係る半導体装置の断面構造図である。
【発明を実施するための形態】
【００２５】
本発明の半導体装置の製造方法は、ゲート電極形成後にウェル拡散層とは逆導電型のチャネル形成用の不純物をイオン注入する製造方法において、フィールド酸化膜にチャネル形成用の不純物がイオン注入されないことを特徴とする。従って、本発明の半導体装置は、図１に示すように、フィールド酸化膜３０にチャネル形成用の不純物がイオン注入されていない構造となる。ここで、６５はウェル拡散層２１、エクステンション拡散層３５及びハロー拡散層３６を形成するための半導体装置製造マスク、６３はゲート電極３２を形成するための半導体装置製造マスク、６４はアクティブ領域を形成するための半導体装置製造マスク、６２はチャネル拡散層３８を形成するための半導体装置製造マスク、３０は半導体装置を分離するフィールド酸化膜、４１は半導体装置のソース及びドレイン拡散層、３５は半導体装置のエクステンション拡散層、３２は半導体装置のゲート電極、３９は半導体装置のサイドウォール、３１は半導体装置のゲート酸化膜、３８は半導体装置のチャネル拡散層、３６は半導体装置のハロー拡散層、２１は半導体装置のウェル拡散層、２０は半導体基板である。
【００２６】
従来は、ＭＯＳトランジスタの製造工程を削減するためにゲート電極形成後にウェルとは逆導電型のチャネル形成用不純物をイオン注入した場合、副作用として寄生ＭＯＳの敷居値電圧が低下し、また、フィールド酸化膜の幅が小さくなればなる程、寄生ＭＯＳの敷居値電圧はさらに低下するという問題があったが、本発明の半導体装置およびその製造方法はその問題を解決するものである。
【００２７】
具体的には、本発明の半導体装置は、半導体基板と、半導体基板に形成された第１ウェル拡散層を含む第１の素子と、半導体基板に形成された第１フィールド酸化膜と、第１フィールド酸化膜を介して第１の素子と隣接して形成された第２の素子とを備え、第１ウェル拡散層とは逆導電型の不純物が前記第１フィールド酸化膜の側面下の前記半導体基板にはイオン注入されていないことを特徴とする。
【００２８】
第１および第２の素子として、それぞれ、半導体基板に形成された第１ウェル拡散層と第１ソース及びドレイン高濃度拡散層と、第１ソース高濃度拡散層と第１ドレイン高濃度拡散層との間の半導体基板上に第１ゲート酸化膜を介して形成された第１ゲート電極と、第１ゲート電極の下に第１チャネル拡散層とを有する第１ＭＯＳトランジスタを適用してもよい。
【００２９】
あるいは、第２の素子として、半導体基板に形成された第２ウェル拡散層と第２ソース及びドレイン高濃度拡散層と、第２ソース高濃度拡散層と第２ドレイン高濃度拡散層との間の半導体基板上に第２ゲート酸化膜を介して形成された第２ゲート電極と、第２ゲート電極の下に形成された第２チャネル拡散層とを有する第２ＭＯＳトランジスタを適用すると共に、第１の素子として、素子分離用の第２フィールド酸化膜に囲まれた第２領域の半導体基板に形成された第３ウェル拡散層と、第３ウェル拡散層内に形成された第２ソース高濃度拡散層と、第３ウェル拡散層とは間隔をもって形成された第２ドレイン高濃度拡散層と、第２ソース高濃度拡散層と第２ドレイン高濃度拡散層との間の半導体基板上に第２ゲート酸化膜を介して第２ソース高濃度拡散層に隣接し、かつ第２ドレイン高濃度拡散層とは間隔をもって形成された第２ゲート電極と、第２ドレイン高濃度拡散層に隣接し、第２ソース拡散層とは間隔をもって形成された第１ドリフト層と、第２ゲート電極の下に形成する第３チャネル拡散層と、第２ドレイン高濃度拡散層側の第２ゲート電極の側面下にチャネル拡散層とは間隔をもって形成された電界緩和用のフィールド酸化膜とを有するＬＤＭＯＳトランジスタを適用してもよい。
【００３０】
本発明の半導体装置においては、第１ＭＯＳトランジスタと構造が異なる第２ＭＯＳトランジスタが複数隣接して形成された構成としてもよい。
【００３１】
さらに、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて素子分離が形成された構成としてもよい。
【００３２】
さらに、ＳＯＩ基板に形成され、かつＵ溝分離が形成された構成としてもよい。
【００３３】
また、本発明の半導体装置における第２ＭＯＳトランジスタは、半導体基板に形成された第２ウェル拡散層と第２ソース及びドレイン高濃度拡散層と、第２ソース高濃度拡散層と第２ドレイン高濃度拡散層との間の半導体基板上に第２ゲート酸化膜を介して形成された第２ゲート電極と、第２ゲート電極の下に第２チャネル拡散層とをもつものとしてもよい。
【００３４】
さらに、本発明の半導体装置におけるＬＤＭＯＳトランジスタは、第２フィールド酸化膜に囲まれた第２領域の半導体基板に形成された第３ウェル拡散層と、第３ウェル拡散層内に形成された第２ソース高濃度拡散層と、第３ウェル拡散層とは間隔をもって形成された第２ドレイン高濃度拡散層と、第２ソース高濃度拡散層と第２ドレイン高濃度拡散層との間の半導体基板上に第２ゲート酸化膜を介して第２ソース高濃度拡散層に隣接し、かつ第２ドレイン高濃度拡散層とは間隔をもって形成された第２ゲート電極と、第２ドレイン高濃度拡散層に隣接し、第２ソース拡散層とは間隔をもって形成された第２ドリフト層と、第２ゲート電極の下であり、第２フィールド酸化膜とはある間隔を離し形成される第３チャネル拡散層と、第２ドレイン高濃度拡散層側の第２ゲート電極の側面下に第３チャネル拡散層とは間隔をもって形成された電界緩和用の第２フィールド酸化膜とをもつものとしてもよい。
【００３５】
この場合も、第２ＭＯＳトランジスタにおける第２チャネル拡散層を形成する第２ウェル拡散層とは逆導電型の不純物が第２フィールド酸化膜の側面下の半導体基板にはイオン注入されない点は同様である。
【００３６】
本発明の半導体装置における第２ＭＯＳトランジスタの第２チャネル拡散層と第１ＬＤＭＯＳトランジスタの第３チャネル拡散層とのアクセプター不純物濃度は互いに同じとするのが好適である。
【００３７】
また、第２ＭＯＳトランジスタと混載する素子は第１ＬＤＭＯＳトランジスタ以外でも適用可能である。例えば、ＩＧＢＴ、バイポーラ素子、抵抗素子などを第２ＭＯＳトランジスタと混載する素子として適用してもよい。
【００３８】
本発明の半導体装置においては、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて素子分離が形成される構成としてもよい。
【００３９】
また、本発明の半導体装置は、ＳＯＩ基板に形成され、かつＵ溝分離が形成されるように構成してもよい。
【００４０】
次に、本発明の半導体装置の製造方法は、半導体基板に第１の素子を素子分離用の第１フィールド酸化膜を介して第２の素子と隣接して形成する半導体装置の製造方法であって、第１フィールド酸化膜の側面下の半導体基板には逆導電型不純物がイオン注入されないよう、第１チャネル形成用のフォトレジスト膜をパターンニングする工程を含むことを特徴とする。
【００４１】
例えば、第１ＭＯＳトランジスタを素子分離用の第１フィールド酸化膜を介して複数隣接して形成する半導体装置の製造方法であって、以下の（a）〜(f)の工程を含むものである。
【００４２】
(a) 半導体基板上にＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法により、上記第１フィールド酸化膜を形成する工程。
【００４３】
(b) 上記（a）工程の後、第１ゲート酸化膜を形成後、ポリシリコンを堆積し、ドライエッチング技術を用い、第１ゲート電極を形成する工程。
【００４４】
(c) 上記（b）工程の後、第１ウェル形成用フォトレジスト膜をマスクにし、第１ウェル拡散層を形成する工程。
【００４５】
(d) 上記（c）工程の後、第１チャネル形成用フォトレジスト膜をマスクにし、上記第１ウェル拡散層とは逆導電型不純物を注入し、第１チャネル拡散層を形成する工程と、第１エクステンション拡散層を形成する工程と、第１ハロー拡散層を形成する工程。
【００４６】
(e) 上記（d）工程の後、自己整合にて、第１サイドウォールを形成する工程。
【００４７】
(f) 上記（e）工程の後、第１ソース及びドレイン高濃度拡散層を形成する工程。
【００４８】
上記(d)工程では、フィールド酸化膜の側面下の半導体基板には、上記逆導電型不純物がイオン注入出来ないよう、チャネル形成用フォトレジスト膜をパターンニングする。
【００４９】
また、上記（a）〜(f)で形成される第１ＭＯＳトランジスタと構造が異なる第２ＭＯＳトランジスタを複数隣接して形成してもよい。
【００５０】
さらに、上記(a)工程において、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて素子分離を形成してもよい。
【００５１】
さらに、上記第１ＭＯＳトランジスタにおいて、ＳＯＩ基板に形成され、かつＵ溝分離が形成されるようにしてもよい。
【００５２】
また、本発明の別の製造方法として、第１ＭＯＳトランジスタを素子分離用のフィールド酸化膜を介して複数隣接して形成する半導体装置の製造方法であって、以下（g）〜(l)の工程を含むものとするのも好適である。
【００５３】
(g) 半導体基板上にＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法により、上記第１フィールド酸化膜を形成する工程。
【００５４】
(h) 上記（g）工程の後、上記第１ウェル形成用フォトレジスト膜をマスクにし、上記第１ウェル拡散層を形成する工程。
【００５５】
(i) 上記（h）工程の後、ポリシリコンを堆積し、ドライエッチング技術を用い、上記第１ゲート電極を形成する工程。
【００５６】
(j) 上記（i）工程の後、上記第１チャネル形成用フォトレジスト膜をマスクにし、上記第１ウェル拡散層とは逆導電型不純物を注入し、上記第１チャネル拡散層を形成する工程と、上記第１エクステンション拡散層を形成する工程と、上記第１ハロー拡散層を形成する工程。
【００５７】
(k) 上記（j）工程の後、自己整合にて、上記第１サイドウォールを形成する工程。
【００５８】
(l) 上記（k）工程の後、上記第１ソース及びドレイン高濃度拡散層を形成する工程。
【００５９】
上記（j）工程にて、上記第１フィールド酸化膜の側面下の半導体基板には、上記逆導電型不純物がイオン注入出来ないように、上記第１チャネル形成用フォトレジスト膜をパターンニングする。
【００６０】
また、上記（g）〜(l)で形成される上記第１ＭＯＳトランジスタと構造が異なる上記第２ＭＯＳトランジスタを複数隣接して形成してもよい。
【００６１】
さらに、上記(g)工程において、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて素子分離を形成してもよい。
【００６２】
さらに、上記（ｇ）〜（ｌ）で形成される第１ＭＯＳトランジスタにおいて、ＳＯＩ基板に形成され、かつＵ溝分離が形成されるようにしてもよい。
【００６３】
また、本発明のさらに別の製造方法として、半導体基板の第１領域に形成された第１ＬＤＭＯＳトランジスタと第２領域に形成された第２ＭＯＳトランジスタとを備えた半導体装置の製造方法であって、以下の（ｍ）〜（ｓ）の工程を含むものとするのも好適である。
【００６４】
（ｍ） 半導体基板上にＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法により、第２フィールド酸化膜を形成する工程。
【００６５】
（ｎ） 上記（ｍ）工程の後、第２ゲート酸化膜を形成後、ポリシリコンを堆積し、ドライエッチング技術を用い、上記第１ＬＤＭＯＳトランジスタ及び上記第２ＭＯＳトランジスタの第２ゲート電極を形成する工程。
【００６６】
（ｏ） 上記（ｎ）工程の後、上記第２ＭＯＳトランジスタの第２ウェル拡散層を形成する工程と、第２エクステンション拡散層を形成する工程と、第２ハロー拡散層を形成する工程。
【００６７】
(p) 上記（o）工程の後、上記第１ＬＤＭＯＳトランジスタの第３チャネル拡散層と上記第２ＭＯＳトランジスタの上記第２ウェル拡散層とは逆導電型不純物をイオン注入し、第２チャネル拡散層を形成する工程。
【００６８】
(r) 上記（p）工程の後、上記第１ＬＤＭＯＳトランジスタと上記第２ＭＯＳトランジスタの第２サイドウォールを形成する工程。
【００６９】
(s) 上記（r）工程の後、上記第１ＬＤＭＯＳトランジスタと上記第２ＭＯＳトランジスタの第２ソース及びドレイン高濃度拡散層を形成する工程。
【００７０】
上記(p）工程にて、上記第２ＭＯＳトランジスタの上記第２チャネル拡散層形成にあたり、上記第２フィールド酸化膜の側面下の半導体基板には、上記逆導電型不純物がイオン注入出来ないように、フォトレジスト膜のパターンニングを行う。
【００７１】
さらに、上記（ｐ）工程において、上記第１ＬＤＭＯＳトランジスタの上記第３チャネル拡散層と上記第２ＭＯＳトランジスタの上記第２チャネル拡散層を形成する工程の共通化することができる。
【００７２】
さらに、上記（ｍ）〜（ｓ）の工程において、上記第２ＭＯＳトランジスタの上記第１ウェル拡散層を形成後、上記第２ゲート電極を形成し、その後、上記第２チャネル拡散層を形成してもよい。
【００７３】
さらに、上記(m)工程において、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて素子分離を形成してもよい。
【００７４】
さらに、上記第１ＬＤＭＯＳトランジスタと上記第２ＭＯＳトランジスタとにおいて、ＳＯＩ基板に形成され、かつＵ溝分離が形成されるようにしてもよい。
【００７５】
さらに、上記(m)〜(s)の工程において、上記第２ＭＯＳトランジスタと混載する素子は上記第１ＬＤＭＯＳトランジスタ以外でも適用可能である。例えば、ＩＧＢＴ、バイポーラ素子、抵抗素子などを上記第２ＭＯＳトランジスタと混載する素子として適用してもよい。
【００７６】
以下、本発明の実施例について図面を用いて詳細に説明する。以下の説明では、Ｐ型ＭＯＳ及びＰ型ＬＤＭＯＳトランジスタの例で説明するが、当該構造におけるすべての極性を逆にすることで得られるＮ型ＭＯＳについても同様である。実施例１では隣接したＰ型ＭＯＳを例に説明する。実施例２では、Ｐ型ＭＯＳ及びＰ型ＬＤＭＯＳトランジスタを混載した半導体装置を例について説明する。なお、実施例２については、ＬＤＭＯＳトランジスタ以外の素子を混載した半導体装置にも活用できる。半導体基板とは、ＭＯＳのチャネル反転領域を形成する濃度層を指し、シリコンウエハの基板だけでなく、エピタキシャル成長した層、イオン打ち込みで形成された拡散層を含む一般的にＭＯＳのウエルと呼ばれる領域を指す。
【実施例１】
【００７７】
まず、本発明の一実施形態として、実施例１を説明する。図１３〜１８は実施例１に係る半導体装置の製造方法の各工程を説明するための半導体装置断面図である。特に工程の最後の断面図である図１８からフォトレジスト４０を除いた部分全体は本実施例に係る半導体装置の断面図でもある。
【００７８】
図１３に示す通り、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法により、半導体基板２９にフィールド酸化膜３０を形成し、素子分離を行う。
【００７９】
次に図１４に示す通り、ゲート酸化膜３１を形成し、ポリシリコンを堆積し、ドライエッチング技術を用いて、ゲート電極３２を形成する。
【００８０】
次に図１５に示す通り、Ｐ型ＭＯＳのウェル形成用フォトレジスト３３をマスクとして、ドナー型不純物をイオン注入し、Ｎ型ウェル拡散層３４を形成する。その後、マスク及びフォトレジストを変える事無く、ドナー型不純物をイオン注入し、Ｎ型エクステンション拡散層３５を形成する。続いて、アクセプター型不純物をイオン注入し、Ｐ型ハロー拡散層３６を形成する。なお、Ｎ型エクステンション拡散層３５及びＰ型ハロー拡散層３６は必須の構成要素ではなく、省略する事が出来る。
【００８１】
以上の製造方法により、ＭＯＳ製造工程を２工程削減でき（フォトレジストパターニング工程、レジスト除去工程）コスト低減となる。
【００８２】
次に図１６に示す通り、Ｐ型ＭＯＳのチャネル形成用フォトレジスト３７をマスクとして、アクセプター型不純物をイオン注入し、Ｎ型チャネル拡散層３８を形成する。図１６ではＮ型ウェル拡散層３４とは逆導電型不純物をイオン注入するため、フィールド酸化膜３０界面下のＮ型ウェル拡散層３４の濃度を薄めてしまい、寄生ＭＯＳの反転電圧が低下する。よって本発明では、フィールド酸化膜３０をＰ型ＭＯＳのチャネル形成用フォトレジスト３７で覆い、チャネル形成用の不純物がイオン注入されないようにフォトレジストをパターンニングする。
【００８３】
次に図１７に示す通り、サイドウォール３９を形成し、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造による短チャネル効果を抑制した。なお、図１７の工程は必須の構成要素ではなく、省略する事が出来る。
【００８４】
次に図１８に示す通り、ソース及びドレイン形成用フォトレジスト４０とサイドウォール３９をマスクとして、アクセプター型不純物をイオン注入し、Ｐ型ソース及びドレイン高濃度拡散層４１を形成する。なお、Ｐ型ソース及びドレイン高濃度拡散層４１はフィールド酸化膜３０界面下には拡散しないよう、イオン注入条件を調整する。
【００８５】
次に、ゲート電極３２、Ｐ型ソース及びドレイン高濃度拡散層４１に導電材料を配線を行い、この半導体装置は完成する。
【００８６】
図１９に本発明によるＭＯＳトランジスタのレイアウト構造を示す。図１９のように、チャネル形成用マスク１０４をゲート電極マスク１０３を覆うように配置する。
【００８７】
図２０に本発明は寄生ＭＯＳ敷居値電圧のフィールド酸化膜幅１０５依存性を示す。本発明により、フィールド酸化膜幅（素子分離領域の距離）１０５を縮小しても、寄生ＭＯＳの敷居値電圧は低下しない。
【００８８】
よって、図１９のレイアウト構造に示したフィールド酸化膜幅１０５を縮小する事が出来る。即ち、チップサイズを縮小でき、コスト低減となる。
【００８９】
また、Ｐ型ＭＯＳの出力電流向上及び敷居値電圧調整のため、チャネル形成のイオン注入ドーズ量及びエネルギーを増加出来る。
【００９０】
次に図１８のＢ−Ｂ´における不純物プロファイルを図２１、２２、２３に示す。
【００９１】
図２１はフィールド酸化膜幅１０５が２ｕｍ以上時の不純物プロファイルを示し、一方、図２２はフィールド酸化膜幅１０５が１ｕｍ以下時の不純物プロファイルを示す。図２１、２２の結果から、フィールド酸化膜幅１０５を１ｕｍ以下まで縮小しても、アクセプター及びドナー濃度に顕著な差は見られない。本発明により、フィールド酸化膜３０界面下にはアクセプター型不純物が拡散していないと考えられる。従来技術では、図１１、１２に示す通り、フィールド酸化膜幅２５´が１ｕｍ以下まで縮小すると、アクセプター濃度が１桁程度濃くなる。
【００９２】
次に、図２３はフィールド酸化膜幅１０５が１ｕｍ以下時における断面Ｂ−Ｂ´のドナー濃度ＮＤとアクセプター濃度ＮＡの差分を示す。本発明は、フィールド酸化膜３０界面下へのアクセプター型不純物の拡散を抑制しているので、従来技術よりもドナー濃度ＮＤが濃くなる。
【００９３】
次に、図２４は断面Ｃ-Ｃ´の不純物プロファイルを示す。本発明により、フィールド酸化膜３０界面下には、アクセプター不純物がイオン注入されないため、従来技術よりもアクセプター濃度が薄い。
【００９４】
本実施例によれば、ＭＯＳトランジスタ同士を隣接して形成する半導体装置の製造工程の工程数を低減でき、さらには、フィールド酸化膜幅の縮小が可能となる。そのため、ひいてはチップサイズを縮小することができ、もってコスト低減を図ることが可能となる。
【実施例２】
【００９５】
次に、本発明の別の実施形態として、実施例２を説明する。本実施例が上述の実施例１と異なる点は、ＭＯＳとＭＯＳとを混載するのではなくＭＯＳとＬＤＭＯＳトランジスタ（以下、ＬＤＭＯＳとする）とを混載した半導体装置およびその製造方法の一例を示している点である。図２５〜３０は実施例２に係る半導体装置の製造方法の各工程を説明するための半導体装置断面図である。特に工程の最後の断面図である図３０は本実施例に係る半導体装置の断面図でもある。
【００９６】
図２５に示す通り、初めに、半導体基板にＮ型ウェル拡散層４２を形成後、ＬＯＣＯＳ法にて、フィールド酸化膜４３を形成し、素子分離を行う。その後、Ｐ型ＬＤＭＯＳのドリフト拡散層４４を形成する。
【００９７】
次に、図２６に示す通り、ゲート酸化膜４５を形成し、ポリシリコンを堆積し、ドライエッチング技術を用いて、ゲート電極４６を形成する。また、工程削減（コスト低減）のため、ゲート酸化膜４５及びゲート電極４６はＰ型ＬＤＭＯＳとＰ型ＭＯＳトランジスタを共通化しているが、用途によってはＰ型ＬＤＭＯＳ用とＰ型ＭＯＳ用のゲート酸化膜、ゲート電極は異なった構造及び膜厚を適用することも可能である。次に、Ｐ型ドレイン領域にバッファ層４７を形成する。
【００９８】
次に、図２７に示す通り、Ｐ型ＬＤＭＯＳのＮ型拡散層４８及びエクステンション拡散層４９を形成する。その後、アニール処理により、活性化及び結晶回復を行う。
【００９９】
次に、図２８に示す通り、Ｐ型ＭＯＳのウェル形成用フォトレジスト５０をマスクとして、ドナー型不純物をイオン注入し、Ｎ型ウェル拡散層５１を形成する。その後、マスク及びフォトレジストを変える事無く、アクセプター型不純物をイオン注入し、Ｐ型エクステンション拡散層５２を形成する、最後に、アクセプター型不純物をイオン注入し、Ｐ型ハロー拡散層５３を形成する。なお、Ｎ型エクステンション拡散層５２及びＰ型ハロー拡散層５３は必須の構成要素ではなく、省略する事が出来る。以上の製造方法により、製造工程を低減でき、コスト低減となる。
【０１００】
次に、図２９に示す通りに、Ｐ型ＬＤＭＯＳのチャネル形成用フォトレジスト５４をマスクとして、アクセプタ型不純物をイオン注入し、チャネル拡散層５５を形成する。一般的にＮ型拡散層４８は高濃度なため、Ｖｔｈは高くなってしまう。上記アクセプタ型不純物により、Ｎ型拡散層の濃度を薄める事ができ、Ｖｔｈを低く出来る。一方、Ｐ型ＭＯＳのチャネル拡散層５５はＰ型ＬＤＭＯＳのチャネル形成用フォトレジスト５４を用いて形成出来る。即ち、Ｐ型ＬＤＭＯＳチャネル拡散層とＰ型ＭＯＳチャネル拡散層の形成工程を共通化する。Ｐ型ＭＯＳチャネル形成マスクは上述した実施例１と同様に、フィールド酸化膜４３にアクセプタ不純物はイオン注入されないようにレイアウトする。Ｐ型ＬＤＭＯＳとＰ型ＭＯＳを混載した半導体装置した場合、上述した実施例１と比較して、製造工程を３工程（チャネル形成用フォトレジストパターンニング工程、イオン工程、フォトレジスト除去工程）削減でき、更に、マスク数を１つ削減でき、コスト低減となる。なお、混載する半導体素子はＬＤＭＯＳ以外の形成イオン注入でも適用できる。
【０１０１】
次に、図３０に示す通り、サイドウォール５６を形成し、Ｐ型ソース及びドレイン高濃度拡散層５７を形成する。なお、図３０の工程は必須の構成要素ではなく、省略する事が出来る。
【０１０２】
次に、ゲート電極４６、Ｐ型高濃度ソース及びドレイン拡散層５７に導電材料を配線を行い、この半導体装置は完成する。
【０１０３】
本実施例によれば、ＭＯＳトランジスタとＬＤＭＯＳトランジスタとを隣接して形成する半導体装置の製造工程の工程数を低減でき、さらには、フィールド酸化膜幅の縮小が可能となる。そのため、ひいてはチップサイズを縮小することができ、もってコスト低減を図ることが可能となる。
【実施例３】
【０１０４】
次に、本発明のさらに別の実施形態として、実施例３を説明する。本実施例が上述の実施例１と異なる点は、実施例１における隣接するＭＯＳ同士でそのゲート電極、ウェル拡散層、チャネル拡散層、エクステンション拡散層、ハロー拡散層、ソース及びドレイン拡散層のうちの少なくともいずれか１つの構造が互いに異なる点である。
【０１０５】
図３１は本実施例に係る半導体装置の製造方法の一例を示すプロセスフローである。まず、ウェル拡散層を形成し（Ｓ０１）、次にゲート電極を形成し（Ｓ０２）、チャネル拡散層(Ｓ０３)、エクステンション拡散層を形成し（Ｓ０４）、ハロー拡散層を形成し（Ｓ０５）、ソースおよびドレインを形成し（Ｓ０６）、さらに配線を形成する（Ｓ０７）。
【０１０６】
図３２は本実施例に係る半導体装置の断面図である。半導体基板２９上にＮ型ウェル拡散層３４、５８が形成され、そのＮ型ウェル拡散層３４、５８にＰ型ＭＯＳのチャネル拡散層３８、Ｐ型ソース及びドレイン高濃度拡散層４１、ゲート酸化膜３１、ゲート電極３２が形成され、さらにＰ型ＭＯＳのチャネル拡散層３８の近傍にはＰ型エクステンション拡散層３５およびＰ型ハロー拡散層３６が形成されている。ゲート電極３２の傍らにはサイドウォール３９が形成されている。同図中、左側のＰ型ＭＯＳと右側のＰ型ＭＯＳとはフィールド酸化膜３０によって互いに絶縁分離されており、共通の半導体装置上に隣接して形成される２つのＰ型ＭＯＳトランジスタを構成する。フィールド酸化膜３０はまた、この半導体装置の製造工程においてフィールド酸化膜マスク１０５として機能し、不純物がインプラされない領域の形成に用いられる。
【０１０７】
本実施例によれば、構成要素の形態が互いに異なるＭＯＳトランジスタ同士を隣接して形成する半導体装置の製造工程の工程数を低減でき、さらには、フィールド酸化膜幅の縮小が可能となる。そのため、ひいてはチップサイズを縮小することができ、もってコスト低減を図ることが可能となる。
【実施例４】
【０１０８】
次に、本発明のさらに別の実施形態として、実施例４を説明する。本実施例が上述の実施例１と異なる点は、フィールド酸化膜３０の代わりにＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）５９が採用されている点である。それ以外の構成は実施例１と同様である。
【０１０９】
図３３に示すように、微細化のため、上述した実施例１、２におけるフィールド酸化膜３０がＳＴＩ５９に置き換えられて素子分離を行う場合でも、本発明の半導体装置およびその製造方法は同様に適用可能である。
【０１１０】
本実施例によれば、ＳＴＩによって互いに素子分離されたＭＯＳトランジスタ同士、またはＳＴＩによって互いに素子分離されたＭＯＳトランジスタとＬＤＭＯＳトランジスタとを隣接して形成する半導体装置の製造工程の工程数を低減でき、さらには、フィールド酸化膜幅の縮小が可能となる。そのため、ひいてはチップサイズを縮小することができ、もってコスト低減を図ることが可能となる。
【実施例５】
【０１１１】
次に、本発明のさらに別の実施形態として、実施例５を説明する。本実施例が上述の実施例１と異なる点は、フィールド酸化膜３０に加え、Ｕ溝アイソレーション（酸化膜）６１とＢＯＸ層６０（酸化膜）とがさらに形成されている点である。それ以外の構成は実施例１と同様である。
【０１１２】
図３４に示すように、耐圧向上あるいは素子間のリーク電流抑制のため、上述した実施例１、２におけるフィールド酸化膜３０に加えてＵ溝アイソレーション（酸化膜）６１とＢＯＸ層６０（酸化膜）とがさらに形成される場合でも、本発明の半導体装置およびその製造方法は同様に適用可能である。
【０１１３】
以上の実施例１〜５のうち、特に実施例２以外の各実施例においては、Ｐ型ＭＯＳとＰ型ＭＯＳとを隣接して形成する例を示したが、本発明はこれに限定されず、例えば、Ｐ型ＭＯＳとＮ型ＭＯＳとを隣接して形成された半導体装置およびその製造方法も同様にその範囲に含まれる。
【０１１４】
また、図３１に示す実施例３に係る製造方法のプロセスフローを実施例１、２に適用することも可能である。その場合、まずＮ型ウェル拡散層５８を形成し、次にゲート電極を形成し、その後、チャネル拡散層形成する。
【０１１５】
また、実施例１、２のいずれか一方に実施例３、４、５、６、７のいづれか１つを組み合わせることもできる。
【０１１６】
また、実施例２ではＰ型ＭＯＳとＰ型ＬＤＭＯＳトランジスタとを混載した半導体装置を一例として説明したが、ＬＤＭＯＳトランジスタ以外の素子を混載した半導体装置にも適用可能である。例として、ＩＧＢＴのチャネルを形成するイオン注入、抵抗を形成するイオン注入、共通化する製造方法にも適用できる。
【０１１７】
また、Ｐ型ＭＯＳトランジスタ及びＰ型ＬＤＭＯＳトランジスタの例で説明したが、本発明はこれに限定されず、例えば、当該構造におけるすべての極性を逆にすることで得られるＮ型ＭＯＳトランジスタ及びＮ型ＬＤＭＯＳトランジスタも同様にその範囲に含まれる。
【符号の説明】
【０１１８】
１、２０、２９：半導体基板、
２、２５、３０、４３：フィールド酸化膜、
３：Ｎ型ＭＯＳのウェル形成用フォトレジスト、
４：Ｐ型ウェル拡散層、
５、３３、５０：Ｐ型ＭＯＳのウェル形成用フォトレジスト、
６、３４、４２、５１、５８：Ｎ型ウェル拡散層、
７：Ｎ型ＭＯＳのチャネル形成用フォトレジスト、
８：Ｐ型チャネル拡散層、
９、３７：Ｐ型ＭＯＳのチャネル形成用フォトレジスト、
１０：Ｐ型ＭＯＳのチャネル拡散層、
３８：チャネル拡散層、
１１、２６、３１、４５：ゲート酸化膜、
１２、２８、３２、４６：ゲート電極、
１３：Ｎ型エクステンション拡散層、
１４、５２：Ｐ型エクステンション拡散層、
３５：エクステンション拡散層、
１５、２７、３９、５６：サイドウォール、
１６：Ｎ型ＭＯＳのソース及びドレイン形成用フォトレジスト、
１７：Ｎ型ソース及びドレイン高濃度拡散層、
１８、４０：Ｐ型ＭＯＳのソース及びドレイン形成用フォトレジスト、
１９、５７：Ｐ型ソース及びドレイン高濃度拡散層、
４１：ソース及びドレイン拡散層、
２１：ウェル拡散層、
２２：チャネル拡散層、
２３：ソース及びドレイン拡散層、
２４：エクステンション拡散層、
２５´：フィールド酸化膜幅、
５３：Ｐ型ハロー拡散層、
３６：ハロー拡散層、
４４：Ｐ型ＬＤＭＯＳのドリフト拡散層、
４７：バッファ層、
４８：Ｐ型ＬＤＭＯＳのＮ型拡散層、
４９：Ｐ型ＬＤＭＯＳのエクステンション拡散層、
５４: Ｐ型ＬＤＭＯＳのチャネル形成用フォトレジスト、
５５：Ｐ型ＭＯＳのチャネル拡散層、
５９：ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）、
６０：ＢＯＸ層（酸化膜）、
６１：Ｕ溝アイソレーション（酸化膜）、
６２：チャネル拡散層を形成するための半導体装置製造マスク、
６３：ゲート電極を形成するための半導体装置製造マスク、
６４：アクティブ領域を形成するための半導体装置製造マスク、
６５：ウェル拡散層、エクステンション拡散層及びハロー拡散層を形成するための半導体装置製造マスク、
Ａ-Ａ´：フィールド酸化膜２５界面下の断面、
Ｂ-Ｂ´：フィールド酸化膜１０５界面下の断面、
Ｃ−Ｃ´：Ｐ型ＭＯＳのチャネル拡散層断面、
１０１：ウェルマスク、
１０２：アクティブマスク、
１０３：ゲート電極マスク、
１０４：チャネルマスク、
１０５：フィールド酸化膜マスク、
Ｓ０１：ウェル拡散層形成工程、
Ｓ０２：ゲート電極形成工程、
Ｓ０３：チャネル拡散層形成工程、
Ｓ０４：エクステンション拡散層形成工程、
Ｓ０５：ハロー拡散層形成工程、
Ｓ０６：ソース及びドレイン拡散層形成工程、
Ｓ０７：配線形成工程。
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を備えた半導体装置及びその製造方法に関し、特に従来方法より、製造工程及びチップサイズの低減を可能とするＭＯＳトランジスタの半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタの製造方法として、始めにウェル拡散層を形成し、ゲート電極形成後、チャネル形成用の不純物をゲート電極を通過させ、半導体基板表面に届くようにイオン注入を行うことにより、製造工程を削減するものがあった（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００-２６９３５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）は高電圧及び大電流を取り扱うＬＤＭＯＳトランジスタやアナログ回路で用いられるパイポーラトランジスタ等と混載する事で、半導体装置の付加価値を高めている。一方、コスト削減により、利益率の高い半導体装置のニーズも増えている。
【０００５】
これまで、ＭＯＳトランジスタ(以下、ＭＯＳとする)の製造方法は次のようにして行われてきた。図２Ａ〜８はＭＯＳの各製造工程を示す断面図である。
【０００６】
図２Ａに示すように、半導体基板１にフィールド酸化膜２を形成した後、イオン注入に対する保護用スルー酸化膜を形成する。そして、Ｎ型ＭＯＳのウェル形成用フォトレジスト３をパターニングし、これをマスクとしてアクセプター不純物をイオン注入し、Ｐ型ウェル拡散層４を形成する。
【０００７】
次に、図２Ｂに示す通り、Ｐ型ＭＯＳのウェル形成用のフォトレジスト５をパターニングし、これをマスクとしてドナー不純物をイオン注入し、Ｎ型ウェル拡散層６を形成する。
【０００８】
次に、図３に示す通り、Ｎ型ＭＯＳのチャネル形成用フォトレジスト７をパターニングし、これをマスクとしてアクセプター不純物をイオン注入し、Ｐ型チャネル拡散層８を形成する。なお、図３のチャネル形成工程は必須の構成要素ではなく、省略する事も出来る。また、図２Ａのウェル形成用フォトレジスト３を用いても、Ｐ型チャネル拡散層８を形成出来る。
【０００９】
次に、図４に示す通り、Ｐ型ＭＯＳのチャネル形成用フォトレジスト９をパターニングし、これをマスクとしてアクセプター不純物をイオン注入し、Ｎ型チャネル拡散層１０を形成する。Ｐ型ＭＯＳの場合、図２Ｂで形成したＮ型ウェル拡散層６とは逆導電型の不純物をイオン注入する。なお、この図４のチャネル形成工程は必須の構成要素ではなく、省略する事も出来る。また、図２Ｂのウェル形成用フォトレジスト５を用いても、Ｎ型チャネル拡散層１０を形成出来る。
【００１０】
次に、図２Ａの工程で形成されたスルー酸化膜を全面エッチングにより除去する。
【００１１】
次に図５に示すとおり、ゲート電極酸化膜１１を形成し、ポリシリコンを堆積し、ドライエッチ技術を用いて、ゲート電極１２を形成する。その後、Ｎ型ＭＯＳではＮ型エクステンション拡散層１３、一方、Ｐ型ＭＯＳではＰ型エクステンション拡散層１４をイオン注入により形成する。また、短チャネル効果を抑制するため、ハローイオン注入を行う場合もある。
【００１２】
次に、図６に示す通り、サイドウォール１５を形成する。
【００１３】
次に、図7に示す通り、Ｎ型ＭＯＳのソース及びドレイン形成用フォトレジスト１６をパターニングし、これをマスクとしてドナー不純物をイオン注入し、Ｎ型ソース及びドレイン高濃度拡散層１７を形成する。
【００１４】
次に、図８に示す通り、Ｐ型ＭＯＳのソース及びドレイン形成用のフォトレジスト１８をパターニングし、これをマスクとしてドナー不純物をイオン注入し、Ｐ型ソース及びドレイン高濃度拡散層１９を形成する。
【００１５】
最後に、Ｎ型ソース及びドレイン高濃度拡散層１７、Ｐ型ソース及びドレイン高濃度拡散層１９及びゲート電極１２にコンタクト電極を形成し、導電材料で配線を行い、半導体装置は完成する。
【００１６】
また、特許文献１にもＭＯＳトランジスタの製造方法が開示されている。
【００１７】
特許文献１によれば、始めにウェル拡散層を形成し、ゲート電極形成後、チャネル形成用の不純物をゲート電極を通過させ、半導体基板表面に届くようにイオン注入を行っている。この方法により、製造工程を削減している。
【００１８】
ＭＯＳトランジスタ（以下、ＭＯＳとする）製造方法において、ウェル拡散層を形成後、ゲート電極を形成し、チャネル、エクステンション、ソース及びドレイン拡散層を形成した場合、コストが高くなる。また、特開２０００-２６９３５７に関して、チャネル形成用の不純物がウェル拡散層とは逆導電型である場合、寄生ＭＯＳの敷居値電圧が低下する。図９に上記製造方法により形成したＭＯＳトランジスタの断面構造を示す。図１０に寄生ＭＯＳ敷居値電圧のフィールド酸化膜幅（素子分離領域の距離）２５´依存性を示す。フィールド酸化膜幅２５´の縮小に伴い、寄生ＭＯＳの敷居値電圧（Ｖｔｈ）が低下する。また、上記チャネル形成用の不純物ドーズ量（ウェルとは逆導電型不純物）が増加すると、更に低下する。よって、フィールド酸化膜幅２５´を縮小出来ない。
【００１９】
次に、原因解析を行った。ＰＭＯＳを一例として、図９のＡ−Ａ´断面における不純物プロファイルを図１１、１２に示す。図１１はフィールド酸化膜幅２５´が２ｕｍ以上時の不純物プロファイルを示し、一方、図１２はフィールド酸化膜幅２５´が１ｕｍ以下時の不純物プロファイルを示す。図１１と図１２を比較すると、フィールド酸化膜幅２５´が１ｕｍ以下時では、ドナー濃度（Ｎ型ウェル拡散層の濃度）を薄めるアクセプター濃度が濃くなっている。このため、寄生ＭＯＳが反転しやすいという問題があった。
【課題を解決するための手段】
【００２０】
本発明の代表的なものの一例を示せば、以下の通りである。
【００２１】
すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板に形成された第１ウェル拡散層を含む第１の素子と、前記半導体基板に形成された第１フィールド酸化膜と、前記第１フィールド酸化膜を介して前記第１の素子と隣接して形成された第２の素子とを備え、前記第１ウェル拡散層とは逆導電型の不純物が前記第１フィールド酸化膜の側面下の前記半導体基板にはイオン注入されていないことを特徴とする。
【００２２】
また、本発明の半導体装置の製造方法は、半導体基板に第１の素子を素子分離用の第１フィールド酸化膜を介して第２の素子と隣接して形成する半導体装置の製造方法であって、前記第１フィールド酸化膜の側面下の前記半導体基板には逆導電型不純物がイオン注入されないよう、第１チャネル形成用のフォトレジスト膜をパターンニングする工程を含むことを特徴とする。
【発明の効果】
【００２３】
本発明によれば、半導体装置の製造工程の工程数を低減でき、さらには、寄生ＭＯＳのＶｔｈ低下を抑制するレイアウト構造及び製造方法により、フィールド酸化膜幅(素子分離領域の距離)の縮小が可能となる。
【図面の簡単な説明】
【００２４】
【図１】本発明の半導体装置を示す平面図と断面図とを含む展開図である。
【図２Ａ】従来の製造方法（ＣＭＯＳトランジスタの製造方法）を説明するための断面構造図である。
【図２Ｂ】従来の製造方法（ＣＭＯＳトランジスタの製造方法）を説明するための断面構造図である。
【図３】従来の製造方法（ＣＭＯＳトランジスタの製造方法）を説明するための断面構造図である。
【図４】従来の製造方法（ＣＭＯＳトランジスタの製造方法）を説明するための断面構造図である。
【図５】従来の製造方法（ＣＭＯＳトランジスタの製造方法）を説明するための断面構造図である。
【図６】従来の製造方法（ＣＭＯＳトランジスタの製造方法）を説明するための断面構造図である。
【図７】従来の製造方法（ＣＭＯＳトランジスタの製造方法）を説明するための断面構造図である。
【図８】従来の製造方法（ＣＭＯＳトランジスタの製造方法）を説明するための断面構造図である。
【図９】ゲート電極形成後、チャネル、エクステンション、ソース及びドレイン拡散層を形成したＭＯＳトランジスタの断面構造図である。
【図１０】従来の製造方法による寄生ＭＯＳ敷居値電圧（Ｖｔｈ）のフィールド酸化膜幅依存性を示す図である。
【図１１】図９のＡ-Ａ´断面におけるフィールド酸化膜幅２５´が２ｕｍ以上である場合の不純物プロファイルを示す図である。
【図１２】図９のＡ-Ａ´断面におけるフィールド酸化膜幅２５´が１ｕｍ以下である場合の不純物プロファイルを示す図である。
【図１３】本発明の実施例１の製造方法を示すための半導体装置の断面構造図である。
【図１４】本発明の実施例１の製造方法を示すための半導体装置の断面構造図である。
【図１５】本発明の実施例１の製造方法を示すための半導体装置の断面構造図である。
【図１６】本発明の実施例１の製造方法を示すための半導体装置の断面構造図である。
【図１７】本発明の実施例１の製造方法を示すための半導体装置の断面構造図である。
【図１８】本発明の実施例１の半導体装置およびその製造方法を示すための半導体装置の断面構造図である。
【図１９】本発明の実施例１のレイアウト構造（Ｐ型ＭＯＳトランジスタ）を示す図である。
【図２０】本発明の実施例１における寄生ＭＯＳ敷居値電圧（Ｖｔｈ）のフィールド酸化膜幅依存性を示す図である。
【図２１】図１８のＢ-Ｂ´断面におけるフィールド酸化膜幅１０５が２ｕｍ以上である場合の不純物プロファイルを示す図である。
【図２２】図１８のＢ-Ｂ´断面におけるフィールド酸化膜幅１０５が１ｕｍ以下である場合の不純物プロファイルを示す図である。
【図２３】図１８のＢ-Ｂ´断面におけるフィールド酸化膜幅１０５が１ｕｍ以下である場合の不純物プロファイル（ＮＤ−ＮＡ）を示す図である。
【図２４】図１８のＣ-Ｃ´断面における不純物プロファイルを示す。
【図２５】本発明の実施例２の製造方法を示すための半導体装置の断面構造図である。
【図２６】本発明の実施例２の製造方法を示すための半導体装置の断面構造図である。
【図２７】本発明の実施例２の製造方法を示すための半導体装置の断面構造図である。
【図２８】本発明の実施例２の製造方法を示すための半導体装置の断面構造図である。
【図２９】本発明の実施例２の製造方法を示すための半導体装置の断面構造図である。
【図３０】本発明の実施例２の半導体装置およびその製造方法を示すための半導体装置の断面構造図である。
【図３１】本発明の実施例３に係る製造フローを示す図である。
【図３２】本発明の実施例３に係る半導体装置の断面構造図である。
【図３３】本発明の実施例４に係る半導体装置の断面構造図である。
【図３４】本発明の実施例５に係る半導体装置の断面構造図である。
【発明を実施するための形態】
【００２５】
本発明の半導体装置の製造方法は、ゲート電極形成後にウェル拡散層とは逆導電型のチャネル形成用の不純物をイオン注入する製造方法において、フィールド酸化膜にチャネル形成用の不純物がイオン注入されないことを特徴とする。従って、本発明の半導体装置は、図１に示すように、フィールド酸化膜３０にチャネル形成用の不純物がイオン注入されていない構造となる。ここで、６５はウェル拡散層２１、エクステンション拡散層３５及びハロー拡散層３６を形成するための半導体装置製造マスク、６３はゲート電極３２を形成するための半導体装置製造マスク、６４はアクティブ領域を形成するための半導体装置製造マスク、６２はチャネル拡散層３８を形成するための半導体装置製造マスク、３０は半導体装置を分離するフィールド酸化膜、４１は半導体装置のソース及びドレイン拡散層、３５は半導体装置のエクステンション拡散層、３２は半導体装置のゲート電極、３９は半導体装置のサイドウォール、３１は半導体装置のゲート酸化膜、３８は半導体装置のチャネル拡散層、３６は半導体装置のハロー拡散層、２１は半導体装置のウェル拡散層、２０は半導体基板である。
【００２６】
従来は、ＭＯＳトランジスタの製造工程を削減するためにゲート電極形成後にウェルとは逆導電型のチャネル形成用不純物をイオン注入した場合、副作用として寄生ＭＯＳの敷居値電圧が低下し、また、フィールド酸化膜の幅が小さくなればなる程、寄生ＭＯＳの敷居値電圧はさらに低下するという問題があったが、本発明の半導体装置およびその製造方法はその問題を解決するものである。
【００２７】
具体的には、本発明の半導体装置は、半導体基板と、半導体基板に形成された第１ウェル拡散層を含む第１の素子と、半導体基板に形成された第１フィールド酸化膜と、第１フィールド酸化膜を介して第１の素子と隣接して形成された第２の素子とを備え、第１ウェル拡散層とは逆導電型の不純物が前記第１フィールド酸化膜の側面下の前記半導体基板にはイオン注入されていないことを特徴とする。
【００２８】
第１および第２の素子として、それぞれ、半導体基板に形成された第１ウェル拡散層と第１ソース及びドレイン高濃度拡散層と、第１ソース高濃度拡散層と第１ドレイン高濃度拡散層との間の半導体基板上に第１ゲート酸化膜を介して形成された第１ゲート電極と、第１ゲート電極の下に第１チャネル拡散層とを有する第１ＭＯＳトランジスタを適用してもよい。
【００２９】
あるいは、第２の素子として、半導体基板に形成された第２ウェル拡散層と第２ソース及びドレイン高濃度拡散層と、第２ソース高濃度拡散層と第２ドレイン高濃度拡散層との間の半導体基板上に第２ゲート酸化膜を介して形成された第２ゲート電極と、第２ゲート電極の下に形成された第２チャネル拡散層とを有する第２ＭＯＳトランジスタを適用すると共に、第１の素子として、素子分離用の第２フィールド酸化膜に囲まれた第２領域の半導体基板に形成された第３ウェル拡散層と、第３ウェル拡散層内に形成された第２ソース高濃度拡散層と、第３ウェル拡散層とは間隔をもって形成された第２ドレイン高濃度拡散層と、第２ソース高濃度拡散層と第２ドレイン高濃度拡散層との間の半導体基板上に第２ゲート酸化膜を介して第２ソース高濃度拡散層に隣接し、かつ第２ドレイン高濃度拡散層とは間隔をもって形成された第２ゲート電極と、第２ドレイン高濃度拡散層に隣接し、第２ソース拡散層とは間隔をもって形成された第１ドリフト層と、第２ゲート電極の下に形成する第３チャネル拡散層と、第２ドレイン高濃度拡散層側の第２ゲート電極の側面下にチャネル拡散層とは間隔をもって形成された電界緩和用のフィールド酸化膜とを有するＬＤＭＯＳトランジスタを適用してもよい。
【００３０】
本発明の半導体装置においては、第１ＭＯＳトランジスタと構造が異なる第２ＭＯＳトランジスタが複数隣接して形成された構成としてもよい。
【００３１】
さらに、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて素子分離が形成された構成としてもよい。
【００３２】
さらに、ＳＯＩ基板に形成され、かつＵ溝分離が形成された構成としてもよい。
【００３３】
また、本発明の半導体装置における第２ＭＯＳトランジスタは、半導体基板に形成された第２ウェル拡散層と第２ソース及びドレイン高濃度拡散層と、第２ソース高濃度拡散層と第２ドレイン高濃度拡散層との間の半導体基板上に第２ゲート酸化膜を介して形成された第２ゲート電極と、第２ゲート電極の下に第２チャネル拡散層とをもつものとしてもよい。
【００３４】
さらに、本発明の半導体装置におけるＬＤＭＯＳトランジスタは、第２フィールド酸化膜に囲まれた第２領域の半導体基板に形成された第３ウェル拡散層と、第３ウェル拡散層内に形成された第２ソース高濃度拡散層と、第３ウェル拡散層とは間隔をもって形成された第２ドレイン高濃度拡散層と、第２ソース高濃度拡散層と第２ドレイン高濃度拡散層との間の半導体基板上に第２ゲート酸化膜を介して第２ソース高濃度拡散層に隣接し、かつ第２ドレイン高濃度拡散層とは間隔をもって形成された第２ゲート電極と、第２ドレイン高濃度拡散層に隣接し、第２ソース拡散層とは間隔をもって形成された第２ドリフト層と、第２ゲート電極の下であり、第２フィールド酸化膜とはある間隔を離し形成される第３チャネル拡散層と、第２ドレイン高濃度拡散層側の第２ゲート電極の側面下に第３チャネル拡散層とは間隔をもって形成された電界緩和用の第２フィールド酸化膜とをもつものとしてもよい。
【００３５】
この場合も、第２ＭＯＳトランジスタにおける第２チャネル拡散層を形成する第２ウェル拡散層とは逆導電型の不純物が第２フィールド酸化膜の側面下の半導体基板にはイオン注入されない点は同様である。
【００３６】
本発明の半導体装置における第２ＭＯＳトランジスタの第２チャネル拡散層と第１ＬＤＭＯＳトランジスタの第３チャネル拡散層とのアクセプター不純物濃度は互いに同じとするのが好適である。
【００３７】
また、第２ＭＯＳトランジスタと混載する素子は第１ＬＤＭＯＳトランジスタ以外でも適用可能である。例えば、ＩＧＢＴ、バイポーラ素子、抵抗素子などを第２ＭＯＳトランジスタと混載する素子として適用してもよい。
【００３８】
本発明の半導体装置においては、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて素子分離が形成される構成としてもよい。
【００３９】
また、本発明の半導体装置は、ＳＯＩ基板に形成され、かつＵ溝分離が形成されるように構成してもよい。
【００４０】
次に、本発明の半導体装置の製造方法は、半導体基板に第１の素子を素子分離用の第１フィールド酸化膜を介して第２の素子と隣接して形成する半導体装置の製造方法であって、第１フィールド酸化膜の側面下の半導体基板には逆導電型不純物がイオン注入されないよう、第１チャネル形成用のフォトレジスト膜をパターンニングする工程を含むことを特徴とする。
【００４１】
例えば、第１ＭＯＳトランジスタを素子分離用の第１フィールド酸化膜を介して複数隣接して形成する半導体装置の製造方法であって、以下の（a）〜(f)の工程を含むものである。
【００４２】
(a) 半導体基板上にＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法により、上記第１フィールド酸化膜を形成する工程。
【００４３】
(b) 上記（a）工程の後、第１ゲート酸化膜を形成後、ポリシリコンを堆積し、ドライエッチング技術を用い、第１ゲート電極を形成する工程。
【００４４】
(c) 上記（b）工程の後、第１ウェル形成用フォトレジスト膜をマスクにし、第１ウェル拡散層を形成する工程。
【００４５】
(d) 上記（c）工程の後、第１チャネル形成用フォトレジスト膜をマスクにし、上記第１ウェル拡散層とは逆導電型不純物を注入し、第１チャネル拡散層を形成する工程と、第１エクステンション拡散層を形成する工程と、第１ハロー拡散層を形成する工程。
【００４６】
(e) 上記（d）工程の後、自己整合にて、第１サイドウォールを形成する工程。
【００４７】
(f) 上記（e）工程の後、第１ソース及びドレイン高濃度拡散層を形成する工程。
【００４８】
上記(d)工程では、フィールド酸化膜の側面下の半導体基板には、上記逆導電型不純物がイオン注入出来ないよう、チャネル形成用フォトレジスト膜をパターンニングする。
【００４９】
また、上記（a）〜(f)で形成される第１ＭＯＳトランジスタと構造が異なる第２ＭＯＳトランジスタを複数隣接して形成してもよい。
【００５０】
さらに、上記(a)工程において、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて素子分離を形成してもよい。
【００５１】
さらに、上記第１ＭＯＳトランジスタにおいて、ＳＯＩ基板に形成され、かつＵ溝分離が形成されるようにしてもよい。
【００５２】
また、本発明の別の製造方法として、第１ＭＯＳトランジスタを素子分離用のフィールド酸化膜を介して複数隣接して形成する半導体装置の製造方法であって、以下（g）〜(l)の工程を含むものとするのも好適である。
【００５３】
(g) 半導体基板上にＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法により、上記第１フィールド酸化膜を形成する工程。
【００５４】
(h) 上記（g）工程の後、上記第１ウェル形成用フォトレジスト膜をマスクにし、上記第１ウェル拡散層を形成する工程。
【００５５】
(i) 上記（h）工程の後、ポリシリコンを堆積し、ドライエッチング技術を用い、上記第１ゲート電極を形成する工程。
【００５６】
(j) 上記（i）工程の後、上記第１チャネル形成用フォトレジスト膜をマスクにし、上記第１ウェル拡散層とは逆導電型不純物を注入し、上記第１チャネル拡散層を形成する工程と、上記第１エクステンション拡散層を形成する工程と、上記第１ハロー拡散層を形成する工程。
【００５７】
(k) 上記（j）工程の後、自己整合にて、上記第１サイドウォールを形成する工程。
【００５８】
(l) 上記（k）工程の後、上記第１ソース及びドレイン高濃度拡散層を形成する工程。
【００５９】
上記（j）工程にて、上記第１フィールド酸化膜の側面下の半導体基板には、上記逆導電型不純物がイオン注入出来ないように、上記第１チャネル形成用フォトレジスト膜をパターンニングする。
【００６０】
また、上記（g）〜(l)で形成される上記第１ＭＯＳトランジスタと構造が異なる上記第２ＭＯＳトランジスタを複数隣接して形成してもよい。
【００６１】
さらに、上記(g)工程において、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて素子分離を形成してもよい。
【００６２】
さらに、上記（ｇ）〜（ｌ）で形成される第１ＭＯＳトランジスタにおいて、ＳＯＩ基板に形成され、かつＵ溝分離が形成されるようにしてもよい。
【００６３】
また、本発明のさらに別の製造方法として、半導体基板の第１領域に形成された第１ＬＤＭＯＳトランジスタと第２領域に形成された第２ＭＯＳトランジスタとを備えた半導体装置の製造方法であって、以下の（ｍ）〜（ｓ）の工程を含むものとするのも好適である。
【００６４】
（ｍ） 半導体基板上にＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法により、第２フィールド酸化膜を形成する工程。
【００６５】
（ｎ） 上記（ｍ）工程の後、第２ゲート酸化膜を形成後、ポリシリコンを堆積し、ドライエッチング技術を用い、上記第１ＬＤＭＯＳトランジスタ及び上記第２ＭＯＳトランジスタの第２ゲート電極を形成する工程。
【００６６】
（ｏ） 上記（ｎ）工程の後、上記第２ＭＯＳトランジスタの第２ウェル拡散層を形成する工程と、第２エクステンション拡散層を形成する工程と、第２ハロー拡散層を形成する工程。
【００６７】
(p) 上記（o）工程の後、上記第１ＬＤＭＯＳトランジスタの第３チャネル拡散層と上記第２ＭＯＳトランジスタの上記第２ウェル拡散層とは逆導電型不純物をイオン注入し、第２チャネル拡散層を形成する工程。
【００６８】
(r) 上記（p）工程の後、上記第１ＬＤＭＯＳトランジスタと上記第２ＭＯＳトランジスタの第２サイドウォールを形成する工程。
【００６９】
(s) 上記（r）工程の後、上記第１ＬＤＭＯＳトランジスタと上記第２ＭＯＳトランジスタの第２ソース及びドレイン高濃度拡散層を形成する工程。
【００７０】
上記(p）工程にて、上記第２ＭＯＳトランジスタの上記第２チャネル拡散層形成にあたり、上記第２フィールド酸化膜の側面下の半導体基板には、上記逆導電型不純物がイオン注入出来ないように、フォトレジスト膜のパターンニングを行う。
【００７１】
さらに、上記（ｐ）工程において、上記第１ＬＤＭＯＳトランジスタの上記第３チャネル拡散層と上記第２ＭＯＳトランジスタの上記第２チャネル拡散層を形成する工程の共通化することができる。
【００７２】
さらに、上記（ｍ）〜（ｓ）の工程において、上記第２ＭＯＳトランジスタの上記第１ウェル拡散層を形成後、上記第２ゲート電極を形成し、その後、上記第２チャネル拡散層を形成してもよい。
【００７３】
さらに、上記(m)工程において、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて素子分離を形成してもよい。
【００７４】
さらに、上記第１ＬＤＭＯＳトランジスタと上記第２ＭＯＳトランジスタとにおいて、ＳＯＩ基板に形成され、かつＵ溝分離が形成されるようにしてもよい。
【００７５】
さらに、上記(m)〜(s)の工程において、上記第２ＭＯＳトランジスタと混載する素子は上記第１ＬＤＭＯＳトランジスタ以外でも適用可能である。例えば、ＩＧＢＴ、バイポーラ素子、抵抗素子などを上記第２ＭＯＳトランジスタと混載する素子として適用してもよい。
【００７６】
以下、本発明の実施例について図面を用いて詳細に説明する。以下の説明では、Ｐ型ＭＯＳ及びＰ型ＬＤＭＯＳトランジスタの例で説明するが、当該構造におけるすべての極性を逆にすることで得られるＮ型ＭＯＳについても同様である。実施例１では隣接したＰ型ＭＯＳを例に説明する。実施例２では、Ｐ型ＭＯＳ及びＰ型ＬＤＭＯＳトランジスタを混載した半導体装置を例について説明する。なお、実施例２については、ＬＤＭＯＳトランジスタ以外の素子を混載した半導体装置にも活用できる。半導体基板とは、ＭＯＳのチャネル反転領域を形成する濃度層を指し、シリコンウエハの基板だけでなく、エピタキシャル成長した層、イオン打ち込みで形成された拡散層を含む一般的にＭＯＳのウエルと呼ばれる領域を指す。
【実施例１】
【００７７】
まず、本発明の一実施形態として、実施例１を説明する。図１３〜１８は実施例１に係る半導体装置の製造方法の各工程を説明するための半導体装置断面図である。特に工程の最後の断面図である図１８からフォトレジスト４０を除いた部分全体は本実施例に係る半導体装置の断面図でもある。
【００７８】
図１３に示す通り、ＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法により、半導体基板２９にフィールド酸化膜３０を形成し、素子分離を行う。
【００７９】
次に図１４に示す通り、ゲート酸化膜３１を形成し、ポリシリコンを堆積し、ドライエッチング技術を用いて、ゲート電極３２を形成する。
【００８０】
次に図１５に示す通り、Ｐ型ＭＯＳのウェル形成用フォトレジスト３３をマスクとして、ドナー型不純物をイオン注入し、Ｎ型ウェル拡散層３４を形成する。その後、マスク及びフォトレジストを変える事無く、ドナー型不純物をイオン注入し、Ｎ型エクステンション拡散層３５を形成する。続いて、アクセプター型不純物をイオン注入し、Ｐ型ハロー拡散層３６を形成する。なお、Ｎ型エクステンション拡散層３５及びＰ型ハロー拡散層３６は必須の構成要素ではなく、省略する事が出来る。
【００８１】
以上の製造方法により、ＭＯＳ製造工程を２工程削減でき（フォトレジストパターニング工程、レジスト除去工程）コスト低減となる。
【００８２】
次に図１６に示す通り、Ｐ型ＭＯＳのチャネル形成用フォトレジスト３７をマスクとして、アクセプター型不純物をイオン注入し、Ｎ型チャネル拡散層３８を形成する。図１６ではＮ型ウェル拡散層３４とは逆導電型不純物をイオン注入するため、フィールド酸化膜３０界面下のＮ型ウェル拡散層３４の濃度を薄めてしまい、寄生ＭＯＳの反転電圧が低下する。よって本発明では、フィールド酸化膜３０をＰ型ＭＯＳのチャネル形成用フォトレジスト３７で覆い、チャネル形成用の不純物がイオン注入されないようにフォトレジストをパターンニングする。
【００８３】
次に図１７に示す通り、サイドウォール３９を形成し、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造による短チャネル効果を抑制した。なお、図１７の工程は必須の構成要素ではなく、省略する事が出来る。
【００８４】
次に図１８に示す通り、ソース及びドレイン形成用フォトレジスト４０とサイドウォール３９をマスクとして、アクセプター型不純物をイオン注入し、Ｐ型ソース及びドレイン高濃度拡散層４１を形成する。なお、Ｐ型ソース及びドレイン高濃度拡散層４１はフィールド酸化膜３０界面下には拡散しないよう、イオン注入条件を調整する。
【００８５】
次に、ゲート電極３２、Ｐ型ソース及びドレイン高濃度拡散層４１に導電材料を配線を行い、この半導体装置は完成する。
【００８６】
図１９に本発明によるＭＯＳトランジスタのレイアウト構造を示す。図１９のように、チャネル形成用マスク１０４をゲート電極マスク１０３を覆うように配置する。
【００８７】
図２０に本発明は寄生ＭＯＳ敷居値電圧のフィールド酸化膜幅１０５依存性を示す。本発明により、フィールド酸化膜幅（素子分離領域の距離）１０５を縮小しても、寄生ＭＯＳの敷居値電圧は低下しない。
【００８８】
よって、図１９のレイアウト構造に示したフィールド酸化膜幅１０５を縮小する事が出来る。即ち、チップサイズを縮小でき、コスト低減となる。
【００８９】
また、Ｐ型ＭＯＳの出力電流向上及び敷居値電圧調整のため、チャネル形成のイオン注入ドーズ量及びエネルギーを増加出来る。
【００９０】
次に図１８のＢ−Ｂ´における不純物プロファイルを図２１、２２、２３に示す。
【００９１】
図２１はフィールド酸化膜幅１０５が２ｕｍ以上時の不純物プロファイルを示し、一方、図２２はフィールド酸化膜幅１０５が１ｕｍ以下時の不純物プロファイルを示す。図２１、２２の結果から、フィールド酸化膜幅１０５を１ｕｍ以下まで縮小しても、アクセプター及びドナー濃度に顕著な差は見られない。本発明により、フィールド酸化膜３０界面下にはアクセプター型不純物が拡散していないと考えられる。従来技術では、図１１、１２に示す通り、フィールド酸化膜幅２５´が１ｕｍ以下まで縮小すると、アクセプター濃度が１桁程度濃くなる。
【００９２】
次に、図２３はフィールド酸化膜幅１０５が１ｕｍ以下時における断面Ｂ−Ｂ´のドナー濃度ＮＤとアクセプター濃度ＮＡの差分を示す。本発明は、フィールド酸化膜３０界面下へのアクセプター型不純物の拡散を抑制しているので、従来技術よりもドナー濃度ＮＤが濃くなる。
【００９３】
次に、図２４は断面Ｃ-Ｃ´の不純物プロファイルを示す。本発明により、フィールド酸化膜３０界面下には、アクセプター不純物がイオン注入されないため、従来技術よりもアクセプター濃度が薄い。
【００９４】
本実施例によれば、ＭＯＳトランジスタ同士を隣接して形成する半導体装置の製造工程の工程数を低減でき、さらには、フィールド酸化膜幅の縮小が可能となる。そのため、ひいてはチップサイズを縮小することができ、もってコスト低減を図ることが可能となる。
【実施例２】
【００９５】
次に、本発明の別の実施形態として、実施例２を説明する。本実施例が上述の実施例１と異なる点は、ＭＯＳとＭＯＳとを混載するのではなくＭＯＳとＬＤＭＯＳトランジスタ（以下、ＬＤＭＯＳとする）とを混載した半導体装置およびその製造方法の一例を示している点である。図２５〜３０は実施例２に係る半導体装置の製造方法の各工程を説明するための半導体装置断面図である。特に工程の最後の断面図である図３０は本実施例に係る半導体装置の断面図でもある。
【００９６】
図２５に示す通り、初めに、半導体基板にＮ型ウェル拡散層４２を形成後、ＬＯＣＯＳ法にて、フィールド酸化膜４３を形成し、素子分離を行う。その後、Ｐ型ＬＤＭＯＳのドリフト拡散層４４を形成する。
【００９７】
次に、図２６に示す通り、ゲート酸化膜４５を形成し、ポリシリコンを堆積し、ドライエッチング技術を用いて、ゲート電極４６を形成する。また、工程削減（コスト低減）のため、ゲート酸化膜４５及びゲート電極４６はＰ型ＬＤＭＯＳとＰ型ＭＯＳトランジスタを共通化しているが、用途によってはＰ型ＬＤＭＯＳ用とＰ型ＭＯＳ用のゲート酸化膜、ゲート電極は異なった構造及び膜厚を適用することも可能である。次に、Ｐ型ドレイン領域にバッファ層４７を形成する。
【００９８】
次に、図２７に示す通り、Ｐ型ＬＤＭＯＳのＮ型拡散層４８及びエクステンション拡散層４９を形成する。その後、アニール処理により、活性化及び結晶回復を行う。
【００９９】
次に、図２８に示す通り、Ｐ型ＭＯＳのウェル形成用フォトレジスト５０をマスクとして、ドナー型不純物をイオン注入し、Ｎ型ウェル拡散層５１を形成する。その後、マスク及びフォトレジストを変える事無く、アクセプター型不純物をイオン注入し、Ｐ型エクステンション拡散層５２を形成する、最後に、アクセプター型不純物をイオン注入し、Ｐ型ハロー拡散層５３を形成する。なお、Ｎ型エクステンション拡散層５２及びＰ型ハロー拡散層５３は必須の構成要素ではなく、省略する事が出来る。以上の製造方法により、製造工程を低減でき、コスト低減となる。
【０１００】
次に、図２９に示す通りに、Ｐ型ＬＤＭＯＳのチャネル形成用フォトレジスト５４をマスクとして、アクセプタ型不純物をイオン注入し、チャネル拡散層５５を形成する。一般的にＮ型拡散層４８は高濃度なため、Ｖｔｈは高くなってしまう。上記アクセプタ型不純物により、Ｎ型拡散層の濃度を薄める事ができ、Ｖｔｈを低く出来る。一方、Ｐ型ＭＯＳのチャネル拡散層５５はＰ型ＬＤＭＯＳのチャネル形成用フォトレジスト５４を用いて形成出来る。即ち、Ｐ型ＬＤＭＯＳチャネル拡散層とＰ型ＭＯＳチャネル拡散層の形成工程を共通化する。Ｐ型ＭＯＳチャネル形成マスクは上述した実施例１と同様に、フィールド酸化膜４３にアクセプタ不純物はイオン注入されないようにレイアウトする。Ｐ型ＬＤＭＯＳとＰ型ＭＯＳを混載した半導体装置した場合、上述した実施例１と比較して、製造工程を３工程（チャネル形成用フォトレジストパターンニング工程、イオン工程、フォトレジスト除去工程）削減でき、更に、マスク数を１つ削減でき、コスト低減となる。なお、混載する半導体素子はＬＤＭＯＳ以外の形成イオン注入でも適用できる。
【０１０１】
次に、図３０に示す通り、サイドウォール５６を形成し、Ｐ型ソース及びドレイン高濃度拡散層５７を形成する。なお、図３０の工程は必須の構成要素ではなく、省略する事が出来る。
【０１０２】
次に、ゲート電極４６、Ｐ型高濃度ソース及びドレイン拡散層５７に導電材料を配線を行い、この半導体装置は完成する。
【０１０３】
本実施例によれば、ＭＯＳトランジスタとＬＤＭＯＳトランジスタとを隣接して形成する半導体装置の製造工程の工程数を低減でき、さらには、フィールド酸化膜幅の縮小が可能となる。そのため、ひいてはチップサイズを縮小することができ、もってコスト低減を図ることが可能となる。
【実施例３】
【０１０４】
次に、本発明のさらに別の実施形態として、実施例３を説明する。本実施例が上述の実施例１と異なる点は、実施例１における隣接するＭＯＳ同士でそのゲート電極、ウェル拡散層、チャネル拡散層、エクステンション拡散層、ハロー拡散層、ソース及びドレイン拡散層のうちの少なくともいずれか１つの構造が互いに異なる点である。
【０１０５】
図３１は本実施例に係る半導体装置の製造方法の一例を示すプロセスフローである。まず、ウェル拡散層を形成し（Ｓ０１）、次にゲート電極を形成し（Ｓ０２）、チャネル拡散層(Ｓ０３)、エクステンション拡散層を形成し（Ｓ０４）、ハロー拡散層を形成し（Ｓ０５）、ソースおよびドレインを形成し（Ｓ０６）、さらに配線を形成する（Ｓ０７）。
【０１０６】
図３２は本実施例に係る半導体装置の断面図である。半導体基板２９上にＮ型ウェル拡散層３４、５８が形成され、そのＮ型ウェル拡散層３４、５８にＰ型ＭＯＳのチャネル拡散層３８、Ｐ型ソース及びドレイン高濃度拡散層４１、ゲート酸化膜３１、ゲート電極３２が形成され、さらにＰ型ＭＯＳのチャネル拡散層３８の近傍にはＰ型エクステンション拡散層３５およびＰ型ハロー拡散層３６が形成されている。ゲート電極３２の傍らにはサイドウォール３９が形成されている。同図中、左側のＰ型ＭＯＳと右側のＰ型ＭＯＳとはフィールド酸化膜３０によって互いに絶縁分離されており、共通の半導体装置上に隣接して形成される２つのＰ型ＭＯＳトランジスタを構成する。フィールド酸化膜３０はまた、この半導体装置の製造工程においてフィールド酸化膜マスク１０５として機能し、不純物がインプラされない領域の形成に用いられる。
【０１０７】
本実施例によれば、構成要素の形態が互いに異なるＭＯＳトランジスタ同士を隣接して形成する半導体装置の製造工程の工程数を低減でき、さらには、フィールド酸化膜幅の縮小が可能となる。そのため、ひいてはチップサイズを縮小することができ、もってコスト低減を図ることが可能となる。
【実施例４】
【０１０８】
次に、本発明のさらに別の実施形態として、実施例４を説明する。本実施例が上述の実施例１と異なる点は、フィールド酸化膜３０の代わりにＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）５９が採用されている点である。それ以外の構成は実施例１と同様である。
【０１０９】
図３３に示すように、微細化のため、上述した実施例１、２におけるフィールド酸化膜３０がＳＴＩ５９に置き換えられて素子分離を行う場合でも、本発明の半導体装置およびその製造方法は同様に適用可能である。
【０１１０】
本実施例によれば、ＳＴＩによって互いに素子分離されたＭＯＳトランジスタ同士、またはＳＴＩによって互いに素子分離されたＭＯＳトランジスタとＬＤＭＯＳトランジスタとを隣接して形成する半導体装置の製造工程の工程数を低減でき、さらには、フィールド酸化膜幅の縮小が可能となる。そのため、ひいてはチップサイズを縮小することができ、もってコスト低減を図ることが可能となる。
【実施例５】
【０１１１】
次に、本発明のさらに別の実施形態として、実施例５を説明する。本実施例が上述の実施例１と異なる点は、フィールド酸化膜３０に加え、Ｕ溝アイソレーション（酸化膜）６１とＢＯＸ層６０（酸化膜）とがさらに形成されている点である。それ以外の構成は実施例１と同様である。
【０１１２】
図３４に示すように、耐圧向上あるいは素子間のリーク電流抑制のため、上述した実施例１、２におけるフィールド酸化膜３０に加えてＵ溝アイソレーション（酸化膜）６１とＢＯＸ層６０（酸化膜）とがさらに形成される場合でも、本発明の半導体装置およびその製造方法は同様に適用可能である。
【０１１３】
以上の実施例１〜５のうち、特に実施例２以外の各実施例においては、Ｐ型ＭＯＳとＰ型ＭＯＳとを隣接して形成する例を示したが、本発明はこれに限定されず、例えば、Ｐ型ＭＯＳとＮ型ＭＯＳとを隣接して形成された半導体装置およびその製造方法も同様にその範囲に含まれる。
【０１１４】
また、図３１に示す実施例３に係る製造方法のプロセスフローを実施例１、２に適用することも可能である。その場合、まずＮ型ウェル拡散層５８を形成し、次にゲート電極を形成し、その後、チャネル拡散層形成する。
【０１１５】
また、実施例１、２のいずれか一方に実施例３、４、５、６、７のいづれか１つを組み合わせることもできる。
【０１１６】
また、実施例２ではＰ型ＭＯＳとＰ型ＬＤＭＯＳトランジスタとを混載した半導体装置を一例として説明したが、ＬＤＭＯＳトランジスタ以外の素子を混載した半導体装置にも適用可能である。例として、ＩＧＢＴのチャネルを形成するイオン注入、抵抗を形成するイオン注入、共通化する製造方法にも適用できる。
【０１１７】
また、Ｐ型ＭＯＳトランジスタ及びＰ型ＬＤＭＯＳトランジスタの例で説明したが、本発明はこれに限定されず、例えば、当該構造におけるすべての極性を逆にすることで得られるＮ型ＭＯＳトランジスタ及びＮ型ＬＤＭＯＳトランジスタも同様にその範囲に含まれる。
【符号の説明】
【０１１８】
１、２０、２９：半導体基板、
２、２５、３０、４３：フィールド酸化膜、
３：Ｎ型ＭＯＳのウェル形成用フォトレジスト、
４：Ｐ型ウェル拡散層、
５、３３、５０：Ｐ型ＭＯＳのウェル形成用フォトレジスト、
６、３４、４２、５１、５８：Ｎ型ウェル拡散層、
７：Ｎ型ＭＯＳのチャネル形成用フォトレジスト、
８：Ｐ型チャネル拡散層、
９、３７：Ｐ型ＭＯＳのチャネル形成用フォトレジスト、
１０：Ｐ型ＭＯＳのチャネル拡散層、
３８：チャネル拡散層、
１１、２６、３１、４５：ゲート酸化膜、
１２、２８、３２、４６：ゲート電極、
１３：Ｎ型エクステンション拡散層、
１４、５２：Ｐ型エクステンション拡散層、
３５：エクステンション拡散層、
１５、２７、３９、５６：サイドウォール、
１６：Ｎ型ＭＯＳのソース及びドレイン形成用フォトレジスト、
１７：Ｎ型ソース及びドレイン高濃度拡散層、
１８、４０：Ｐ型ＭＯＳのソース及びドレイン形成用フォトレジスト、
１９、５７：Ｐ型ソース及びドレイン高濃度拡散層、
４１：ソース及びドレイン拡散層、
２１：ウェル拡散層、
２２：チャネル拡散層、
２３：ソース及びドレイン拡散層、
２４：エクステンション拡散層、
２５´：フィールド酸化膜幅、
５３：Ｐ型ハロー拡散層、
３６：ハロー拡散層、
４４：Ｐ型ＬＤＭＯＳのドリフト拡散層、
４７：バッファ層、
４８：Ｐ型ＬＤＭＯＳのＮ型拡散層、
４９：Ｐ型ＬＤＭＯＳのエクステンション拡散層、
５４: Ｐ型ＬＤＭＯＳのチャネル形成用フォトレジスト、
５５：Ｐ型ＭＯＳのチャネル拡散層、
５９：ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）、
６０：ＢＯＸ層（酸化膜）、
６１：Ｕ溝アイソレーション（酸化膜）、
６２：チャネル拡散層を形成するための半導体装置製造マスク、
６３：ゲート電極を形成するための半導体装置製造マスク、
６４：アクティブ領域を形成するための半導体装置製造マスク、
６５：ウェル拡散層、エクステンション拡散層及びハロー拡散層を形成するための半導体装置製造マスク、
Ａ-Ａ´：フィールド酸化膜２５界面下の断面、
Ｂ-Ｂ´：フィールド酸化膜１０５界面下の断面、
Ｃ−Ｃ´：Ｐ型ＭＯＳのチャネル拡散層断面、
１０１：ウェルマスク、
１０２：アクティブマスク、
１０３：ゲート電極マスク、
１０４：チャネルマスク、
１０５：フィールド酸化膜マスク、
Ｓ０１：ウェル拡散層形成工程、
Ｓ０２：ゲート電極形成工程、
Ｓ０３：チャネル拡散層形成工程、
Ｓ０４：エクステンション拡散層形成工程、
Ｓ０５：ハロー拡散層形成工程、
Ｓ０６：ソース及びドレイン拡散層形成工程、
Ｓ０７：配線形成工程。
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された第１ウェル拡散層を含む第１の素子と、
前記半導体基板に形成された第１フィールド酸化膜と、
前記第１フィールド酸化膜を介して前記第１の素子と隣接して形成された第２の素子と
を備え、
前記第１ウェル拡散層とは逆導電型の不純物が前記第１フィールド酸化膜の側面下の前記半導体基板にはイオン注入されていない
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１および第２の素子はそれぞれ、半導体基板に形成された前記第１ウェル拡散層と前記第１ソース及びドレイン高濃度拡散層と、前記第１ソース高濃度拡散層と前記第１ドレイン高濃度拡散層の間の半導体基板上に前記第１ゲート酸化膜を介して形成された前記第１ゲート電極と、前記第１ゲート電極の下に前記第１チャネル拡散層とを有する第１ＭＯＳトランジスタである
ことを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第１ＭＯＳトランジスタと構造が異なる前記第２ＭＯＳトランジスタを複数隣接する
ことを特徴とする半導体装置。
【請求項４】
請求項２において、
前記第１および第２の素子は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて互いに素子分離される
ことを特徴とする半導体装置。
【請求項５】
請求項２において、
前記第１および第２の素子は、ＳＯＩ基板に形成され、かつ互いにＵ溝分離される
ことを特徴とする半導体装置。
【請求項６】
請求項１において、
前記第１の素子は、半導体基板に形成された前記第２ウェル拡散層と前記第２ソース及びドレイン高濃度拡散層と、前記第２ソース高濃度拡散層と前記第２ドレイン高濃度拡散層の間の半導体基板上に前記第２ゲート酸化膜を介して形成された前記第２ゲート電極と、前記第２ゲート電極の下に形成された前記第２チャネル拡散層とを有してなる第２ＭＯＳトランジスタであり、
前記第２の素子は、素子分離用の前記第２フィールド酸化膜に囲まれた第２領域の半導体基板に形成された第３ウェル拡散層と、前記第３ウェル拡散層内に形成された前記第２ソース高濃度拡散層と、前記第３ウェル拡散層とは間隔をもって形成された前記第２ドレイン高濃度拡散層と、前記第２ソース高濃度拡散層と前記第２ドレイン高濃度拡散層の間の半導体基板上に第２ゲート酸化膜を介して前記第２ソース高濃度拡散層に隣接し、かつ前記第２ドレイン高濃度拡散層とは間隔をもって形成された第２ゲート電極と、前記第２ドレイン高濃度拡散層に隣接し、前記第２ソース拡散層とは間隔をもって形成された第１ドリフト層と、前記第２ゲート電極の下に形成する前記第３チャネル拡散層と、前記第２ドレイン高濃度拡散層側の前記第２ゲート電極の側面下に前記チャネル拡散層とは間隔をもって形成された電界緩和用のフィールド酸化膜とを有してなるＬＤＭＯＳトランジスタである
ことを特徴とする半導体装置。
【請求項７】
請求項６において、
前記第２ＭＯＳトランジスタの前記第２チャネル拡散層と前記第１ＬＤＭＯＳトランジスタの前記第３チャネル拡散層の前記逆導電型不純物の濃度は同じである
ことを特徴とする半導体装置。
【請求項８】
請求項６において、
前記半導体装置は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて素子分離が形成されている
ことを特徴とする半導体装置。
【請求項９】
請求項６において、
前記半導体装置は、ＳＯＩ基板に形成され、かつＵ溝分離が形成されている
ことを特徴とする半導体装置。
【請求項１０】
請求項１において、
前記第１の素子は、半導体基板に形成された前記第２ウェル拡散層と前記第２ソース及びドレイン高濃度拡散層と、前記第２ソース高濃度拡散層と前記第２ドレイン高濃度拡散層の間の半導体基板上に前記第２ゲート酸化膜を介して形成された前記第２ゲート電極と、前記第２ゲート電極の下に形成された前記第２チャネル拡散層とを有してなる第２ＭＯＳトランジスタであり、
前記第２の素子は、ＩＧＢＴ、バイポーラ素子、および抵抗素子のうちの少なくとも１つである
ことを特徴とする半導体装置。
【請求項１１】
半導体基板に第１の素子を素子分離用の第１フィールド酸化膜を介して第２の素子と隣接して形成する半導体装置の製造方法であって、
前記第１フィールド酸化膜の側面下の前記半導体基板には逆導電型不純物がイオン注入されないよう、第１チャネル形成用のフォトレジスト膜をパターンニングする工程を含む
ことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１において、
前記第１の素子としての第１ＭＯＳトランジスタを素子分離用の第１フィールド酸化膜を介して前記第２の素子としての他の第１ＭＯＳトランジスタと隣接して形成する半導体装置の製造方法であって、
(a) 半導体基板上にＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法により、前記第１フィールド酸化膜を形成する工程と、
(b) 前記（a）工程の後、第１ゲート酸化膜を形成後、ポリシリコンを堆積し、ドライエッチング技術を用い、第１ゲート電極を形成する工程と、
(c) 前記（b）工程の後、第１ウェル形成用のフォトレジスト膜をマスクにし、第１ウェル拡散層を形成する工程と、
(d) 前記（c）工程の後、第１チャネル形成用のフォトレジスト膜をマスクにし、前記第１ウェル拡散層とは逆導電型不純物を注入し、第１チャネル拡散層を形成する工程と、第１エクステンション拡散層を形成する工程と、第１ハロー拡散層を形成する工程と、
(e) 前記（d）工程の後、自己整合にて、第１サイドウォールを形成する工程と、
(f) 前記（e）工程の後、第１ソース及びドレイン高濃度拡散層を形成する工程と
を有する
ことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２において、
前記第１ＭＯＳトランジスタと構造が異なる第２ＭＯＳトランジスタを複数隣接して有する
ことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２において、
前記(a)工程は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて素子分離を形成する工程を含む
ことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２において、
前記第１ＭＯＳトランジスタは、ＳＯＩ基板に形成され、かつＵ溝分離される
ことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１１において、
前記第１の素子としての第１ＭＯＳトランジスタを素子分離用のフィールド酸化膜を介して前記第２の素子としての他の第１ＭＯＳトランジスタと隣接して形成する半導体装置の製造方法であって、
(g) 半導体基板上にＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法により、前記第１フィールド酸化膜を形成する工程と、
(h) 前記（g）工程の後、前記第１ウェル形成用のフォトレジスト膜をマスクにし、前記第１ウェル拡散層を形成する工程と、
(i) 前記（h）工程の後、ポリシリコンを堆積し、ドライエッチング技術を用い、前記第１ゲート電極を形成する工程と、
(j) 前記（i）工程の後、前記第１チャネル形成用のフォトレジスト膜をマスクにし、前記第１ウェル拡散層とは逆導電型不純物を注入し、前記第１チャネル拡散層を形成する工程と、前記第１エクステンション拡散層を形成する工程と、前記第１ハロー拡散層を形成する工程と、
(k) 前記（j）工程の後、自己整合にて、前記第１サイドウォールを形成する工程と、
(l) 前記（k）工程の後、前記第１ソース及びドレイン高濃度拡散層を形成する工程と
を有する
ことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６において、
前記(g)工程は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて素子分離を形成する工程を含む
ことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６において、
前記第１ＭＯＳトランジスタと構造が異なる前記第２ＭＯＳトランジスタを複数隣接して有する
ことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１６において、
前記第１ＭＯＳトランジスタは、ＳＯＩ基板に形成され、かつ互いにＵ溝分離されることを特徴とする半導体装置の製造方法。
【請求項２０】
半導体基板の第１領域に形成された第１ＬＤＭＯＳトランジスタと、前記半導体基板の前記第１領域とは異なる第２領域に形成された第２ＭＯＳトランジスタとを形成する半導体装置の製造方法であって、
(m) 半導体基板上にＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法により、第２フィールド酸化膜を形成する工程と、
(n) 前記（m）工程の後、第２ゲート酸化膜を形成後、ポリシリコンを堆積し、ドライエッチング技術を用い、前記第１ＬＤＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタの第２ゲート電極を形成する工程と、
(o) 前記（n）工程の後、前記第２ＭＯＳトランジスタの第２ウェル拡散層を形成する工程と第２エクステンション拡散層を形成する工程と、第２ハロー拡散層を形成する工程と、
(p) 前記（o）工程の後、前記第１ＬＤＭＯＳトランジスタの第３チャネル拡散層と前記第２ＭＯＳトランジスタの前記第２ウェル拡散層とは逆導電型不純物をイオン注入し、第２チャネル拡散層を形成する工程と、
(r) 前記（p）工程の後、前記第１ＬＤＭＯＳトランジスタと前記第２ＭＯＳトランジスタの第２サイドウォールを形成する工程と、
(s) 前記（r）工程の後、前記第１ＬＤＭＯＳトランジスタと前記第２ＭＯＳトランジスタの第２ソース及びドレイン高濃度拡散層を形成する工程と
を有し、
前記（p）工程にて、前記第２ＭＯＳトランジスタの前記第２チャネル拡散層を形成するにあたり、前記第２フィールド酸化膜の側面下の半導体基板には前記逆導電型不純物がイオン注入出来ないよう、フォトレジスト膜をパターンニングする
ことを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板と、
前記半導体基板に形成された第１ウェル拡散層を含む第１の素子と、
前記半導体基板に形成された第１フィールド酸化膜と、
前記第１フィールド酸化膜を介して前記第１の素子と隣接して形成された第２の素子と
を備え、
前記第１ウェル拡散層とは逆導電型の不純物が前記第１フィールド酸化膜の側面下の前記半導体基板にはイオン注入されていない
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１および第２の素子はそれぞれ、半導体基板に形成された前記第１ウェル拡散層と前記第１ソース及びドレイン高濃度拡散層と、前記第１ソース高濃度拡散層と前記第１ドレイン高濃度拡散層の間の半導体基板上に前記第１ゲート酸化膜を介して形成された前記第１ゲート電極と、前記第１ゲート電極の下に前記第１チャネル拡散層とを有する第１ＭＯＳトランジスタである
ことを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第１ＭＯＳトランジスタと構造が異なる前記第２ＭＯＳトランジスタを複数隣接する
ことを特徴とする半導体装置。
【請求項４】
請求項２において、
前記第１および第２の素子は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて互いに素子分離される
ことを特徴とする半導体装置。
【請求項５】
請求項２において、
前記第１および第２の素子は、ＳＯＩ基板に形成され、かつ互いにＵ溝分離される
ことを特徴とする半導体装置。
【請求項６】
請求項１において、
前記第１の素子は、半導体基板に形成された前記第２ウェル拡散層と前記第２ソース及びドレイン高濃度拡散層と、前記第２ソース高濃度拡散層と前記第２ドレイン高濃度拡散層の間の半導体基板上に前記第２ゲート酸化膜を介して形成された前記第２ゲート電極と、前記第２ゲート電極の下に形成された前記第２チャネル拡散層とを有してなる第２ＭＯＳトランジスタであり、
前記第２の素子は、素子分離用の前記第２フィールド酸化膜に囲まれた第２領域の半導体基板に形成された第３ウェル拡散層と、前記第３ウェル拡散層内に形成された前記第２ソース高濃度拡散層と、前記第３ウェル拡散層とは間隔をもって形成された前記第２ドレイン高濃度拡散層と、前記第２ソース高濃度拡散層と前記第２ドレイン高濃度拡散層の間の半導体基板上に第２ゲート酸化膜を介して前記第２ソース高濃度拡散層に隣接し、かつ前記第２ドレイン高濃度拡散層とは間隔をもって形成された第２ゲート電極と、前記第２ドレイン高濃度拡散層に隣接し、前記第２ソース拡散層とは間隔をもって形成された第１ドリフト層と、前記第２ゲート電極の下に形成する前記第３チャネル拡散層と、前記第２ドレイン高濃度拡散層側の前記第２ゲート電極の側面下に前記チャネル拡散層とは間隔をもって形成された電界緩和用のフィールド酸化膜とを有してなるＬＤＭＯＳトランジスタである
ことを特徴とする半導体装置。
【請求項７】
請求項６において、
前記第２ＭＯＳトランジスタの前記第２チャネル拡散層と前記第１ＬＤＭＯＳトランジスタの前記第３チャネル拡散層の前記逆導電型不純物の濃度は同じである
ことを特徴とする半導体装置。
【請求項８】
請求項６において、
前記半導体装置は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて素子分離が形成されている
ことを特徴とする半導体装置。
【請求項９】
請求項６において、
前記半導体装置は、ＳＯＩ基板に形成され、かつＵ溝分離が形成されている
ことを特徴とする半導体装置。
【請求項１０】
請求項１において、
前記第１の素子は、半導体基板に形成された前記第２ウェル拡散層と前記第２ソース及びドレイン高濃度拡散層と、前記第２ソース高濃度拡散層と前記第２ドレイン高濃度拡散層の間の半導体基板上に前記第２ゲート酸化膜を介して形成された前記第２ゲート電極と、前記第２ゲート電極の下に形成された前記第２チャネル拡散層とを有してなる第２ＭＯＳトランジスタであり、
前記第２の素子は、ＩＧＢＴ、バイポーラ素子、および抵抗素子のうちの少なくとも１つである
ことを特徴とする半導体装置。
【請求項１１】
半導体基板に第１の素子を素子分離用の第１フィールド酸化膜を介して第２の素子と隣接して形成する半導体装置の製造方法であって、
前記第１フィールド酸化膜の側面下の前記半導体基板には逆導電型不純物がイオン注入されないよう、第１チャネル形成用のフォトレジスト膜をパターンニングする工程を含む
ことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１において、
前記第１の素子としての第１ＭＯＳトランジスタを素子分離用の第１フィールド酸化膜を介して前記第２の素子としての他の第１ＭＯＳトランジスタと隣接して形成する半導体装置の製造方法であって、
(a) 半導体基板上にＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法により、前記第１フィールド酸化膜を形成する工程と、
(b) 前記（a）工程の後、第１ゲート酸化膜を形成後、ポリシリコンを堆積し、ドライエッチング技術を用い、第１ゲート電極を形成する工程と、
(c) 前記（b）工程の後、第１ウェル形成用のフォトレジスト膜をマスクにし、第１ウェル拡散層を形成する工程と、
(d) 前記（c）工程の後、第１チャネル形成用のフォトレジスト膜をマスクにし、前記第１ウェル拡散層とは逆導電型不純物を注入し、第１チャネル拡散層を形成する工程と、第１エクステンション拡散層を形成する工程と、第１ハロー拡散層を形成する工程と、
(e) 前記（d）工程の後、自己整合にて、第１サイドウォールを形成する工程と、
(f) 前記（e）工程の後、第１ソース及びドレイン高濃度拡散層を形成する工程と
を有する
ことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２において、
前記第１ＭＯＳトランジスタと構造が異なる第２ＭＯＳトランジスタを複数隣接して有する
ことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１２において、
前記(a)工程は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて素子分離を形成する工程を含む
ことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２において、
前記第１ＭＯＳトランジスタは、ＳＯＩ基板に形成され、かつＵ溝分離される
ことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１１において、
前記第１の素子としての第１ＭＯＳトランジスタを素子分離用のフィールド酸化膜を介して前記第２の素子としての他の第１ＭＯＳトランジスタと隣接して形成する半導体装置の製造方法であって、
(g) 半導体基板上にＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法により、前記第１フィールド酸化膜を形成する工程と、
(h) 前記（g）工程の後、前記第１ウェル形成用のフォトレジスト膜をマスクにし、前記第１ウェル拡散層を形成する工程と、
(i) 前記（h）工程の後、ポリシリコンを堆積し、ドライエッチング技術を用い、前記第１ゲート電極を形成する工程と、
(j) 前記（i）工程の後、前記第１チャネル形成用のフォトレジスト膜をマスクにし、前記第１ウェル拡散層とは逆導電型不純物を注入し、前記第１チャネル拡散層を形成する工程と、前記第１エクステンション拡散層を形成する工程と、前記第１ハロー拡散層を形成する工程と、
(k) 前記（j）工程の後、自己整合にて、前記第１サイドウォールを形成する工程と、
(l) 前記（k）工程の後、前記第１ソース及びドレイン高濃度拡散層を形成する工程と
を有する
ことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１６において、
前記(g)工程は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）にて素子分離を形成する工程を含む
ことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１６において、
前記第１ＭＯＳトランジスタと構造が異なる前記第２ＭＯＳトランジスタを複数隣接して有する
ことを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１６において、
前記第１ＭＯＳトランジスタは、ＳＯＩ基板に形成され、かつ互いにＵ溝分離されることを特徴とする半導体装置の製造方法。
【請求項２０】
半導体基板の第１領域に形成された第１ＬＤＭＯＳトランジスタと、前記半導体基板の前記第１領域とは異なる第２領域に形成された第２ＭＯＳトランジスタとを形成する半導体装置の製造方法であって、
(m) 半導体基板上にＬＯＣＯＳ（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法により、第２フィールド酸化膜を形成する工程と、
(n) 前記（m）工程の後、第２ゲート酸化膜を形成後、ポリシリコンを堆積し、ドライエッチング技術を用い、前記第１ＬＤＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタの第２ゲート電極を形成する工程と、
(o) 前記（n）工程の後、前記第２ＭＯＳトランジスタの第２ウェル拡散層を形成する工程と第２エクステンション拡散層を形成する工程と、第２ハロー拡散層を形成する工程と、
(p) 前記（o）工程の後、前記第１ＬＤＭＯＳトランジスタの第３チャネル拡散層と前記第２ＭＯＳトランジスタの前記第２ウェル拡散層とは逆導電型不純物をイオン注入し、第２チャネル拡散層を形成する工程と、
(r) 前記（p）工程の後、前記第１ＬＤＭＯＳトランジスタと前記第２ＭＯＳトランジスタの第２サイドウォールを形成する工程と、
(s) 前記（r）工程の後、前記第１ＬＤＭＯＳトランジスタと前記第２ＭＯＳトランジスタの第２ソース及びドレイン高濃度拡散層を形成する工程と
を有し、
前記（p）工程にて、前記第２ＭＯＳトランジスタの前記第２チャネル拡散層を形成するにあたり、前記第２フィールド酸化膜の側面下の半導体基板には前記逆導電型不純物がイオン注入出来ないよう、フォトレジスト膜をパターンニングする
ことを特徴とする半導体装置の製造方法。
【図１】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図２Ａ】
【図２Ｂ】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【公開番号】特開２０１１−９６８６２（Ｐ２０１１−９６８６２Ａ）
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願番号】特願２００９−２４９６７３（Ｐ２００９−２４９６７３）
【出願日】平成２１年１０月３０日（２００９．１０．３０）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２３年５月１２日（２０１１．５．１２）
【国際特許分類】
【出願日】平成２１年１０月３０日（２００９．１０．３０）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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