【課題】電源電圧の変動等に対する発振周波数の変化を抑制し、より安定な周波数を出力する発振回路を提供する。
【解決手段】第１の端子と第２の端子との間に接続された定電流回路と、電源電圧端子間の電位差によって周波数が変化する電圧制御発振回路と、ｎチャネル型トランジスタと、定電流回路によりゲートソース間電圧が一定となるｐチャネル型トランジスタと、容量と、を有し、ｐチャネル型トランジスタのソースは第１の端子に、ドレインはｎチャネル型トランジスタのドレインおよびゲートに接続され、ｎチャネル型トランジスタのソースは第２の端子に、ゲートは容量を介して第２の端子に接続される発振回路により、安定な周波数を出力する。 （もっと読む）

【課題】 複数の結晶方位の半導体基板領域を有するＣＭＯＳデバイス及びＣＭＯＳ構造体、及び、そのようなＣＭＯＳデバイス及びＣＭＯＳ構造体を製造するための方法を提供する。
【解決手段】 ＣＭＯＳ構造体は、半導体基板内の第１の活性領域を用いて配置された第１のデバイスを含み、第１の活性領域は、平坦であり、第１の結晶方位を有する。ＣＭＯＳ構造体はまた、半導体基板内の第２の活性領域を用いて配置された第２のデバイスを含み、第２の活性領域は、立体的形状であり、第１の結晶方位の存在しない第２の結晶方位をもつ。第１の結晶方位及び第２の結晶方位は、典型的には電荷キャリア移動度に関して、第１のデバイス及び第２のデバイスの性能を最適化することを可能にする。立体的形状の第２の活性領域はまた、単一厚さを有する。ＣＭＯＳ構造体は、立体的形状の第２の活性領域を形成するための結晶学的特異性エッチャントを用いて製造することができる。 （もっと読む）

ＩＩＩーＶ族材料ＣＭＯＳデバイスは、その層のいくつかにわたって実質的に同じＮＭＯＳ部及びＰＭＯＳ部を有し得る。これは、ＣＭＯＳデバイスが、ＮＭＯＳ部とＰＭＯＳ部との間の熱膨張不整合の係数を作り、阻止することを可能にし得る。
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【課題】電源ノイズ解析モデルの解析時間を短縮することができる。
【解決手段】コンピュータ１を、抽出手段２、コンタクト検出手段３、モデル作成手段４、シミュレーション実行手段５として機能させることができる。抽出手段２は、半導体集積回路のレイアウトデータ６からコンタクトのパターンを抽出する。コンタクト検出手段３は、半導体集積回路内のパターンからノイズの影響を受ける回路に最も近いコンタクト、もしくは最も近いコンタクトを含むコンタクト群を検出する。モデル作成手段４は、ノイズの発生源からコンタクト検出手段３により検出されたコンタクトまでの基板を介してノイズを伝搬する素子を除いてデータ解析用モデルを作成する。シミュレーション実行手段５は、作成されたデータ解析用モデルを用いてシミュレーションを行う。 （もっと読む）

【課題】ランタンアルミニウム酸化物を絶縁膜として用いた半導体装置において、この絶縁膜に積層する電極として必要な特性を満たすと共に、各種半導体装置製造過程を経てもその絶縁膜特性を劣化させることのないゲート電極を見出し、微細化に対応可能なスタック構造を有する半導体装置を提供する。
【解決手段】本発明の一実施形態に係るＣＭＯＳ回路は、ｎＭＩＳは、ランタンアルミニウム酸化物を用いたゲート絶縁膜１９、ＬａｘＡｌ１−ｘ（但し０．２１≦ｘ≦０．３３）で表されるランタンアルミニウム合金を用いたゲート電極２１、及びソース及びドレイン領域３５とを具備し、ｐＭＩＳは、ランタンアルミニウム酸化物を用いたゲート絶縁膜１９、ＬａｘＡｌ１−ｘＮｙＨｚ（但し０．２１≦ｘ≦０．３３、０．１５≦ｙ≦０．５、０≦ｚ≦０．１）で表されるランタンアルミニウム合金を用いたゲート電極２１を具備する。 （もっと読む）

【課題】パワーデバイスへの適用に適したIII-Ｖ族窒化物半導体ＭＩＳ型電界効果トランジスタを提供する。
【解決手段】この電界効果トランジスタは、サファイア基板１上に窒化物半導体積層構造部２を配置して構成されている。窒化物半導体積層構造部２は、Ｎ型ＧａＮ層５、このＮ型ＧａＮ層５に積層されたＰ型ＧａＮ層６、およびこのＰ型ＧａＮ層６に積層されたＮ型ＧａＮ層７を有している。窒化物化合物半導体積層構造部２には、断面Ｖ字形のトレンチ１６が形成されており、このトレンチ１６の側壁は、Ｎ型ＧａＮ層５、Ｐ型ＧａＮ層６およびＮ型ＧａＮ層７に跨る壁面１７を形成している。この壁面１７にゲート絶縁膜が形成され、さらに、このゲート絶縁膜１９を挟んで壁面１７に対向するようにゲート電極２０が形成されている。 （もっと読む）

【課題】 性能が向上した垂直型電界効果トランジスタ・アレイを提供すること。
【解決手段】 垂直型電界効果トランジスタの半導体構造体、及び垂直型電界効果トランジスタの半導体構造体を製造する方法が、半導体ピラーのアレイを提供する。半導体ピラー・アレイ内の各半導体ピラーの各垂直部分は、隣接する半導体ピラーまでの分離距離より広い線幅を有する。代替的に、アレイは、随意的に上記の線幅及び分離距離の制限の中で、異なる線幅を有する半導体ピラーを含むことができる。半導体ピラーのアレイを製造する方法は、エッチング・マスクとして用いられる前に少なくとも１つのスペーサ層が環状に増大される、フォトリソグラフィを用いて最小寸法に作られたピラー・マスク層を用いる。 （もっと読む）

【課題】電極の接触抵抗、電極自身の抵抗の低減によって高性能化した電界効果トランジスタを含む半導体装置およびその製造方法を提供する。
【解決手段】 半導体基板２００に形成されたチャネル領域１０６と、ゲート絶縁膜１０１を介して形成されたゲート電極と、チャネル領域１０６の両側に形成されたソース電極およびドレイン電極を具備するｎ型電界効果トランジスタを含み、ソース電極およびドレイン電極が第１の金属のシリサイド１１０ａで形成され、半導体基板２００と第１の金属のシリサイド１１０ａとの界面に、第２の金属１２０ａを含有する界面層が形成され、第２の金属１２０ａの仕事関数が第１の金属のシリサイド１１０ａの仕事関数よりも小さく、かつ、第２の金属１２０ａのシリサイドの仕事関数が第１の金属のシリサイド１１０ａの仕事関数よりも小さいことを特徴とする半導体装置およびその製造方法。 （もっと読む）

【課題】接合により形成された単結晶半導体層を有する半導体装置において、単結晶半導体層の接合によって生じる表面段差を低減する。
【解決手段】誘電体基板３３に支持された第１および第２の半導体素子１００Ａ、１００Ｂを備える半導体装置２００の製造方法であって、（ｃ）単結晶半導体基板１の第１主面Ｓ１における半導体素子形成領域Ｔ１、Ｔ２に、活性層領域２５Ａ、２５Ｂとをそれぞれ形成する工程と、（ｄ）単結晶半導体基板１に剥離用物質２７を注入することにより、単結晶半導体基板１における素子分離領域１０よりも第２主面Ｓ２の側に剥離層２８を形成する工程と、（ｅ）単結晶半導体基板１における剥離層２８よりも第２主面Ｓ２の側に位置する部分１ｂを、単結晶半導体基板１から剥離することにより、半導体素子形成領域Ｔ１、Ｔ２を含む単結晶半導体層１ａを得る工程と、（ｆ）単結晶半導体層１のエッチングまたは研磨を行う工程とを包含する。 （もっと読む）

静電放電保護回路を化合物半導体素子および回路に提供するための装置および方法が開示される。静電放電保護回路は、第１の端子および第２の端子を備える。静電放電保護回路は、第１の端子と第２の端子との間に動作可能に連結されたトランジスタ分路要素であって、第１の端子と第２の端子との間に双方向性の放電経路を提供することができるトランジスタ分路要素をさらに備える。静電放電保護回路は、第２の端子に動作可能に連結された遮断要素であって、トランジスタ分路要素をターンオフの状態に維持することができる遮断要素をさらに備える。
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【課題】 集積回路の全体寸法を著しく増大させることなく、デュアル応力ライナ境界問題を克服する方法及び半導体構造体を提供すること。
【解決手段】 本発明によれば、デュアル応力ライナ境界又はその間のギャップは、隣接するダミー・ゲート領域上に強いて置くようにされる。隣接するダミー・ゲート領域上にデュアル応力ライナ境界又はギャップを強いて置くようにすることによって、デュアル応力ライナ境界又はギャップに関連する大きな応力が、半導体基板にではなくダミー・ゲート材料に移行する。したがって、最も近くに隣接するＦＥＴに対するデュアル応力ライナ境界の影響が低減される。さらに、本発明を用いてデバイス変動性及びパッキング密度の利点が達成される。 （もっと読む）

【課題】 簡単化されたデュアル応力ライナ構成を用いる向上した性能をもつ半導体構造体を提供すること。
【解決手段】 ゲート誘電体の下にあるチャネル領域内の応力を強化するために、新しいデュアル応力ライナ構成が用いられる、完全にシリサイド化されたゲート電極を有するｎＦＥＴを含む半導体構造体が提供される。新しいデュアル応力ライナ構成は、ｎＦＥＴの完全にシリサイド化されたゲート電極の上面と実質的に同一平面にある上面を有する第１の応力ライナを含む。本発明によると、第１の応力ライナは、完全にシリサイド化されたゲート電極を含むｎＦＥＴの上には存在しない。代わりに、本発明の第１の応力ライナは、完全にシリサイド化されたゲート電極を有するｎＦＥＴを部分的に包み込む、すなわちその両側を囲む。第１の応力ライナのものと反対の極性を有する（すなわち、反対の応力型の）第２の応力ライナが、第１の応力ライナの上面上及び完全にシリサイド化されたＦＥＴを含むｎＦＥＴの上に配置される。本発明によると、第１の応力ライナは引張応力ライナであり、第２の応力ライナは圧縮応力ライナである。 （もっと読む）

【課題】フルシリサイドゲートトランジスタを有するＣＭＯＳ回路に関して、P/N境界に於いて側壁方向からもシリサイド反応が進むため、中間的な組成のシリサイドが形成され、P/N境界が拡大化する。P/N境界に急峻な段差部があるため、当該箇所にコンタクトホールを配置する場合において、バリアメタルが十分な膜厚で形成できなくなり、電極材とプラグ材成膜ガスとが反応してコンタクト不良が発生する。
【解決手段】P/N分離領域を成す素子分離構造３０１Ａの上方のP/N境界に於いてポリシリコン膜３０４が形成する段差部の側壁部３１４Ｓ上に、絶縁性のシリサイド保護膜３１５を形成する。その後、ポリシリコン膜３０４及び保護膜３１５を被覆するシリサイド化金属３１６を成膜する。その上で、熱処理を行って、両膜３０４，３１６との間にシリサイド化反応を行わせる。保護膜３１５は側壁方向からのシリサイド反応を生じさせない。 （もっと読む）

【課題】半導体装置とリーダ／ライタとの通信方式にＡＳＫ方式を用いる場合、リーダ／ライタから半導体装置へデータを送信していない場合に、半導体装置からリーダ／ライタへ送信したデータにより、無線信号の振幅が変化する。したがって、半導体装置が送信したデータを、リーダ／ライタから送信されたデータと誤って認識する場合がある。
【解決手段】半導体装置を、アンテナ回路と、送信回路と、受信回路と、演算処理回路と、から構成する。アンテナ回路において、無線信号を送受信する。また、送信回路は、アンテナ回路が無線信号を送信中か否かを示す信号を受信回路に出力する （もっと読む）

本発明は、ワイドバンドギャップデバイスを電圧過渡の抑制の間の損傷から保護する方法及びデバイスである。アバランシェ耐量を向上させることは、ワイドバンドギャップデバイスのブロック接合部に１つ以上のダイオード又はＰＮＰトランジスタを配置することにより達成される。
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【課題】レーザー光を用いて半導体基板を部分に応じて異なる温度で熱処理できる半導体装置の製造方法を提供する。
【解決手段】半導体デバイスＡ，Ｂが形成される形成領域Ａ２，Ｂ２のうち、特定の形成領域を露出して他の形成領域を被覆する様にして、半導体基板１上に反射膜３をパターニングし、その反射膜３を介して半導体基板１の一面全体にレーザー光７を照射して、前記他の形成領域に含まれる不純物注入領域については反射膜３により保護（反射）されて熱処理されず、前記特定の形成領域に含まれる不純物注入領域だけを熱処理し、その後、反射膜３を除去し、前記特定の形成領域を変えて上記の処理を繰り返すことで前記他の形成領域に含まれる不純物注入領域を順に熱処理する。 （もっと読む）

ソース（３０）の抵抗がドレイン（４０）よりも高いトランジスタ（２２）は、記憶回路（１０）におけるプル・アップ素子（２０）として最適である。トランジスタは、ソース抵抗を有するソース注入を備えたソース領域を有している。ソース領域はサリサイド化されない。トランジスタの電気伝導を制御するため、制御電極領域（５０）がソース領域に隣接している。ドレイン領域（４０）は、制御電極領域に隣接すると共に、ソース領域とは反対側に設けられている。ドレイン領域は、ドレイン抵抗を有しサリサイド化されたドレイン注入を有している。ソース領域の物理特性はドレイン領域とは異なるため、ソース抵抗はドレイン抵抗よりも高くなっている。
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【課題】別々の表面配向（すなわちハイブリッド表面配向）を有する半導体基板を提供する。
【解決手段】第一のデバイス領域２は、第一の等価結晶面の組の一つの方位に配向した実質的に平坦な表面１６Ａを有し、第二のデバイス領域は、第二の、別の等価結晶面の組の方位に配向した複数の交差する表面１６Ｂを有する突起形半導体構造物１８を含む。そのような半導体基板を用いて、半導体デバイス構造を形成することができる。詳しくは、第一のデバイス領域に第一の電界効果トランジスタ（ＦＥＴ）を形成することができ、第一のＦＥＴは、第一のデバイス領域の実質的に平坦な表面に沿って延在するチャネルを含む。第二のデバイス領域に第二の、相補ＦＥＴを形成することができ、第二の、相補ＦＥＴは、第二のデバイス領域にある突起形半導体構造物の複数の交差する表面に沿って延在するチャネルを含む。 （もっと読む）

半導体基板中にバイポーラ接合トランジスタＢＪＴを形成するプロセス、および本プロセスに従って形成されたＢＪＴ。ＢＪＴ構造体の下に重なる埋込分離領域がＢＪＴ構造体をｐ型半導体基板から分離するために形成される。ＢＪＴサブコレクタと埋込分離領域の間の静電容量を減少させるために、サブコレクタを注入する前に基板面に離間した構造体が形成される。サブコレクタは、離間した構造体を通じて、また離間した構造体の中間の領域にイオンを注入することによって形成される。形成されたＢＪＴサブコレクタは、したがって本体部分およびそこから延在する端部を備え、端部は、端部に注入するイオンが離間した構造体を通過しなければならないために、本体部分よりも浅い深度に位置する。端部の浅い深度によって、静電容量が減少する。
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【課題】シリコン・ナイトライド・キャップを用いて内因性応力を加えられたシリサイドを有するＣＭＯＳデバイスを形成するための構造および方法を提供する。
【解決手段】最初に、ＦＥＴのＳ／Ｄ領域の上にシリサイド金属Ｍを含む金属層を形成した後、第一のアニール工程を行って第一の相の金属シリサイド（ＭＳｉ_ｘ）を含むＳ／Ｄ金属シリサイド層を形成する。次に、ＦＥＴの上にシリコン・ナイトライド層を形成した後、第二のアニール工程を行う。第二のアニール工程の間に、金属シリサイドは、第一の相（ＭＳｉ_ｘ）から第二の相（ＭＳｉ_ｙ）、ここで×＜ｙ、へ変換される。金属シリサイド変換によって、ＦＥＴのＳ／Ｄ金属シリサイド層の中で体積収縮または膨張のどちらかが引き起こされ、その結果、シリコン・ナイトライド層によって閉じ込められているＳ／Ｄ金属シリサイド層の中では、内因性の引張り応力または圧縮応力が発生する。 （もっと読む）