【課題】スイッチング部に分子を用いるトランジスタの性能の劣化を防止することができ、かつ製造コストの低減を図ることができる三次元集積回路装置の製造方法を提供する。
【解決手段】ソース電極の頂点とドレイン電極の頂点とが互いに対向して設けられたＩＣチップ１１、３１、３２を実装基板３０上に順次積層する。これらの実装基板３０およびＩＣチップ１１、３１、３２のそれぞれの間の隙間３４に分子溶液を毛細管現象により注入する。自己組織化により分子溶液中の分子をソース電極の頂点とドレイン電極の頂点との間に接続する。 （もっと読む）

【課題】高い反転層キャリア移動度を有するシングルメタルＣＭＩＳＦＥＴを提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板上に形成されたｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタとを具備し、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタは、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極層を夫々備え、ｐチャネルＭＩＳトランジスタとｎチャネルＭＩＳトランジスタのゲート電極における、少なくともゲート絶縁膜と接する最下層は、ＴａとＣを含む同一組成を有し、ＣとＴａとの合計に対するＴａのモル比（Ｔａ／（Ｔａ＋Ｃ））が０．５より大であり、最下層は同一配向性を有することを特徴とする。 （もっと読む）

【課題】層の１つの面と基板の１つの面との分子接着を使用して固定することにより界面を形成する工程を含み、後の剥離に適合するように制御されたレベルで界面が機械的に保持される、剥離可能な基板の製造方法を提供する。
【解決手段】基板１１と活性層１４は単結晶であり、２つの中間層１２、１３はそれぞれ基板１１および薄層１４に接合される。接合される層が接合前に粗面化されているが、強化熱処理されてない基板に熱酸化により、酸化物層１５が形成される。この剥離可能な基板（１１+１２+１３+１４+１５）は活性層の最終支持基盤16に分子接着される。エッチングにより２つの界面１２/１３、１５/１６が優先的にエイッチングされ、機械的剥離により、最終構造１３+１４+１５+１６が完全に分離し、フッ化水素エッチング等により、酸化物１３を除去するとＳＯＩ構造がえられる。 （もっと読む）

【課題】化合物半導体デバイスのスイッチング速度等の性能を向上できる半導体基板を提供する。
【解決手段】シリコン基板１０２と、シリコン基板の上に形成された絶縁膜１０４であってアスペクト比が√３／３以上のシリコン基板に達する開口部を有する絶縁膜１０４と、開口部に形成された化合物半導体結晶１０８であって絶縁膜１０４の表面より凸に形成されたシード化合物半導体結晶１０８と、シード化合物半導体結晶１０８の特定面をシード面として、絶縁膜の上にラテラル成長されたラテラル成長化合物半導体層１１２と、を備えた半導体基板。 （もっと読む）

【課題】半導体と金属との界面において、接合する金属の実効仕事関数を最適化した半導体装置を提供することを可能にする。
【解決手段】半導体膜４ａと、半導体膜上に形成された酸化膜６ｂと、酸化膜上に形成された金属膜１２ａとを備え、酸化膜がＨｆ酸化膜或いはＺｒ酸化膜であって、酸化膜に、Ｖ、Ｃｒ、Ｍｎ、Ｎｂ、Ｍｏ、Ｔｃ、Ｗ、Ｒｅから選ばれた少なくとも一つの元素が添加されている。 （もっと読む）

【課題】半導体層を剥離後の半導体基板を再利用しつつ、特性が均一なチャネル領域とソース／ドレイン領域とを提供することを課題とする。
【解決手段】予め半導体基板にチャネル領域とソース／ドレイン領域の複数層の厚さに対応するイオン注入領域を形成し、この基板を水素注入よる転写法に使用することで、上記課題を解決する。 （もっと読む）

【課題】異なる誘電体材料を含む、デュアル仕事関数半導体デバイスの製造方法を提供する。
【解決手段】第１領域Ｉと第２領域ＩＩとを有する基板５を用意し、（ｉ）第１領域Ｉと第２領域ＩＩを覆うようにホスト誘電体層１を形成し、（ｉｉ）第１領域Ｉと第２領域ＩＩの上のホスト誘電体層１を覆うように第１誘電体キャップ層２を形成した後、（ｉｉｉ）第１領域Ｉの上の下位層１に対して選択的に、第１誘電体キャップ層１を除去して、第１領域Ｉの上の下位層１を露出させ、（ｉｖ）第１領域Ｉの上の下位層１と、第２領域ＩＩの上の第１誘電体キャップ層２とを覆うようにＨｆベースの誘電体キャップ層３を形成し、（ｖ）第１領域Ｉと第２領域ＩＩの上のＨｆベースの誘電体キャップ層３を覆うように制御電極４を形成する。 （もっと読む）

【課題】二酸化ケイ素や窒化ケイ素など非常に薄い低応力誘電体材料と半導体層とで形成された可とう性の膜で集積回路（２４、２６、２８、．．．３０）を製造する汎用手法を提供する。
【解決手段】膜（３６）の半導体層中に半導体デバイス（２４、２６、２８．．．３０）を形成する。最初に、標準厚さの基板（１８）から半導体膜層（３６）を形成し、次いで、基板の薄い表面層をエッチングまたは研磨する。他のバージョンでは、ボンディングされた従来の集積回路ダイ用の支持および電気的相互接続として可とう性膜を使用し、膜中の複数の層に相互接続部を形成する。１つのそのような膜に複数のダイを接続することができ、膜は次いでマルチチップ・モジュールとしてパッケージされる。 （もっと読む）

【課題】膜厚の異なる半導体層上においても、良好にゲート電極を形成可能な半導体装置の製造方法を提供する。
【解決手段】絶縁体２上の膜厚の異なる半導体層３ａ，３ｂにそれぞれ形成された電界効果型トランジスタを有する半導体装置の製造方法である。まず、膜厚の異なる半導体層３ａ，３ｂを絶縁体上に形成する。そして、半導体層３ａ，３ｂ上にゲート絶縁膜５ａ，５ｂを形成し、ゲート絶縁膜５ａ，５ｂ上にゲート電極材料を積層する。パターニング時におけるフォトリソグラフィに影響を与えない膜厚を有する犠牲膜をゲート電極材料上に形成し、エッチングにより犠牲膜をパターニングするとともに、パターニングされた犠牲膜８ａをマスクに用いてゲート電極材料をパターニングしてゲート電極１１，１２を形成する。 （もっと読む）

【解決手段】
各々層間誘電体（７５）が重ねられた短チャネル（ＳＣ）デバイス（１６）及び長チャネル（ＬＣ）デバイス（１８）を含む集積回路を製造するための方法が提供される。ＳＣデバイス（１６）はＳＣゲートスタック（３４）を有し、ＬＣデバイス（１８）はダミーゲート（５０）を最初に有する。一つの実施形態では、その方法は、ダミーゲート（５０）を除去してＬＣデバイストレンチ（９６）を形成するステップと、ＳＣデバイス（１６）及びＬＣデバイス（１８）を覆うように金属ゲート材料（９８）を堆積させるステップとを含む。金属ゲート材料（９８）はＳＣゲートスタック（３４）に接触し且つＬＣデバイストレンチ（９６）を実質的に埋める。 （もっと読む）

【解決手段】 二重ＣＥＳＬ（コンタクトエッチストップ層）プロセスは、（１）その上に第一装置領域、第二装置領域、及び第一と第二装置領域の間のＳＴＩ（シャロートレンチ分離）領域を有する基板を提供する段階と、（２）基板にかける第一応力を有し、第二装置領域を覆わない第一応力付与膜を形成する段階と、（３）基板の上にかける第二応力を有し、第一装置領域を覆わない第二応力付与膜を形成する段階とを含む。第一応力付与膜と第二応力付与膜とのオーバーラップ境界は、ＳＴＩ領域の直上の方向に製作され、オーバーラップ境界は、第二装置領域のチャネル領域に横方向に第一応力を引き起こすことを目的として、第二装置領域の近傍に設けられる。 （もっと読む）

【課題】低閾値動作に可及的に適した実効仕事関数を有するＭＩＳトランジスタを備えた半導体装置を提供することを可能にする。
【解決手段】Ｈｆ（或いはＺｒ）酸化物に高価数金属を添加することでギャップ内準位を作りだし、窒素あるいはフッ素などによりギャップ内準位の位置を変化させることで、最適な実効仕事関数を有する電極を備え、低閾値動作が可能なＣＭＩＳデバイスを実現した。 （もっと読む）

【課題】素子の個数を減らして実装面積を小さくすることができる保護回路を得る。
【解決手段】ダイオードＤ１１（第１ダイオード）のアノードが端子Ｔに接続されている。ダイオードＤ１２（第２ダイオード）のアノードがＧＮＤに接続され、カソードがダイオードＤ１１のカソードに接続されている。トランジスタＱ１１のコレクタが端子Ｔに接続され、エミッタがＧＮＤに接続されている。ダイオードＤ１１，Ｄ１２のカソードからトランジスタＱ１１のベースに向けて順方向にダイオードＤ１３〜Ｄ１５（第３ダイオード）が直列に接続されている。 （もっと読む）

【課題】ＳＧＯＩ（１１０）基板上のｐ、ｎ両領域で高移動度の半導体装置を実現する。
【解決手段】Ｓｉ_1-xＧｅ_x（０．２５≦ｘ≦０．９０）の（１１０）面を表面に有する半導体基板（１，２，３）と、（１１０）面上に形成されたｎ及びｐチャネル型ＭＩＳＦＥＴとを具備し、両ＭＩＳＦＥＴは、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域（５，６）を有し、活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域が形成され、ｎチャネル型ＭＩＳＦＥＴのチャネル領域（５_C）はＳｉで形成され、ｐチャネル型ＭＩＳＦＥＴのチャネル領域（６_C）はＳｉ_1-yＧｅ_y（ｘ＜ｙ≦１）で形成され、両ＭＩＳＦＥＴのチャネル領域は、活性領域の［−１１０］方向に、一軸圧縮ひずみを有する。 （もっと読む）

【課題】 サブリソグラフィック幅を有する応力誘起ライナによる異方性応力の生成。
【解決手段】 直線端部を有する突出構造体を基板（８）上に形成する。突出構造体は電界効果トランジスタのゲートラインとすることができる。応力誘起ライナを基板（８）上に堆積させる。少なくとも２つの不混和性のポリマブロック成分を含む非感光性自己組織化ブロックコポリマ層を応力誘起ライナ（５０）の上に堆積させ、アニールして不混和性成分を相分離させる。ポリマレジストを現像して少なくとも２つのポリマブロック成分のうちの少なくとも１つを除去し、突出構造体の直線端部（４１）により入れ子になったラインのパターンを形成する。直線型のナノスケール・ストライプが、自己配列及び自己組織化のポリマレジスト内に形成される。応力誘起層は、サブリソグラフィック幅を有する直線型応力誘起ストライプにパターン化される。直線型応力誘起ストライプ（５０）は主にそれらの縦方向に沿った一軸性応力をもたらし、下層の半導体デバイスに異方性応力を加える。 （もっと読む）

【課題】トランジスタ部とゲート配線部とを有する半導体装置に関し、ゲート抵抗を低減するための新たな手法を提供する。
【解決手段】トランジスタ部とゲート配線部とを有する半導体装置であって、半導体基板と、前記半導体基板上に形成された半導体層と、前記半導体層内に形成され、前記トランジスタ部及び前記ゲート配線部内にトレンチが設けられているベース層と、前記ベース層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート配線層と、前記ゲート配線層上に形成された層間絶縁膜と、前記層間絶縁膜上に形成されたソース配線層とを備えることを特徴とする半導体装置。 （もっと読む）

【課題】素子形成領域間の分離絶縁膜を保護し、接合リークなしに素子と配線膜とを電気的に接続することができる半導体装置およびその製造方法を提供すること。
【解決手段】半導体基板１に形成されて素子形成領域２を画定する分離絶縁膜３と、素子形成領域２に形成された素子と、素子および分離絶縁膜３を覆うように半導体基板１上に形成された層間絶縁膜５と、層間絶縁膜５をエッチングして形成されたコンタクトホール内に埋め込まれて素子と電気的に接続する配線膜６、７とを備え、少なくとも分離絶縁膜３と層間絶縁膜５との間に、前記エッチングによる分離絶縁膜３の浸食を防止するための３層以上の絶縁膜４ａ、４ｂ、４ｃが積層されてなる保護積層膜４が形成されていることを特徴とする半導体装置。 （もっと読む）

【課題】良好な特性を得ながら、小型化、高耐圧化および低消費電力化が可能な半導体装置を提供する。
【解決手段】この半導体装置１は、シリコンよりも大きいバンドギャップを有し、パワートランジスタ２が形成されたＳｉＣ層１１と、ＳｉＣ層１１の主表面１１ａよりも上側の所定領域に形成されるとともに、制御回路用のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４が形成され、ＳｉＣ層１１とは別の層からなるシリコン層２１と、ＳｉＣ層１１のパワートランジスタ２とシリコン層２１のＮＭＯＳトランジスタ３およびＰＭＯＳトランジスタ４とを接続するＡｌ配線５とを備える。 （もっと読む）

【課題】インバータ回路など、電気接続された２つの半導体スイッチによるスイッチング動作を行なうための電気回路において、寄生インダクタンスおよびオン抵抗を抑制することができる構造の半導体素子を提供すること。
【解決手段】この半導体素子は、基板１と、基板１の一方側に形成される半導体積層構造部２とを備える。半導体積層構造部２は、ｎ型層５、このｎ型層５の一方側（下面側）に積層されたｐ型層４、およびこのｐ型層４に積層されたｎ型層３からなる縦型ｎｐｎ構造の第１半導体積層構造８と、ｎ型層５をこの第１半導体積層構造８と共有し、ｎ型層５、このｎ型層５の他方側（上面側）に積層されたｐ型層６、およびこのｐ型層６に積層されたｎ型層７からなる縦型ｎｐｎ構造の第２半導体積層構造９とを備える。 （もっと読む）

【課題】より高集積化され、薄型化及び小型化された半導体装置を作製することを目的の一とする。また、半導体装置において、高性能化、低消費電力化を目的の一とする。
【解決手段】剥離層を用いて基板から剥離された半導体素子層を、他基板に形成され、平坦化された無機絶縁層に覆われた半導体素子層上に積層する。上層の半導体素子層を基板より剥離後、剥離層を除去し半導体素子層下に形成される無機絶縁膜を露出する。平坦化された無機絶縁層及び無機絶縁膜を密着させて接合する。 （もっと読む）