【課題】工数を増加させることなく、一方の導電型のトランジスタのみにキャップ膜の効果を与えた半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１に形成された第１のトランジスタ１５と、第２のトランジスタ１６とを備えている。第１のトランジスタ１５は、第１のゲート絶縁膜２２Ａと、第１のゲート絶縁膜２２Ａの上に形成された第１のゲート電極２７とを有している。第２のトランジスタ１６は、第２のゲート絶縁膜２２と、第２のゲート絶縁膜２２の上に形成された第２のゲート電極２８とを有し、第１のゲート絶縁膜２２Ａは、第１の元素が拡散した第１の絶縁材料を含み、第２のゲート絶縁膜２２は、第１の絶縁材料を含む。 （もっと読む）

【課題】製造コストの増加やＬＳＩのスタンバイ電流の増加なく、安定して内部回路を保護できる静電気保護素子を提供することを課題とする。
【解決手段】ベースとしての第１のＰ型拡散領域と、第１のＰ型拡散領域上に形成されたエミッターとしての第２のＮ型拡散領域と、第１のＰ型拡散領域上に形成されたコレクターとしての第３のＮ型拡散領域とを備えたＮＰＮラテラルバイポーラトランジスタと、エミッターとしての第２のＮ型拡散領域と兼用されたカソードと、前記第１のＮ型拡散領域上に形成された第２のＰ型拡散領域であるアノードとを備えたトリガーダイオードとからなり、第１のＮ型拡散領域が第３のＮ型拡散領域と及び第１のＰ型拡散領域が第２のＰ型拡散領域とそれぞれ直接接し、第３のＮ型拡散領域が電源線に接続され、第２のＮ型拡散領域及び第１のＰ型拡散領域が接地線に接続されていることを特徴とする静電気保護素子により上記課題を解決する。 （もっと読む）

【課題】回路の小型化を可能とする、トレンチ構造を有する半導体装置を提供すること。
【解決手段】第１ｎ型半導体層１１と、第２ｎ型半導体層１２と、ｐ型半導体層１３と、ｐ型半導体層１３を貫通して、第２ｎ型半導体層１２に達するトレンチ３と、ｎ型半導体領域１４と、ゲート絶縁部５と、このゲート絶縁部５により、第２ｎ型半導体層１２、ｐ型半導体層１３およびｎ型半導体領域１４と絶縁されており、少なくとも一部がトレンチ３内部に形成されたゲート電極４１と、ｎ型半導体領域１４と導通しているソース電極４２と、を備えた半導体装置Ａであって、ショットキー電極ｄ１をさらに備え、ショットキー電極ｄ１は、ソース電極４２と導通しており、かつ、ｐ型半導体層１３、ｎ型半導体領域１４およびゲート電極４１と絶縁されており、ショットキー電極ｄ１と第２ｎ型半導体層１２とがトレンチ３内で接合されることにより、ダイオードを形成している。 （もっと読む）

【課題】回路全体の小型化を実現し、高温環境下で使用することができる窒化ガリウム半導体装置およびその製造方法を提供すること。
【解決手段】半導体基板１の表面には、絶縁層２、アンドープの第１ＧａＮ層３、ＡｌＧａＮ層４がこの順で積層されている。第１ＧａＮ層３とＡｌＧａＮ層４の界面には、２次元電子ガスで形成された表面障壁層５が形成されている。ＡｌＧａＮ層４の表面層には、第１ＧａＮ層３に達し、かつ貫通しない程度の凹部（第１凹部）が形成されている。このような半導体基板１に、第１高耐圧トランジスタ１１０および制御回路１２０が一体的に形成されている。第１高耐圧トランジスタ１１０は、第１凹部およびＡｌＧａＮ層４の表面に形成されている。また、制御回路１２０は、第１凹部の一部に形成されたｎチャネルＭＯＳＦＥＴと、ＡｌＧａＮ層４の表面に形成されたデプレッション型ｎチャネルＭＯＳＦＥＴとで構成されている。 （もっと読む）

【課題】金属酸化物半導体（ＭＯＳ）デバイス中の、ＧｅやＩＩＩ−Ｖ化合物（例えばＧａＡｓまたはＩｎＧａＡｓ）のような高移動度半導体化合物チャネル中の、フェルミレベルピンニング（ＦＬＰ）を低減（回避）する方法の提供。
【解決手段】半導体化合物１１上のゲート誘電体１９上にゲート電極２０を形成し、水素アニール２１を実施する。水素はゲート電極のＰｔやＰｄのような貴金属による触媒作用により原子状水素を形成しアニールを行い半導体化合物１１とゲート誘電体１９との界面を界面をパッシベートし、更には欠陥を回復する。 （もっと読む）

【課題】低閾値動作が可能な電界効果トランジスタを提供する。
【解決手段】ｎ型半導体領域２と、半導体領域に離間して形成されたソースおよびドレイン領域１２ａ、１２ｂと、ソース領域とドレイン領域との間の半導体領域上に形成され、シリコンと酸素を含む第１絶縁膜４と、第１絶縁膜上に形成され、Ｈｆ、Ｚｒ、Ｔｉから選ばれた少なくとも１つの物質と酸素を含む第２絶縁膜８と、第２絶縁膜上に形成されたゲート電極１０と、を備え、第１絶縁膜と第２絶縁膜との界面を含む界面領域７に、Ｂｅ、Ｂから選ばれた少なくとも１つの第１添加物質が導入されており、第１添加物質の面密度が、界面領域内の第１絶縁膜側においてピークを有している。 （もっと読む）

【課題】１入力多出力スイッチおよび多入力１出力スイッチとして、広帯域化ならびに小型化・低コスト化が可能な多端子半導体スイッチを提供する。
【解決手段】第１の端子と、ｎ個(ｎ:２以上の正整数、図１の場合ｎ＝４)の第２の端子およびｍ個(ｍ:２以上の正整数、図１の場合ｍ＝４)の第３の端子との間の切替制御を行うＳＰ（ｎ＋ｍ）Ｔスイッチとして、第１の端子と配線２０_１により共通端子を接続したＳＰＤＴスイッチ８の各個別端子からの配線２０_２、２０_３をそれぞれｎ分岐、ｍ分岐した配線２１_１〜２１_４、配線２１_５〜２１_８に、それぞれ、ｎ個のＦＥＴ４２_１〜４２_４、ｍ個のＦＥＴ４２_５〜４２_８のソースまたはドレインを接続し、それらのＦＥＴのドレインまたはソースを、それぞれ、第２、第３の端子に接続するとともに、配線２１_１〜２１_４および配線２１_５〜２１_８を、それぞれ、直線で形成し、かつ、それぞれの長さを互いに等しくする。 （もっと読む）

【課題】別々の配線から電源電力が供給される半導体素子が形成された互いに独立した複数のウェルを配線の延設方向に沿って隣り合わせて配置することを可能とする。
【解決手段】半導体基板２０の第１ウェル領域２２に形成された複数の半導体素子の少なくとも一部に電源電力を供給する第１配線３６と、第１配線３６上に形成された第１絶縁層４６と、半導体基板２０の第１ウェル領域２２とは独立している第２ウェル領域２４に形成された複数の半導体素子の少なくとも一部に電源電力を供給する第２配線３８と、を設け、第１配線３６と第２配線３８とを第１絶縁層４６によって電気的に絶縁する。 （もっと読む）

【課題】オン抵抗が低く、耐圧性及びチャネル移動度が高い電界効果トランジスタ及び電界効果トランジスタの製造方法を提供すること。
【解決手段】ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタであって、基板上に形成されたｉ型または所定の導電型を有する半導体層と、エピタキシャル成長によって半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、所定の導電型とは反対の導電型を有するコンタクト層と、エピタキシャル成長によってドレイン電極側のコンタクト層と半導体層との間にゲート電極と重畳するように形成された、所定の導電型とは反対の導電型を有するとともに該コンタクト層よりもキャリア濃度が低い電界緩和層と、エピタキシャル成長によって半導体層上の電界緩和層に隣接する領域に形成された、ｉ型または所定の導電型を有する媒介層と、媒介層上に形成したゲート絶縁膜と、を備える。 （もっと読む）

【課題】レーザー光を照射することにより単結晶半導体層の結晶性を回復させる場合であっても、レーザー光の照射時に酸素が取り込まれるのを抑制し、レーザー光の照射前後において、単結晶半導体層に含まれる酸素濃度を同等又は低減することを目的の一とする。
【解決手段】貼り合わせによりベース基板上に設けられた単結晶半導体層にレーザー光を照射して当該単結晶半導体層の結晶性を回復（再単結晶化）させる工程を有し、レーザー光の照射を還元性雰囲気下または不活性雰囲気下で行う。 （もっと読む）

【課題】オン抵抗が低く、耐圧性及びチャネル移動度が高い電界効果トランジスタ及び電界効果トランジスタの製造方法を提供すること。
【解決手段】ＭＯＳ構造を有し、窒化物系化合物半導体からなる電界効果トランジスタであって、基板上に形成された所定の導電型を有する半導体層と、エピタキシャル成長によって前記半導体層とソース電極およびドレイン電極のそれぞれとの間に形成された、前記所定の導電型とは反対の導電型を有するコンタクト層と、エピタキシャル成長によって前記ドレイン電極側のコンタクト層と前記半導体層との間にゲート絶縁膜を介してゲート電極と重畳するように形成された、前記所定の導電型とは反対の導電型を有するとともに該コンタクト層よりもキャリア濃度が低い電界緩和層と、を備える。 （もっと読む）

【課題】ソース・ドレインの寄生抵抗の低減及び短チャネル効果の抑制と共にリーク電流の低減をはかる。
【解決手段】チャネル領域を構成する第１の半導体領域１２と、第１の半導体領域１２上にゲート絶縁膜１５を介して形成されたゲート電極１６と、第１の半導体領域１２をチャネル長方向から挟んで形成された金属シリサイドからなるソース・ドレイン電極１４と、を具備してなる電界効果トランジスタであって、ソース・ドレイン電極１４は、チャネル領域の平均的な不純物濃度よりも高い不純物濃度を有し、且つチャネル領域との界面又は界面近傍に前記不純物濃度のピークを持ち、チャネル領域は、ソース・ドレイン電極との界面又は界面近傍に前記不純物濃度のピークを持つ。 （もっと読む）

【課題】 デュアル仕事関数の金属ゲートを統合する際にイオン注入を用いて有効仕事関数を変化させる方法を提供する。
【解決手段】 デュアル有効仕事関数をもつ金属ゲートを集積化するために有効仕事関数を変化させるためのイオン注入が提示される。１つの方法は、第１の型の電界効果トランジスタ（ＦＥＴ）領域及び第２の型のＦＥＴ領域の上に、高誘電率（高ｋ）層を形成することと、第１の型のＦＥＴ領域及び第２の型のＦＥＴ領域の上に、第１の型のＦＥＴに適合する第１の有効仕事関数をもつ金属層を形成することと、第２の型のＦＥＴ領域の上の金属層内に種を注入することによって、第２の型のＦＥＴ領域の上の第１の有効仕事関数を第２の異なる有効仕事関数に変化させることとを含むことができる。 （もっと読む）

【課題】３−５集積回路とシリコン集積回路とは別々の集積回路上に設けられてきた。３−５集積回路とシリコン集積回路等の相違する基板を必要とする複数の回路を１つの集積回路において組み合わせることを可能にするハイブリッド基板回路を提供すること。
【解決手段】ハイブリッド基板回路は、第１半導体材料の第１領域と、埋め込み酸化層および埋め込み酸化層の上方の第２半導体材料を含んでいる第２領域と、第１半導体材料内に形成された第１回路と、第２半導体材料内に形成された第２回路と、第１回路と第２回路との間のシャロー・トレンチ・アイソレーション領域１０３と、を含んでいる。第１半導体材料はシリコンを含み、第２半導体材料はシリコンを含んでいない。第１回路はＣＭＯＳ回路１０１であり、第２回路は高電子移動度トランジスタ回路１０２である。 （もっと読む）

【課題】ゲート電極破壊が起こらず、高電圧で安定して動作し、かつリーク電流を低減することができるヘテロ接合電界効果トランジスタを提供すること。
【解決手段】基板１の表面上にチャネル層２および障壁層３がこの順で積層された半導体層Ｓと、半導体層Ｓ上のトランジスタ領域１１に形成されたトランジスタ部１１Ａおよびホール抜き領域１２に形成されたホール抜き部１２Ａと、トランジスタ領域１１とホール抜き領域１２との間の半導体層Ｓの一部を選択除去して設けられた絶縁部１０とを備え、ホール抜き部１２Ａにおけるホール抜き電極８と第２ドレイン電極９の間でアバランシェ降伏が生じるように、ホール抜き電極８と第２ドレイン電極９の間の耐圧が、トランジスタ部１１Ａのゲート電極と第１ドレイン電極との間の耐圧よりも小さく設定されたことを特徴とするヘテロ接合電界効果トランジスタ。 （もっと読む）

【課題】ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）ストッパ膜を終点検出膜として利用しつつ、ＣＭＰによる平坦化精度を向上させる半導体装置及びその製造方法の提供。
【解決手段】ゲート電極３ａ上にはシリサイド層７ａを形成するとともに、ゲート電極３ｂ上にはシリサイド防止膜４ｂを形成し、半導体基板１上の第１の領域においては、シリサイド防止膜４ｂが露出するように、犠牲膜１０、ＣＭＰストッパ膜９および層間絶縁膜８のＣＭＰを行い、第２の領域においては、ＣＭＰストッパ膜９が露出するように、犠牲膜１０のＣＭＰを行うことで、第１の領域Ｒ１および第２の領域Ｒ２を平坦化する。 （もっと読む）

【課題】ゲート電極の構造が異なる２種類のトランジスタを形成する際のゲート絶縁膜の突き抜け及び基板掘れが生じにくい半導体装置を実現できるようにする。
【解決手段】半導体装置は、半導体基板１１と、半導体基板１１の第１の領域１３に形成された第１のトランジスタ２０と、第２の領域１４に形成された第２のトランジスタ３０とを備えている。第１のトランジスタ２０は、第１のゲート絶縁膜２１と、第１のゲート電極２２とを有し、第２のトランジスタ３０は、第２のゲート絶縁膜３１と、第２のゲート電極３２とを有している。第１のゲート絶縁膜２１及び第２のゲート絶縁膜２２は、第１の絶縁膜４１と第２の絶縁膜４２とを含む。第１のゲート電極２２に含まれる元素と、第２のゲート電極３２に含まれる元素とは少なくとも一部が異なっている。 （もっと読む）

【課題】金属ゲート電極を有する二重仕事関数半導体デバイスの製造方法を提供する。
【解決手段】該製造方法は、第１領域１０１及び第２領域１０２を有する基板１００を設けること、第１領域に第１半導体トランジスタ１０７を作製すること、第２領域に第２半導体トランジスタ１０８を作製すること、第１サーマルバジェットを第１半導体トランジスタに備わる少なくとも第１ゲート誘電体キャッピング層１１４ａに作用し、第２サーマルバジェットを第２半導体トランジスタに備わる少なくとも第２ゲート誘電体キャッピング層１１４ｂに作用すること、を備える。 （もっと読む）

【課題】微細プロセスよりも前に個片化用の溝を形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することを可能にする。
【解決手段】配列された複数の素子形成領域ＡＲ１を含むｐ型半導体層１０３における隣り合う素子形成領域ＡＲ１間に平行な２つの溝ＴＲを形成し、個片化時には２つの溝ＴＲの間に形成された凸部１２０を切断する。この構成により、スクライブ領域ＳＲ全体に溝ＴＲを形成する必要が無くなるため、溝ＴＲの幅を例えばダイシングブレードの厚さやレーザスポットの径よりも小さくすることが可能となる。この結果、微細プロセスよりも前に個片化用の溝を形成した場合でも、微細プロセスにおけるフォトリソグラフィで使用するフォトレジストを均一に形成することが可能となる。 （もっと読む）

【課題】スイッチング部に分子を用いるトランジスタの性能の劣化を防止することができ、かつ製造コストの低減を図ることができる三次元集積回路装置の製造方法を提供する。
【解決手段】ソース電極の頂点とドレイン電極の頂点とが互いに対向して設けられたＩＣチップ１１、３１、３２を実装基板３０上に順次積層する。これらの実装基板３０およびＩＣチップ１１、３１、３２のそれぞれの間の隙間３４に分子溶液を毛細管現象により注入する。自己組織化により分子溶液中の分子をソース電極の頂点とドレイン電極の頂点との間に接続する。 （もっと読む）