デュアル仕事関数の金属ゲートを統合する際のイオン注入を用いた有効仕事関数の変化
【課題】 デュアル仕事関数の金属ゲートを統合する際にイオン注入を用いて有効仕事関数を変化させる方法を提供する。
【解決手段】 デュアル有効仕事関数をもつ金属ゲートを集積化するために有効仕事関数を変化させるためのイオン注入が提示される。１つの方法は、第１の型の電界効果トランジスタ（ＦＥＴ）領域及び第２の型のＦＥＴ領域の上に、高誘電率（高ｋ）層を形成することと、第１の型のＦＥＴ領域及び第２の型のＦＥＴ領域の上に、第１の型のＦＥＴに適合する第１の有効仕事関数をもつ金属層を形成することと、第２の型のＦＥＴ領域の上の金属層内に種を注入することによって、第２の型のＦＥＴ領域の上の第１の有効仕事関数を第２の異なる有効仕事関数に変化させることとを含むことができる。
【解決手段】 デュアル有効仕事関数をもつ金属ゲートを集積化するために有効仕事関数を変化させるためのイオン注入が提示される。１つの方法は、第１の型の電界効果トランジスタ（ＦＥＴ）領域及び第２の型のＦＥＴ領域の上に、高誘電率（高ｋ）層を形成することと、第１の型のＦＥＴ領域及び第２の型のＦＥＴ領域の上に、第１の型のＦＥＴに適合する第１の有効仕事関数をもつ金属層を形成することと、第２の型のＦＥＴ領域の上の金属層内に種を注入することによって、第２の型のＦＥＴ領域の上の第１の有効仕事関数を第２の異なる有効仕事関数に変化させることとを含むことができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、集積回路（ＩＣ）チップ製造に関し、より具体的には、デュアル仕事関数をもつ金属ゲートの統合に関する。
【背景技術】
【０００２】
相補型金属酸化膜半導体（ＣＭＯＳ）デバイスの継続的なスケーリング（縮小）には、高誘電率（高ｋ）のゲート誘電体上にデュアル仕事関数の金属ゲート電極を成功裏に統合することが必要とされる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
デュアル仕事関数の金属ゲートを統合する際にイオン注入を用いて有効仕事関数を変化させる方法を提供する。
【課題を解決するための手段】
【０００４】
デュアル有効（effective）仕事関数の金属ゲートの統合のために有効仕事関数を変化させるためのイオン注入が提示される。１つの方法は、第１の型の電界効果トランジスタ（ＦＥＴ）領域及び第２の型のＦＥＴ領域の上に、高誘電率（高ｋ）層を形成することと、第１の型のＦＥＴ領域及び第２の型のＦＥＴ領域の上に、第１の型のＦＥＴに適合する第１の有効仕事関数をもつ金属層を形成することと、第２の型のＦＥＴ領域の上の金属層内に種を注入することによって、第２の型のＦＥＴ領域の上の第１の有効仕事関数を第２の異なる有効仕事関数に変化させることとを含むことができる。
【０００５】
本開示の第１の態様は、第１の型の電界効果トランジスタ（ＦＥＴ）領域及び第２の型のＦＥＴ領域の上に、高誘電率（高ｋ）層を形成することと、第１の型のＦＥＴ領域及び第２の型のＦＥＴ領域の上に、第１の型のＦＥＴに適合する第１の有効仕事関数をもつ金属層を形成することと、第２の型のＦＥＴ領域の上の金属層内に種を注入することによって、第２の型のＦＥＴ領域の上の第１の有効仕事関数を第２の異なる有効仕事関数に変化させることとを含む方法を提供する。
【０００６】
本開示の第２の態様は、高誘電率（高ｋ）層及び高ｋ層の上の金属層を形成することであって、該金属層は第１の有効仕事関数をもつことと、領域の上の金属層内に種を注入することによって、第１の有効仕事関数を、領域における第２の異なる有効仕事関数に変化させることと、領域の外側の区域の上に第１の有効仕事関数に適合する第１の型のＦＥＴを形成することと、領域の上に第２の有効仕事関数に適合する第２の型のＦＥＴを形成することとを含む方法を提供する。
【０００７】
本開示の第３の態様は、高誘電率（高ｋ）層及び金属層を有するゲートを含む第１の型の電界効果トランジスタ（ＦＥＴ）であって、該金属層は第１の有効仕事関数をもつ、第１の型の電界効果トランジスタ（ＦＥＴ）と、高ｋ層及び金属層を含む第２の型のＦＥＴであって、該金属層は、第１の有効仕事関数を第２の異なる有効仕事関数に変化させる注入種をさらに含む、第２の型のＦＥＴとを含む構造体を提供する。
【０００８】
本開示の例証となる態様は、本明細書に述べられた問題、及び／又は述べられていない他の問題を解決することを目的とするものである。
【０００９】
本開示のこれら及び他の特徴は、本開示の様々な実施形態を示す添付図面と共に得られる本開示の様々な態様に関する以下の詳細な説明からより容易に理解されるであろう。
【図面の簡単な説明】
【００１０】
【図１】本開示による方法の実施形態を示す。
【図２】本開示による方法の実施形態を示す。
【図３】本開示による方法の実施形態を示す。
【図４】本開示による構造体の実施形態を示す。
【図５】本開示の教示を用いて達成可能な閾値電圧シフトを表すグラフを示す。
【発明を実施するための形態】
【００１１】
本開示の図面は、尺度通りに描かれていないことに留意されたい。図面は、本開示の典型的な態様だけを示すためのものであり、それゆえ、本開示の範囲を限定するものとして考えるべきではない。図面において、同様の番号付けは図面間で同様の要素を表す。
【００１２】
図面を参照すると、図１−図３は、本開示による方法の実施形態を示す。図１は、ｎ型電界効果トランジスタ（ＮＦＥＴ）のためのトレンチ分離領域１０４及びｐ型ＦＥＴ（ＰＦＥＴ）のためのトレンチ分離領域１０６を有する基板１０２を含む準備構造体１００を示す。理解されるように、ＦＥＴの型の位置は、これらが反対の極性のものである限り、逆にすることができる。以下、領域１０４を第１の型のＦＥＴ領域と呼び、領域１０６を第２の型のＦＥＴ領域と呼ぶ。基板１０２は、これらに限られるものではないが、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、及び、本質的に式ＡｌＸ１ＧａＸ２ＩｎＸ３ＡｓＹ１ＰＹ２ＮＹ３ＳｂＹ４によって定められる組成を有する１つ又は複数のＩＩＩ−Ｖ族化合物半導体からなるもの（ここで、Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３及びＹ４は、各々がゼロより大きいか又はゼロと等しく、Ｘ１＋Ｘ２＋Ｘ３＋Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４＝１である（１は、相対的な総モル量である）、相対的比率を表す）を含むことができる。他の好適な基板は、組成ＺｎＡ１ＣｄＡ２ＳｅＢ１ＴｅＢ２を有するＩＩ−ＶＩ族化合物半導体（ここで、Ａ１、Ａ２、Ｂ１及びＢ２は、各々が０より大きいか又はゼロと等しく、Ａ１＋Ａ２＋Ｂ１＋Ｂ２＝１である（１は、総モル量である）、相対的比率を表す）を含む。さらに、半導体基板の一部又は全体を歪ませることもできる。トレンチ分離１１０は、いずれかの現在知られている又は将来開発される絶縁材料、例えば酸化シリコンを含むことができる。基板１０２及びトレンチ分離１１０は、いずれかの現在知られている又は将来開発される技術を用いて形成することができる。
【００１３】
図１はまた、基板１０２の上にゲート誘電体層１２０を随意的に形成することも示す。ゲート誘電体層１２０は、ハフニウムシリケート（ＨｆＳｉ）、酸化ハフニウム（ＨｆＯ２）、酸化ランタン（ＬａＯ２）、ジルコニウムシリケート（ＺｒＳｉＯＸ）、酸化ジルコニウム（ＺｒＯ２）、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、酸窒化シリコン（ＳｉＯＮ）、高ｋ材料、又はこれらの材料の任意の組み合わせのような、いずれかの現在知られている又は将来開発される高ｋ誘電体（ｋは３．９以上である）材料を含むことができる。本明細書に用いられる形成は、これらに限られるものではないが、化学気相堆積（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、準常圧ＣＶＤ（ＳＡＣＶＤ）及び高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、急速熱ＣＶＤ（ＲＴＣＶＤ）、超高真空ＣＶＤ（ＵＨＶＣＶＤ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、有機金属ＣＶＤ（ＭＯＣＶＤ）、スパッタリング堆積、イオンビーム堆積、電子ビーム堆積、レーザ支援堆積、熱酸化、熱窒化、スピンオン法、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、化学酸化、分子線エピタキシ（ＭＢＥ）、めっき、蒸着を含む、堆積される材料に適したいずれかの適切な堆積技術を含むことができる。
【００１４】
図１はまた、第１の型のＦＥＴ領域１０４及び第２の型のＦＥＴ領域１０６の上に、高誘電率（高ｋ）層１２２を形成することも示す。高ｋ層１２２は、これらに限られるものではないが、酸化タンタル（Ｔａ２Ｏ５）、チタン酸バリウム（ＢａＴｉＯ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、又は、酸化ハフニウムシリケート（ＨｆＡ１ＳｉＡ２ＯＡ３）若しくは酸窒化ハフニウムシリケート（ＨｆＡ１ＳｉＡ２ＯＡ３ＮＡ４）（ここで、Ａ１、Ａ２、Ａ３及びＡ４は、各々がゼロより大きいか又はゼロに等しく、Ａ１＋Ａ２＋Ａ３＋Ａ４＝１である（１は、相対的な総モル量である）、相対的比率を表す）といった金属シリケートを含むことができる。誘電体層１２０及び１２２は、単一の層とすることができる。
【００１５】
高ｋ層１２２の上、並びに第１の型のＦＥＴ領域１０４及び第２の型のＦＥＴ領域１０６の上に、金属層１２４を形成することができる。金属層１２４は、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）等の元素金属、又は、これらに限られるものではないが、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ニッケルシリサイド（ＮｉＳｉ）、ニッケル−白金シリサイド（ＮｉＰｔＳｉ）、炭化チタン（ＴｉＣ）、炭化タンタル（ＴａＣ）、炭化タンタル酸窒化物（ＴａＣＮＯ）、酸化ルテニウム（ＲｕＯ２）等、並びにこれらの混合物及び多層構造を含むいずれかの導電性化合物を含むことができる。いずれにしても、金属層１２４は、第１の型のＦＥＴ領域１０４又は第２の型のＦＥＴ領域１０６の一方の上に形成されるＦＥＴに適合する第１の有効仕事関数を示す。図１に示されるように、金属層１２４の上に、シリコン層１２６を形成することもできる。従来のデュアル仕事関数をもつ金属ゲート集積化技術は、この時点で、領域１０４、１０６の選択されたものの上の金属層を除去することと、選択された領域の上に形成されるＦＥＴに適合する仕事関数をもつ別の金属を堆積することとを必要とする。
【００１６】
しかしながら、従来の技術とは対照的に、図２に示すように、第２の型のＦＥＴ領域１０６の上の金属層１２４内に種１４０を注入することによって、金属層１２４の第１の有効仕事関数が、第２の型のＦＥＴ領域１０６の上の第２の異なる有効仕事関数に変化させられる。「有効仕事関数」は、必ずしも金属の「仕事関数」の変調を意味するものではなく、一般的に「真空仕事関数」を意味するように理解される。寧ろ、特定の実施形態は、含まれる元素の異なる電気陰性度のために、固定電荷又は静電双極子のような他のメカニズムによって閾値電圧をシフトさせるのではなく、誘電体スタック内への注入種の拡散に依存し得る。一実施形態においては、いずれかの現在知られている又は将来開発されるマスク１３０を用いて、領域１０４又は領域１０６の一方（第１の型のＦＥＴ領域１０４が示される）をマスクすることができる。しかしながら、領域の一方のみをカバーするのに十分なほど正確な注入が使用可能である場合には、マスクは必須ではない。一実施形態においては、アルミニウム（Ａｌ）が、選択された種として用いられるが、ランタン（Ｌａ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、マグネシウム（Ｍｇ）、ストロンチウム（Ｓｒ）又はバリウム（Ｂａ）のような他の希土類金属種を用いることもできる。種をシリコン層１２６（及び誘電体層１２０及び／又は１２２）に注入することもできる。注入は、例えば、ビーム注入、プラズマ注入等のいずれかの現在知られている又は将来開発される注入技術を用いて行なうことができる。
【００１７】
図３は、第１の型のＦＥＴ領域１０４（第２の型の領域１０６の外側の区域）の上に、第１の有効仕事関数に適合する第１の型のＦＥＴ１５０を形成することと、第２の型のＦＥＴ領域１０６の上に、第２の有効仕事関数に適合する第２の型のＦＥＴ１５２を形成することとを示す。ＦＥＴの形成の一部には、注入することと、アニールを行なってソース／ドレイン領域１６０を形成することとが含まれる。明確にするために、スペーサ、シリサイド・コンタクト等の形成といった他の処理は、省略されている。
【００１８】
高ｋ誘電体１２２における注入種１４０は、高ｋ誘電体１２２の底部と基板１０２との間に双極子をもたらし、その結果、金属層１２４の有効仕事関数は、金属層１２４の上部にも、高ｋ誘電体１２２の底部にも特有のものでなくなり、従って、第２の型のＦＥＴ領域１０６の上の金属層１２４の有効仕事関数をシフトさせる。図４に示されるように、種々の１４０はまた、例えば、ソース／ドレイン領域１６０の形成又は他の処理の一部として行なうことができるアニール処理の際、高ｋ誘電体１２２を通って拡散することもある。金属層１２４は、種１４０が高ｋ誘電体１２２内に過剰に拡散するのを防止するための遮蔽層として働く。示されるように、シリコン層１２６は、種１４０の一部を吸収する。更なる利点として、種１４０の注入はまた、第２の型のＦＥＴ領域１０６がＰＦＥＴ用のものである場合に、チャネルへのホウ素の拡散を抑制するようにも働く。
【００１９】
図４はまた、高ｋ層１２２と、第１の有効仕事関数をもつ金属層１２４とを有するゲート１７２を含んだ第１の型のＦＥＴ１５０を含む構造体１７０も示す。構造体１７０はまた、高ｋ層１２２及び金属層１２４を有するゲート１７４を含んだ第２の型のＦＥＴ１５２も含むが、この金属層は、第１の有効仕事関数を異なる第２の有効仕事関数に変化させる注入種１４０をさらに含む。
【００２０】
図５は、本開示による方法の閾値電圧のシフト能力を表すグラフを示す。一実施形態において、第２の型のＦＥＴについて、５０ミリボルトのシフトより大きい閾値電圧シフトが可能である。これは、窒素雰囲気中でのチタン及びアルミニウムの反応性同時スパッタリング中に、例えば、チタン、窒化物及びアルミニウムの比率を制御する従来の処理に優る大幅な改良点である。別の実施形態においては、約６００ミリボルトの閾値電圧シフトが可能であるので、ＮＦＥＴとＰＦＥＴとの間の閾値電圧シフトは、ＰＦＥＴのバンドエッジの閾値電圧シフトに近づく。
【００２１】
上述された方法は、集積回路チップの製造に用いられる。結果として得られる集積回路チップは、未加工のウェハの形態で（すなわち、複数のパッケージされていないチップを有する単一のウェハとして）、ベア・ダイとして、又はパッケージされた形態で、製造業者により流通させることができる。後者の場合には、チップは、単一のチップ・パッケージ（マザーボード又は他のより高いレベルのキャリアに取り付けられたリード線を有するプラスチック製キャリアのような）、又は、マルチチップ・パッケージ（片面又は両面の相互接続部、或いは埋め込まれた相互接続部を有するセラミック製キャリアのような）の中にマウントされる。いずれの場合においても、次に、チップは、（ａ）マザーボードなどの中間製品の一部として又は（ｂ）最終製品の一部として、他のチップ、個別の回路素子、及び／又は他の信号処理デバイスと一体化される。最終製品は、玩具及び他の低性能用途から、ディスプレイ、キーボード又は他の入力装置、及び中央処理装置を有する高性能なコンピュータ製品までの範囲にわたる、集積回路チップを含むいかなる製品であってもよい。
【００２２】
上記の図面は、本開示の幾つかの実施形態による関連した処理の一部を示す。この点に関して、図面のフロー図内の各図又はブロックは、記載された方法の実施形態と関連したプロセスを表す。幾つかの代替的な実施において、図面又はブロック内に表記された行為は、図面に表記された順序とは異なる順序で行なうことができ、又は、例えば、それに関係する行為に応じて、実際には、実質的に同時に実行されてもよく、又は逆の順序で実行されることもあることにも留意すべきである。また、当業者であれば、処理を記述する付加的なブロックを付加できることを認識するであろう。
【００２３】
本明細書で用いられる用語は、特定の実施形態を説明するためだけのものであり、本開示を限定することを意図したものではない。本明細書で用いられる単数形「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈によりそうでないことが明確に示されない限り、同様に複数形も含むことが意図されている。さらに、用語「含む（ｃｏｍｐｒｉｓｅ）」及び／又は「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」は、本明細書で用いられる場合、記述された特徴、整数、ステップ、動作、要素、及び／又はコンポーネントの存在を示すが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、コンポーネント及び／又はそれらの群の存在又は付加を除外しないことがさらに理解されるであろう。
【００２４】
以下の特許請求の範囲における全ての「手段又はステップと機能との組合せ（ミーンズ又はステップ・プラス・ファンクション）」要素の対応する構造体、材料、行為、及び等価物は、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造体、材料、又は行為をも含むことが意図される。本開示の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものではなく、又は本開示を開示された形態に限定することを意図するものでもない。本発明の範囲及び趣旨から逸脱することなく、当業者には、多くの変更及び変形が明らかであろう。実施形態は、本開示の原理及び実際の用途を最も良く説明するため、及び、当業者が本開示を、種々の変更を有する種々の実施形態について企図される特定の使用に好適なものとして理解することを可能にするために、選択及び記載された。
【符号の説明】
【００２５】
１００：準備構造体
１０２：基板
１０４、１０６：領域
１１０：トレンチ分離
１２０：ゲート誘電体層
１２２：高誘電率（高ｋ）層
１２４：金属層
１２６：シリコン層
１３０：マスク
１４０：種
１５０：第１の型の電界効果トランジスタ（ＦＥＴ）
１５２：第２の型の電界効果トランジスタ（ＦＥＴ）
１６０：ソース／ドレイン領域
１７０：構造体
１７２、１７４：ゲート
【技術分野】
【０００１】
本開示は、一般に、集積回路（ＩＣ）チップ製造に関し、より具体的には、デュアル仕事関数をもつ金属ゲートの統合に関する。
【背景技術】
【０００２】
相補型金属酸化膜半導体（ＣＭＯＳ）デバイスの継続的なスケーリング（縮小）には、高誘電率（高ｋ）のゲート誘電体上にデュアル仕事関数の金属ゲート電極を成功裏に統合することが必要とされる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
デュアル仕事関数の金属ゲートを統合する際にイオン注入を用いて有効仕事関数を変化させる方法を提供する。
【課題を解決するための手段】
【０００４】
デュアル有効（effective）仕事関数の金属ゲートの統合のために有効仕事関数を変化させるためのイオン注入が提示される。１つの方法は、第１の型の電界効果トランジスタ（ＦＥＴ）領域及び第２の型のＦＥＴ領域の上に、高誘電率（高ｋ）層を形成することと、第１の型のＦＥＴ領域及び第２の型のＦＥＴ領域の上に、第１の型のＦＥＴに適合する第１の有効仕事関数をもつ金属層を形成することと、第２の型のＦＥＴ領域の上の金属層内に種を注入することによって、第２の型のＦＥＴ領域の上の第１の有効仕事関数を第２の異なる有効仕事関数に変化させることとを含むことができる。
【０００５】
本開示の第１の態様は、第１の型の電界効果トランジスタ（ＦＥＴ）領域及び第２の型のＦＥＴ領域の上に、高誘電率（高ｋ）層を形成することと、第１の型のＦＥＴ領域及び第２の型のＦＥＴ領域の上に、第１の型のＦＥＴに適合する第１の有効仕事関数をもつ金属層を形成することと、第２の型のＦＥＴ領域の上の金属層内に種を注入することによって、第２の型のＦＥＴ領域の上の第１の有効仕事関数を第２の異なる有効仕事関数に変化させることとを含む方法を提供する。
【０００６】
本開示の第２の態様は、高誘電率（高ｋ）層及び高ｋ層の上の金属層を形成することであって、該金属層は第１の有効仕事関数をもつことと、領域の上の金属層内に種を注入することによって、第１の有効仕事関数を、領域における第２の異なる有効仕事関数に変化させることと、領域の外側の区域の上に第１の有効仕事関数に適合する第１の型のＦＥＴを形成することと、領域の上に第２の有効仕事関数に適合する第２の型のＦＥＴを形成することとを含む方法を提供する。
【０００７】
本開示の第３の態様は、高誘電率（高ｋ）層及び金属層を有するゲートを含む第１の型の電界効果トランジスタ（ＦＥＴ）であって、該金属層は第１の有効仕事関数をもつ、第１の型の電界効果トランジスタ（ＦＥＴ）と、高ｋ層及び金属層を含む第２の型のＦＥＴであって、該金属層は、第１の有効仕事関数を第２の異なる有効仕事関数に変化させる注入種をさらに含む、第２の型のＦＥＴとを含む構造体を提供する。
【０００８】
本開示の例証となる態様は、本明細書に述べられた問題、及び／又は述べられていない他の問題を解決することを目的とするものである。
【０００９】
本開示のこれら及び他の特徴は、本開示の様々な実施形態を示す添付図面と共に得られる本開示の様々な態様に関する以下の詳細な説明からより容易に理解されるであろう。
【図面の簡単な説明】
【００１０】
【図１】本開示による方法の実施形態を示す。
【図２】本開示による方法の実施形態を示す。
【図３】本開示による方法の実施形態を示す。
【図４】本開示による構造体の実施形態を示す。
【図５】本開示の教示を用いて達成可能な閾値電圧シフトを表すグラフを示す。
【発明を実施するための形態】
【００１１】
本開示の図面は、尺度通りに描かれていないことに留意されたい。図面は、本開示の典型的な態様だけを示すためのものであり、それゆえ、本開示の範囲を限定するものとして考えるべきではない。図面において、同様の番号付けは図面間で同様の要素を表す。
【００１２】
図面を参照すると、図１−図３は、本開示による方法の実施形態を示す。図１は、ｎ型電界効果トランジスタ（ＮＦＥＴ）のためのトレンチ分離領域１０４及びｐ型ＦＥＴ（ＰＦＥＴ）のためのトレンチ分離領域１０６を有する基板１０２を含む準備構造体１００を示す。理解されるように、ＦＥＴの型の位置は、これらが反対の極性のものである限り、逆にすることができる。以下、領域１０４を第１の型のＦＥＴ領域と呼び、領域１０６を第２の型のＦＥＴ領域と呼ぶ。基板１０２は、これらに限られるものではないが、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、及び、本質的に式ＡｌＸ１ＧａＸ２ＩｎＸ３ＡｓＹ１ＰＹ２ＮＹ３ＳｂＹ４によって定められる組成を有する１つ又は複数のＩＩＩ−Ｖ族化合物半導体からなるもの（ここで、Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３及びＹ４は、各々がゼロより大きいか又はゼロと等しく、Ｘ１＋Ｘ２＋Ｘ３＋Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４＝１である（１は、相対的な総モル量である）、相対的比率を表す）を含むことができる。他の好適な基板は、組成ＺｎＡ１ＣｄＡ２ＳｅＢ１ＴｅＢ２を有するＩＩ−ＶＩ族化合物半導体（ここで、Ａ１、Ａ２、Ｂ１及びＢ２は、各々が０より大きいか又はゼロと等しく、Ａ１＋Ａ２＋Ｂ１＋Ｂ２＝１である（１は、総モル量である）、相対的比率を表す）を含む。さらに、半導体基板の一部又は全体を歪ませることもできる。トレンチ分離１１０は、いずれかの現在知られている又は将来開発される絶縁材料、例えば酸化シリコンを含むことができる。基板１０２及びトレンチ分離１１０は、いずれかの現在知られている又は将来開発される技術を用いて形成することができる。
【００１３】
図１はまた、基板１０２の上にゲート誘電体層１２０を随意的に形成することも示す。ゲート誘電体層１２０は、ハフニウムシリケート（ＨｆＳｉ）、酸化ハフニウム（ＨｆＯ２）、酸化ランタン（ＬａＯ２）、ジルコニウムシリケート（ＺｒＳｉＯＸ）、酸化ジルコニウム（ＺｒＯ２）、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、酸窒化シリコン（ＳｉＯＮ）、高ｋ材料、又はこれらの材料の任意の組み合わせのような、いずれかの現在知られている又は将来開発される高ｋ誘電体（ｋは３．９以上である）材料を含むことができる。本明細書に用いられる形成は、これらに限られるものではないが、化学気相堆積（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、準常圧ＣＶＤ（ＳＡＣＶＤ）及び高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、急速熱ＣＶＤ（ＲＴＣＶＤ）、超高真空ＣＶＤ（ＵＨＶＣＶＤ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、有機金属ＣＶＤ（ＭＯＣＶＤ）、スパッタリング堆積、イオンビーム堆積、電子ビーム堆積、レーザ支援堆積、熱酸化、熱窒化、スピンオン法、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、化学酸化、分子線エピタキシ（ＭＢＥ）、めっき、蒸着を含む、堆積される材料に適したいずれかの適切な堆積技術を含むことができる。
【００１４】
図１はまた、第１の型のＦＥＴ領域１０４及び第２の型のＦＥＴ領域１０６の上に、高誘電率（高ｋ）層１２２を形成することも示す。高ｋ層１２２は、これらに限られるものではないが、酸化タンタル（Ｔａ２Ｏ５）、チタン酸バリウム（ＢａＴｉＯ３）、酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、又は、酸化ハフニウムシリケート（ＨｆＡ１ＳｉＡ２ＯＡ３）若しくは酸窒化ハフニウムシリケート（ＨｆＡ１ＳｉＡ２ＯＡ３ＮＡ４）（ここで、Ａ１、Ａ２、Ａ３及びＡ４は、各々がゼロより大きいか又はゼロに等しく、Ａ１＋Ａ２＋Ａ３＋Ａ４＝１である（１は、相対的な総モル量である）、相対的比率を表す）といった金属シリケートを含むことができる。誘電体層１２０及び１２２は、単一の層とすることができる。
【００１５】
高ｋ層１２２の上、並びに第１の型のＦＥＴ領域１０４及び第２の型のＦＥＴ領域１０６の上に、金属層１２４を形成することができる。金属層１２４は、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）等の元素金属、又は、これらに限られるものではないが、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ニッケルシリサイド（ＮｉＳｉ）、ニッケル−白金シリサイド（ＮｉＰｔＳｉ）、炭化チタン（ＴｉＣ）、炭化タンタル（ＴａＣ）、炭化タンタル酸窒化物（ＴａＣＮＯ）、酸化ルテニウム（ＲｕＯ２）等、並びにこれらの混合物及び多層構造を含むいずれかの導電性化合物を含むことができる。いずれにしても、金属層１２４は、第１の型のＦＥＴ領域１０４又は第２の型のＦＥＴ領域１０６の一方の上に形成されるＦＥＴに適合する第１の有効仕事関数を示す。図１に示されるように、金属層１２４の上に、シリコン層１２６を形成することもできる。従来のデュアル仕事関数をもつ金属ゲート集積化技術は、この時点で、領域１０４、１０６の選択されたものの上の金属層を除去することと、選択された領域の上に形成されるＦＥＴに適合する仕事関数をもつ別の金属を堆積することとを必要とする。
【００１６】
しかしながら、従来の技術とは対照的に、図２に示すように、第２の型のＦＥＴ領域１０６の上の金属層１２４内に種１４０を注入することによって、金属層１２４の第１の有効仕事関数が、第２の型のＦＥＴ領域１０６の上の第２の異なる有効仕事関数に変化させられる。「有効仕事関数」は、必ずしも金属の「仕事関数」の変調を意味するものではなく、一般的に「真空仕事関数」を意味するように理解される。寧ろ、特定の実施形態は、含まれる元素の異なる電気陰性度のために、固定電荷又は静電双極子のような他のメカニズムによって閾値電圧をシフトさせるのではなく、誘電体スタック内への注入種の拡散に依存し得る。一実施形態においては、いずれかの現在知られている又は将来開発されるマスク１３０を用いて、領域１０４又は領域１０６の一方（第１の型のＦＥＴ領域１０４が示される）をマスクすることができる。しかしながら、領域の一方のみをカバーするのに十分なほど正確な注入が使用可能である場合には、マスクは必須ではない。一実施形態においては、アルミニウム（Ａｌ）が、選択された種として用いられるが、ランタン（Ｌａ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、マグネシウム（Ｍｇ）、ストロンチウム（Ｓｒ）又はバリウム（Ｂａ）のような他の希土類金属種を用いることもできる。種をシリコン層１２６（及び誘電体層１２０及び／又は１２２）に注入することもできる。注入は、例えば、ビーム注入、プラズマ注入等のいずれかの現在知られている又は将来開発される注入技術を用いて行なうことができる。
【００１７】
図３は、第１の型のＦＥＴ領域１０４（第２の型の領域１０６の外側の区域）の上に、第１の有効仕事関数に適合する第１の型のＦＥＴ１５０を形成することと、第２の型のＦＥＴ領域１０６の上に、第２の有効仕事関数に適合する第２の型のＦＥＴ１５２を形成することとを示す。ＦＥＴの形成の一部には、注入することと、アニールを行なってソース／ドレイン領域１６０を形成することとが含まれる。明確にするために、スペーサ、シリサイド・コンタクト等の形成といった他の処理は、省略されている。
【００１８】
高ｋ誘電体１２２における注入種１４０は、高ｋ誘電体１２２の底部と基板１０２との間に双極子をもたらし、その結果、金属層１２４の有効仕事関数は、金属層１２４の上部にも、高ｋ誘電体１２２の底部にも特有のものでなくなり、従って、第２の型のＦＥＴ領域１０６の上の金属層１２４の有効仕事関数をシフトさせる。図４に示されるように、種々の１４０はまた、例えば、ソース／ドレイン領域１６０の形成又は他の処理の一部として行なうことができるアニール処理の際、高ｋ誘電体１２２を通って拡散することもある。金属層１２４は、種１４０が高ｋ誘電体１２２内に過剰に拡散するのを防止するための遮蔽層として働く。示されるように、シリコン層１２６は、種１４０の一部を吸収する。更なる利点として、種１４０の注入はまた、第２の型のＦＥＴ領域１０６がＰＦＥＴ用のものである場合に、チャネルへのホウ素の拡散を抑制するようにも働く。
【００１９】
図４はまた、高ｋ層１２２と、第１の有効仕事関数をもつ金属層１２４とを有するゲート１７２を含んだ第１の型のＦＥＴ１５０を含む構造体１７０も示す。構造体１７０はまた、高ｋ層１２２及び金属層１２４を有するゲート１７４を含んだ第２の型のＦＥＴ１５２も含むが、この金属層は、第１の有効仕事関数を異なる第２の有効仕事関数に変化させる注入種１４０をさらに含む。
【００２０】
図５は、本開示による方法の閾値電圧のシフト能力を表すグラフを示す。一実施形態において、第２の型のＦＥＴについて、５０ミリボルトのシフトより大きい閾値電圧シフトが可能である。これは、窒素雰囲気中でのチタン及びアルミニウムの反応性同時スパッタリング中に、例えば、チタン、窒化物及びアルミニウムの比率を制御する従来の処理に優る大幅な改良点である。別の実施形態においては、約６００ミリボルトの閾値電圧シフトが可能であるので、ＮＦＥＴとＰＦＥＴとの間の閾値電圧シフトは、ＰＦＥＴのバンドエッジの閾値電圧シフトに近づく。
【００２１】
上述された方法は、集積回路チップの製造に用いられる。結果として得られる集積回路チップは、未加工のウェハの形態で（すなわち、複数のパッケージされていないチップを有する単一のウェハとして）、ベア・ダイとして、又はパッケージされた形態で、製造業者により流通させることができる。後者の場合には、チップは、単一のチップ・パッケージ（マザーボード又は他のより高いレベルのキャリアに取り付けられたリード線を有するプラスチック製キャリアのような）、又は、マルチチップ・パッケージ（片面又は両面の相互接続部、或いは埋め込まれた相互接続部を有するセラミック製キャリアのような）の中にマウントされる。いずれの場合においても、次に、チップは、（ａ）マザーボードなどの中間製品の一部として又は（ｂ）最終製品の一部として、他のチップ、個別の回路素子、及び／又は他の信号処理デバイスと一体化される。最終製品は、玩具及び他の低性能用途から、ディスプレイ、キーボード又は他の入力装置、及び中央処理装置を有する高性能なコンピュータ製品までの範囲にわたる、集積回路チップを含むいかなる製品であってもよい。
【００２２】
上記の図面は、本開示の幾つかの実施形態による関連した処理の一部を示す。この点に関して、図面のフロー図内の各図又はブロックは、記載された方法の実施形態と関連したプロセスを表す。幾つかの代替的な実施において、図面又はブロック内に表記された行為は、図面に表記された順序とは異なる順序で行なうことができ、又は、例えば、それに関係する行為に応じて、実際には、実質的に同時に実行されてもよく、又は逆の順序で実行されることもあることにも留意すべきである。また、当業者であれば、処理を記述する付加的なブロックを付加できることを認識するであろう。
【００２３】
本明細書で用いられる用語は、特定の実施形態を説明するためだけのものであり、本開示を限定することを意図したものではない。本明細書で用いられる単数形「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈によりそうでないことが明確に示されない限り、同様に複数形も含むことが意図されている。さらに、用語「含む（ｃｏｍｐｒｉｓｅ）」及び／又は「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」は、本明細書で用いられる場合、記述された特徴、整数、ステップ、動作、要素、及び／又はコンポーネントの存在を示すが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、コンポーネント及び／又はそれらの群の存在又は付加を除外しないことがさらに理解されるであろう。
【００２４】
以下の特許請求の範囲における全ての「手段又はステップと機能との組合せ（ミーンズ又はステップ・プラス・ファンクション）」要素の対応する構造体、材料、行為、及び等価物は、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造体、材料、又は行為をも含むことが意図される。本開示の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものではなく、又は本開示を開示された形態に限定することを意図するものでもない。本発明の範囲及び趣旨から逸脱することなく、当業者には、多くの変更及び変形が明らかであろう。実施形態は、本開示の原理及び実際の用途を最も良く説明するため、及び、当業者が本開示を、種々の変更を有する種々の実施形態について企図される特定の使用に好適なものとして理解することを可能にするために、選択及び記載された。
【符号の説明】
【００２５】
１００：準備構造体
１０２：基板
１０４、１０６：領域
１１０：トレンチ分離
１２０：ゲート誘電体層
１２２：高誘電率（高ｋ）層
１２４：金属層
１２６：シリコン層
１３０：マスク
１４０：種
１５０：第１の型の電界効果トランジスタ（ＦＥＴ）
１５２：第２の型の電界効果トランジスタ（ＦＥＴ）
１６０：ソース／ドレイン領域
１７０：構造体
１７２、１７４：ゲート
【特許請求の範囲】
【請求項１】
第１の型の電界効果トランジスタ（ＦＥＴ）領域及び第２の型のＦＥＴ領域の上に、高誘電率（高ｋ）層を形成することと、
前記第１の型のＦＥＴ領域及び前記第２の型のＦＥＴ領域の上に、第１の型のＦＥＴに適合する第１の有効仕事関数を有する金属層を形成することと、
前記第２の型のＦＥＴ領域の上の前記金属層内に種を注入することによって、前記第２の型のＦＥＴ領域の上の前記第１の有効仕事関数を第２の異なる有効仕事関数に変化させることと、
を含む方法。
【請求項２】
前記第１の型のＦＥＴ領域の上に前記第１の型のＦＥＴを形成し、前記第２の型のＦＥＴ領域の上に前記第２の型のＦＥＴを形成することをさらに含む、請求項１に記載の方法。
【請求項３】
前記変化させることの前に、前記金属層の上にシリコン層を形成することをさらに含み、前記注入することは、前記シリコン内に前記種を注入することを含む、請求項１に記載の方法。
【請求項４】
前記金属層は、タングステン（Ｗ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ニッケルシリサイド（ＮｉＳｉ）、ニッケル−白金シリサイド（ＮｉＰｔＳｉ）、炭化チタン（ＴｉＣ）、炭化タンタル（ＴａＣ）、炭化タンタル酸窒化物（ＴａＣＮＯ）、酸化ルテニウム（ＲｕＯ２）、及びそれらの混合物及び多層構造からなる群から選択される、請求項１に記載の方法。
【請求項５】
前記種は、アルミニウム（Ａｌ）、ランタン（Ｌａ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、マグネシウム（Ｍｇ）、ストロンチウム（Ｓｒ）又はバリウム（Ｂａ）の１つ含む、請求項１に記載の方法。
【請求項６】
前記変化させることは、前記第１の型のＦＥＴ領域をマスクすることを含む、請求項１に記載の方法。
【請求項７】
前記変化させることは、アニールすることをさらに含む、請求項１に記載の方法。
【請求項８】
前記アニールすることは、前記第１の型のＦＥＴ及び前記第２の型のＦＥＴに対するソース／ドレイン領域の形成の一部である、請求項７に記載の方法。
【請求項９】
前記変化させることは、前記第２の型のＦＥＴの閾値電圧の５０ミリボルトより大きいシフトをもたらす、請求項１に記載の方法。
【請求項１０】
前記高ｋ層を形成することの前に、ゲート誘電体層を形成することをさらに含む、請求項１に記載の方法。
【請求項１１】
高誘電率（高ｋ）層及び前記高ｋ層の上の金属層を形成することであって、前記金属層は第１の有効仕事関数を有することと、
領域の上の前記金属層内に種を注入することにより、前記領域における前記第１の有効仕事関数を第２の異なる有効仕事関数に変化させることと、
前記領域の外側の区域の上に、前記第１の有効仕事関数に適合する第１の型のＦＥＴを形成し、前記領域の上に、前記第２の有効仕事関数に適合する第２の型のＦＥＴを形成することと、
を含む方法。
【請求項１２】
前記変化させることの前に、前記金属層の上にポリシリコン層を形成することをさらに含み、前記注入することは、前記ポリシリコン内に前記種を注入することを含む、請求項１１に記載の方法。
【請求項１３】
前記金属層は、タングステン（Ｗ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ニッケルシリサイド（ＮｉＳｉ）、ニッケル−白金シリサイド（ＮｉＰｔＳｉ）、炭化チタン（ＴｉＣ）、炭化タンタル（ＴａＣ）、炭化タンタル酸窒化物（ＴａＣＮＯ）、酸化ルテニウム（ＲｕＯ２）、及びそれらの混合物及び多層構造からなる群から選択される、請求項１１に記載の方法。
【請求項１４】
前記種は、アルミニウム（Ａｌ）、ランタン（Ｌａ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、マグネシウム（Ｍｇ）、ストロンチウム（Ｓｒ）又はバリウム（Ｂａ）の１つ含む、請求項１１に記載の方法。
【請求項１５】
前記変化させることは、前記領域の外側の前記区域をマスクすることを含む、請求項１１に記載の方法。
【請求項１６】
前記第１の型のＦＥＴ及び前記第２の型のＦＥＴを形成することは、アニールすることを含む、請求項１１に記載の方法。
【請求項１７】
前記アニールすることは、前記第１の型のＦＥＴ及び前記第２の型のＦＥＴに対するソース／ドレイン領域の形成の一部である、請求項１６に記載の方法。
【請求項１８】
前記変化させることは、前記第２の型のＦＥＴの閾値電圧の５０ミリボルトより大きいシフトをもたらす、請求項１１に記載の方法。
【請求項１９】
高誘電率（高ｋ）層及び金属層を有するゲートを含む第１の型の電界効果トランジスタ（ＦＥＴ）であって、前記金属層は第１の有効仕事関数を有する、第１の型の電界効果トランジスタ（ＦＥＴ）と、
前記高ｋ層及び前記金属層を含む第２の型のＦＥＴであって、前記金属層は、前記第１の有効仕事関数を異なる第２の有効仕事関数に変化させる注入種をさらに含む、第２の型のＦＥＴと、
を含む構造体。
【請求項２０】
前記注入種は、前記高ｋ誘電体層内に存在する、請求項１９に記載の構造体。
【請求項２１】
前記第１の型のＦＥＴ及び前記第２の型のＦＥＴの各々において前記金属層の上のポリシリコン層をさらに含む、請求項１９に記載の構造体。
【請求項２２】
前記注入種は、前記ポリシリコン層内に存在する、請求項２１に記載の構造体。
【請求項２３】
前記第２の型のＦＥＴについての閾値電圧シフトは、前記第１の型のＦＥＴに比べると、５０ミリボルトより大きい、請求項１９に記載の構造体。
【請求項２４】
前記閾値電圧シフトは、６００ミリボルトである、請求項２３に記載の構造体。
【請求項２５】
前記第１の型のＦＥＴはｎ型ＦＥＴ（ＮＦＥＴ）を含み、前記第２の型のＦＥＴはｐ型ＦＥＴ（ＰＦＥＴ）を含み、前記ＮＦＥＴと前記ＰＦＥＴとの間の閾値電圧シフトは、前記ＰＦＥＴのバンドエッジ閾値電圧シフトに近づく、請求項１９に記載の構造体。
【請求項１】
第１の型の電界効果トランジスタ（ＦＥＴ）領域及び第２の型のＦＥＴ領域の上に、高誘電率（高ｋ）層を形成することと、
前記第１の型のＦＥＴ領域及び前記第２の型のＦＥＴ領域の上に、第１の型のＦＥＴに適合する第１の有効仕事関数を有する金属層を形成することと、
前記第２の型のＦＥＴ領域の上の前記金属層内に種を注入することによって、前記第２の型のＦＥＴ領域の上の前記第１の有効仕事関数を第２の異なる有効仕事関数に変化させることと、
を含む方法。
【請求項２】
前記第１の型のＦＥＴ領域の上に前記第１の型のＦＥＴを形成し、前記第２の型のＦＥＴ領域の上に前記第２の型のＦＥＴを形成することをさらに含む、請求項１に記載の方法。
【請求項３】
前記変化させることの前に、前記金属層の上にシリコン層を形成することをさらに含み、前記注入することは、前記シリコン内に前記種を注入することを含む、請求項１に記載の方法。
【請求項４】
前記金属層は、タングステン（Ｗ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ニッケルシリサイド（ＮｉＳｉ）、ニッケル−白金シリサイド（ＮｉＰｔＳｉ）、炭化チタン（ＴｉＣ）、炭化タンタル（ＴａＣ）、炭化タンタル酸窒化物（ＴａＣＮＯ）、酸化ルテニウム（ＲｕＯ２）、及びそれらの混合物及び多層構造からなる群から選択される、請求項１に記載の方法。
【請求項５】
前記種は、アルミニウム（Ａｌ）、ランタン（Ｌａ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、マグネシウム（Ｍｇ）、ストロンチウム（Ｓｒ）又はバリウム（Ｂａ）の１つ含む、請求項１に記載の方法。
【請求項６】
前記変化させることは、前記第１の型のＦＥＴ領域をマスクすることを含む、請求項１に記載の方法。
【請求項７】
前記変化させることは、アニールすることをさらに含む、請求項１に記載の方法。
【請求項８】
前記アニールすることは、前記第１の型のＦＥＴ及び前記第２の型のＦＥＴに対するソース／ドレイン領域の形成の一部である、請求項７に記載の方法。
【請求項９】
前記変化させることは、前記第２の型のＦＥＴの閾値電圧の５０ミリボルトより大きいシフトをもたらす、請求項１に記載の方法。
【請求項１０】
前記高ｋ層を形成することの前に、ゲート誘電体層を形成することをさらに含む、請求項１に記載の方法。
【請求項１１】
高誘電率（高ｋ）層及び前記高ｋ層の上の金属層を形成することであって、前記金属層は第１の有効仕事関数を有することと、
領域の上の前記金属層内に種を注入することにより、前記領域における前記第１の有効仕事関数を第２の異なる有効仕事関数に変化させることと、
前記領域の外側の区域の上に、前記第１の有効仕事関数に適合する第１の型のＦＥＴを形成し、前記領域の上に、前記第２の有効仕事関数に適合する第２の型のＦＥＴを形成することと、
を含む方法。
【請求項１２】
前記変化させることの前に、前記金属層の上にポリシリコン層を形成することをさらに含み、前記注入することは、前記ポリシリコン内に前記種を注入することを含む、請求項１１に記載の方法。
【請求項１３】
前記金属層は、タングステン（Ｗ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ニッケルシリサイド（ＮｉＳｉ）、ニッケル−白金シリサイド（ＮｉＰｔＳｉ）、炭化チタン（ＴｉＣ）、炭化タンタル（ＴａＣ）、炭化タンタル酸窒化物（ＴａＣＮＯ）、酸化ルテニウム（ＲｕＯ２）、及びそれらの混合物及び多層構造からなる群から選択される、請求項１１に記載の方法。
【請求項１４】
前記種は、アルミニウム（Ａｌ）、ランタン（Ｌａ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）、マグネシウム（Ｍｇ）、ストロンチウム（Ｓｒ）又はバリウム（Ｂａ）の１つ含む、請求項１１に記載の方法。
【請求項１５】
前記変化させることは、前記領域の外側の前記区域をマスクすることを含む、請求項１１に記載の方法。
【請求項１６】
前記第１の型のＦＥＴ及び前記第２の型のＦＥＴを形成することは、アニールすることを含む、請求項１１に記載の方法。
【請求項１７】
前記アニールすることは、前記第１の型のＦＥＴ及び前記第２の型のＦＥＴに対するソース／ドレイン領域の形成の一部である、請求項１６に記載の方法。
【請求項１８】
前記変化させることは、前記第２の型のＦＥＴの閾値電圧の５０ミリボルトより大きいシフトをもたらす、請求項１１に記載の方法。
【請求項１９】
高誘電率（高ｋ）層及び金属層を有するゲートを含む第１の型の電界効果トランジスタ（ＦＥＴ）であって、前記金属層は第１の有効仕事関数を有する、第１の型の電界効果トランジスタ（ＦＥＴ）と、
前記高ｋ層及び前記金属層を含む第２の型のＦＥＴであって、前記金属層は、前記第１の有効仕事関数を異なる第２の有効仕事関数に変化させる注入種をさらに含む、第２の型のＦＥＴと、
を含む構造体。
【請求項２０】
前記注入種は、前記高ｋ誘電体層内に存在する、請求項１９に記載の構造体。
【請求項２１】
前記第１の型のＦＥＴ及び前記第２の型のＦＥＴの各々において前記金属層の上のポリシリコン層をさらに含む、請求項１９に記載の構造体。
【請求項２２】
前記注入種は、前記ポリシリコン層内に存在する、請求項２１に記載の構造体。
【請求項２３】
前記第２の型のＦＥＴについての閾値電圧シフトは、前記第１の型のＦＥＴに比べると、５０ミリボルトより大きい、請求項１９に記載の構造体。
【請求項２４】
前記閾値電圧シフトは、６００ミリボルトである、請求項２３に記載の構造体。
【請求項２５】
前記第１の型のＦＥＴはｎ型ＦＥＴ（ＮＦＥＴ）を含み、前記第２の型のＦＥＴはｐ型ＦＥＴ（ＰＦＥＴ）を含み、前記ＮＦＥＴと前記ＰＦＥＴとの間の閾値電圧シフトは、前記ＰＦＥＴのバンドエッジ閾値電圧シフトに近づく、請求項１９に記載の構造体。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公表番号】特表２０１１−５３０８３６（Ｐ２０１１−５３０８３６Ａ）
【公表日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願番号】特願２０１１−５２３０６６（Ｐ２０１１−５２３０６６）
【出願日】平成２１年８月１０日（２００９．８．１０）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０５３２６３
【国際公開番号】ＷＯ２０１０／０１９４９５
【国際公開日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
【公表日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願日】平成２１年８月１０日（２００９．８．１０）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０５３２６３
【国際公開番号】ＷＯ２０１０／０１９４９５
【国際公開日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレーション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【Ｆターム（参考）】
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