半導体装置とその製造方法
【課題】ＳＧＯＩ（１１０）基板上のｐ、ｎ両領域で高移動度の半導体装置を実現する。
【解決手段】Ｓｉ1-xＧｅx（０．２５≦ｘ≦０．９０）の（１１０）面を表面に有する半導体基板（１，２，３）と、（１１０）面上に形成されたｎ及びｐチャネル型ＭＩＳＦＥＴとを具備し、両ＭＩＳＦＥＴは、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域（５，６）を有し、活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域が形成され、ｎチャネル型ＭＩＳＦＥＴのチャネル領域（５C）はＳｉで形成され、ｐチャネル型ＭＩＳＦＥＴのチャネル領域（６C）はＳｉ1-yＧｅy（ｘ＜ｙ≦１）で形成され、両ＭＩＳＦＥＴのチャネル領域は、活性領域の［−１１０］方向に、一軸圧縮ひずみを有する。
【解決手段】Ｓｉ1-xＧｅx（０．２５≦ｘ≦０．９０）の（１１０）面を表面に有する半導体基板（１，２，３）と、（１１０）面上に形成されたｎ及びｐチャネル型ＭＩＳＦＥＴとを具備し、両ＭＩＳＦＥＴは、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域（５，６）を有し、活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域が形成され、ｎチャネル型ＭＩＳＦＥＴのチャネル領域（５C）はＳｉで形成され、ｐチャネル型ＭＩＳＦＥＴのチャネル領域（６C）はＳｉ1-yＧｅy（ｘ＜ｙ≦１）で形成され、両ＭＩＳＦＥＴのチャネル領域は、活性領域の［−１１０］方向に、一軸圧縮ひずみを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳｉＧｅ層の（１１０）面上に形成され、＜−１１０＞方向を電流方向とし、一軸性ひずみを有するＭＩＳＦＥＴに関する。
【背景技術】
【０００２】
高い駆動力を有する微細ＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）として、これまでにＳｉ（１００）基板上に、酸化やエッチング等のプロセスにより形成したＳｉ，Ｇｅ，ＳｉＧｅをチャネルに用いた細線型ＭＩＳＦＥＴや、Ｆｉｎ型ＭＩＳＦＥＴが提案されている。
【０００３】
例えば、酸化濃縮法を用いて作製された完全ひずみＳＧＯＩ（silicon germanium on insulator）層の（１００）面を、＜１１０＞方向に長くＦｉｎ型にメサ加工し、Ｆｉｎ側面の（１１０）面を一軸ひずみチャネルとして利用したｐＭＯＳＦＥＴ（非特許文献１参照）や、ＳＳＯＩ（strained silicon on insulator）基板の（１００）面を用いて＜１１０＞方向に長くＦｉｎ加工し、一軸ひずみチャネルｎＭＯＳＦＥＴを実現した例（非特許文献２参照）がある。
【０００４】
これらは、基板の（１００）面上にＦｉｎ構造を作製し、その過程で弾性的な一軸応力緩和を利用し、一軸ひずみチャネルを実現しているものであり、同一基板上にｐ、ｎ両方のＭＩＳＦＥＴを作製し、相補型ＭＩＳＦＥＴを構成するのは困難であった。
【０００５】
また、特許文献１では、バルクＳｉ基板上に形成された、バルク緩和ＳｉＧｅ積層基板上に、２軸引っ張りひずみを持つＳｉ−ｎＭＯＳ領域と、二軸圧縮ひずみを持つＳｉＧｅ或いはＧｅ−ｐＭＯＳ領域からなるＣＭＯＳＦＥＴが提案されているが、一軸ひずみやチャネル形状に関する記述や、特に面方位の指定はない。
【０００６】
また、特許文献２では、ＳＧＯＩ上もしくは、バルク緩和ＳｉＧｅ積層基板上に、二軸引っ張りひずみを持つＳｉ−ｎＭＯＳ領域と、二軸圧縮ひずみを持つＳｉＧｅ或いはＧｅ−ｐＭＯＳ領域からなるＣＭＯＳＦＥＴが提案されているが、これも、一軸ひずみやチャネル形状に関する記述はない。
【非特許文献１】T. Irisawa; IEDM2005, p457
【非特許文献２】T. Irisawa; IEDM2006, p725
【特許文献１】特表２００７−５１５８０８号公報
【特許文献２】特開２０００−２８６４１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ｐチャネル型、ｎチャネル型ＭＩＳＦＥＴにおいて、それぞれ移動度の高い［−１１０］方向にチャネル方向をとる場合、基板の（１００）面上では、ｐチャネル型，ｎチャネル型両方について、高移動度を実現するのは困難であった。
【０００８】
本発明は上記の事情に鑑みてなされたもので、ｐチャネル型，ｎチャネル型の両方が同一基板上に形成され、高移動度を有する半導体装置、およびその製造方法を実現することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の半導体装置の第１は、Ｓｉ1-xＧｅx（０．２５≦ｘ≦０．９０）の（１１０）面を表面に有する半導体基板と、前記（１１０）面上に形成されたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを具備し、前記ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴは、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域を有し、前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域はＳｉで形成され、前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域はＳｉ1-yＧｅy（ｘ＜ｙ≦１）で形成され、前記ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのチャネル領域は、前記活性領域の［−１１０］方向に、一軸圧縮ひずみを有することを特徴とする。
【００１０】
また、本発明の半導体装置の第２は、Ｓｉ1-xＧｅx（０≦ｘ≦１）の（１１０）面を表面に有する半導体基板と、前記（１１０）面上に形成されたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを具備し、前記ｎチャネル型ＭＩＳＦＥＴは、（３１１）若しくは（１１１）面にファセットを有する活性領域を有し、前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、前記ｐチャネル型ＭＩＳＦＥＴは、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域を有し、前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、前記ｎチャネル型ＭＩＳＦＥＴ及び前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域は前記Ｓｉ1-xＧｅx より格子定数の大きいIII−Ｖ属化合物で形成され、前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域は歪が等方緩和され、前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域は、前記活性領域の［−１１０］方向に一軸圧縮ひずみを有することを特徴とする。
【００１１】
また、本発明の半導体装置の第３は、Ｓｉ1-xＧｅx（０≦ｘ≦０．９０）の（１１０）面を表面に有する半導体基板と、前記（１１０）面上に形成されたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを具備し、前記ｎチャネル型ＭＩＳＦＥＴは、（３１１）若しくは（１１１）面のファセットを有する活性領域を有し、前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、前記ｐチャネル型ＭＩＳＦＥＴは、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域を有し、前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域はIII−Ｖ属化合物で形成され、前記前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域はＳｉ1-yＧｅy（ｘ＜ｙ≦１）で形成され、前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域は歪が等方緩和され、前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域は、前記活性領域の［−１１０］方向に一軸圧縮ひずみを有することを特徴とする。
【００１２】
本発明における半導体装置の製造方法の第１は、Ｓｉ1-xＧｅx（０≦ｘ≦１）の（１１０）面を表面に有する半導体基板を準備する工程と、前記（１１０）面上に、前記半導体基板と異なる組成であり、［−１１０］方向が［００１］方向より長く、（３１１）若しくは（１１１）面のファセットを有する線状半導体領域を、選択成長法で形成し、チャネル領域の［−１１０］方向に一軸圧縮ひずみを付与する工程と、前記線状半導体領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域を形成する工程とを具備することを特徴とする。
【００１３】
また、本発明における半導体装置の製造方法の第２は、Ｓｉ1-xＧｅx（０．２５≦ｘ≦０．９０）の（１１０）面を表面に有する半導体基板を準備する工程と、前記（１１０）面上に、［−１１０］方向が［００１］方向より長く、（３１１）若しくは（１１１）面のファセットを有する、Ｓｉからなる線状半導体領域とＳｉ1-yＧｅy（ｘ＜ｙ≦１）からなる線状半導体領域を、選択成長法で形成する工程と、夫々の前記線状半導体領域を選択成長で形成する工程の後に、成長条件を横方向成長モードに変え、上面が底面より広く、かつ上面が平面状の線状半導体領域を形成する工程と、夫々の前記線状半導体領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域を形成する工程とを具備することを特徴とする。
【発明の効果】
【００１４】
少なくともｐ型領域において、最適電流方向に一軸ひずみを有するチャネルが形成され、ｐ型、ｎ型両方の領域において、高移動度のチャネルが同一基板の（１１０）面上に形成された相補型ＭＩＳＦＥＴが実現される。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図面を参照しつつ説明する。
【００１６】
（第１の実施形態）
図１は第１の実施形態に係る相補型ＭＩＳＦＥＴの構成を示す図で、（ａ）は断面図、（ｂ）は上面図で、（ｂ）のＡ−Ａ´線に沿った断面が（ａ）に相当する。第１の実施形態の相補型ＭＩＳＦＥＴは、シリコンゲルマニウム・オン・インシュレーター基板（以下ＳＧＯＩ基板と称する）上に、ｎ型、ｐ型両方の領域において、最適電流方向に一軸圧縮ひずみを有するチャネルを持った相補型ＭＩＳＦＥＴである。
【００１７】
図１（ａ）において、シリコン基板１上にシリコン酸化膜２を介してシリコンゲルマニウム層（ＳＧＯＩ層、但しＧｅ濃度ｘは，０．２５＜ｘ＜０．９とする）３が形成されている。この構成をＳＧＯＩ基板と称するが、ＳＧＯＩ基板は酸化濃縮法で作製されたものでもよいし、貼りあわせ法で作製されたものでもよい。ＳＧＯＩ層３上には、シリコン酸化膜４が形成され、シリコン酸化膜４に選択的に形成された長方形の開口部にＳｉ層５とＧｅ層６が選択成長されている。この長方形の開口部は、図１（ｂ）の１０に相当する。
【００１８】
ここで、ＳＧＯＩ層３上の成長面は（１１０）面であり、その表面上に、［−１１０］方向に長く、それに直交する［００１］方向に短い、長方形の成長窓（開口部）１０が形成されている。その窓の大きさは短辺が１０ｎｍから３０ｎｍ程度で、アスペクト比は４から７程度である。ＳＧＯＩ層３がＳｉ層５とＧｅ層６に歪を印加しており、Ｇｅ濃度ｘが上述の範囲であることにより、Ｓｉ層５およびＧｅ層６を通過するチャネルの移動度を向上できる。Ｇｅ層６は、Ｓｉ1-yＧｅy（ｘ＜ｙ＜１）層であっても構わないが、移動度向上の観点から、ｙ＝１のＧｅ層６であることが好ましい。また、選択成長の容易性の観点からも、ｙ＝１のＧｅ層６が好ましい。
【００１９】
その窓の部分には、ＣＶＤ（chemical vapor deposition）法などで選択成長法により、線状シリコン領域５、線状ゲルマニウム領域６が形成されている。この線状シリコン領域５、線状ゲルマニウム領域６は、後に活性領域となる領域であるが、チャネルとなる領域に（３１１）ファセットや（１１１）ファセットが形成されるような条件、例えばＳｉチャネルの場合は６００℃、１Ｐａで、Ｇｅチャネルの場合は４００℃、１Ｐａで成長されたものである。そのため、［−１１０］方向に垂直な断面は、略台形状となる。
【００２０】
このとき、これらの成長層は、この方位の成長層特有の性質として、［−１１０］方向に比べ［００１］方向に、弾性的にも塑性的にも格子緩和しやすいという性質を持つ。本実施形態では、さらに［−１１０］方向に長く［００１］方向に短い矩形窓を使用すること、および成長中も原子が動きやすい状況、つまりファセット形成しやすい状況で、チャネル層を形成する。これにより、弾性的にも塑性的にも［００１］方向に格子緩和する効果を促進できる。このため、格子緩和の一軸性を向上させることができ、表面の歪が開放され、表面が滑らかになることにより、電流駆動力が向上する。
【００２１】
一方、［−１１０］方向には、結晶構造的に、ファセットも格子欠陥も生じにくい構造であるため、電流駆動力を低下させる要因にはならない。また、pチャネル、ｎチャネル両方において、電流方向となる［−１１０］方向に一軸圧縮ひずみを有するとき、最もキャリア移動度が高いため、高速相補型ＭＩＳＦＥＴとして、最適な構造と考えられる。
【００２２】
線状シリコン領域５、線状ゲルマニウム領域６のチャネル領域５C 、６Cの上には、ゲート絶縁膜としてのゲルマニウム酸窒化膜７、シリコン酸窒化膜８が形成され、その上にはこれらを跨ぐゲート電極１１が形成されている。なお、シリコン領域５、ゲルマニウム領域６のソース・ドレイン領域を５S、５D，６S，６Dと表示している。
【００２３】
次に、本実施形態の相補型ＭＩＳＦＥＴの製造方法を説明する。まず、基板として上面に（１１０）面を有するＳＧＯＩ基板を用意する（以後ＳＧＯＩ（１１０）と記載する）。ＳＧＯＩ（１１０）基板は、シリコン基板１、シリコン酸化膜２、ＳＧＯＩ（１１０）層３が積層されたもので、良く知られた貼りあわせ法や酸化濃縮法により作製される。ＳＧＯＩ（１１０）層３の膜厚は、例えば５０nmとする。次いで、図２に示すように、ＳＧＯＩ層３上に、シリコン酸化膜４を３０nm形成する。なお、図２の右横の表示は、面に垂直方向が［−１１０］方向であることを表わす。
【００２４】
次に、図３に示すように、長方形の窓が形成されたレジストマスク１３をシリコン酸化膜１３上に形成する。このレジストマスク１３を使用して、ＣＤＥ（chemical dry etching）やＲＩＥ（reactive ion etching）等の異方性エッチングにより、図４に示すように、シリコン酸化膜４に開口部１０を形成する。この長方形の窓は電流方向である［−１１０］方向に長く、［００１］方向は短く設定する。例えば、［００１］方向の短辺は１０〜３０ｎｍでアスペクト比は４〜７とする。本実施形態では短辺は２５ｎｍ、［−１１０］方向の長辺は１２５ｎｍとする。
【００２５】
次に、図５に示すように、開口部１０に露出したＳＧＯＩ層３の上に、活性領域となるシリコン領域５を選択成長法で形成する。このシリコン領域５には、ｎチャネルＭＩＳＦＥＴが形成される。このとき、選択性の高い成長条件、つまり基板上で原料分子が動き易い条件で成膜することにより、（３１１）面や（１１１）面にファセット形成を伴う、一軸ひずみチャネル領域の形成が可能となる。ここでは、ジクロロシランもしくは、モノシランと塩素の混合ガスによるＣＶＤ法で、成長温度６００℃、成長圧力０．１Ｐａ程度で２０nm成長させる。
【００２６】
次に、図６に示すように、全面にＴＥＯＳ（tetraethoxysilane）からＣＶＤ堆積させたＳｉ酸化膜、またはＬＴＯ（low temperature oxide）による保護膜１４を５０nm形成し、その上にシリコン領域５のチャネル領域に相当する部分を開口したレジストマスク１５ａを形成する。このマスク１５ａを介して、チャンネルドープとしてｎ型不純物（例えば、Ａｓ，Ｐ，Ｓｂ等）を、不純物濃度１×１０15／ｃｍ3 程度でイオン注入する。
【００２７】
続いて、図７に示すように、ソース・ドレイン領域形成用の開口部１７を有するレジストマスク１６を堆積し直して、ｎ型不純物（例えば、Ａｓ，Ｐ，Ｓｂ等）を不純物濃度１×１０20／ｃｍ3 程度でイオン注入する。図８に示すように、レジストマスク１６を除去後、活性化アニールとして、ＲＴＡ(rapid thermal annealing）を９００℃１０秒程度行う。これにより、ソース・ドレイン領域５S、５Dが形成される。
【００２８】
次に、図９に示すように、ＴＥＯＳまたはＬＴＯによる保護膜１４の上に、ｐ型領域形成用の開口部を有するレジストマスク１８を形成する。開口部の大きさは、ｎ型領域と同様に、短辺が２５ｎｍで、長辺が１２５ｎｍの長方形とする。
【００２９】
このレジストマスク１８を用いて、図１０に示すように、保護膜１４、シリコン酸化膜４を異方性エッチングし、開口部１９を設けてＳＧＯＩ層３の表面を露出させる。この露出されたＳＧＯＩ層３の上に、図１１に示すように、Ｇｅ若しくは成長基板となるＳＧＯＩ層よりＧｅ組成の大きいＳｉＧｅでｐ型領域を形成する。
【００３０】
より詳細には、ｎ型領域のシリコン成長時と同様、選択性の高い成長条件、つまり基板上で原料分子が動きやすい条件で成膜することにより、（３１１）面や（１１１）面にファセット形成を伴う、一軸ひずみチャネル領域の形成が可能となる。ここでは、モノゲルマンによるＣＶＤ法（成長温度３００℃から４００℃、成長圧力０．１Ｐａから１Ｐａ程度）でｐ型領域を２０nm形成する。
【００３１】
次に、図１２に示すように、全面にＴＥＯＳ又はＬＴＯによる保護膜２０を堆積し（但し、保護膜１４上では一体化する）、ｐ型領域のチャネル領域部分に対し、チャンネルドープとしてｐ型不純物（例えば、Ｂ，Ｇａ等）を、不純物濃度１×１０15／ｃｍ3 程度でイオン注入する。
【００３２】
次に、図１３に示すように、ソース・ドレイン領域形成用の開口部２０を有するレジストマスク２１を堆積して、ｐ型不純物（例えば、Ｂ，Ｇａ等）を不純物濃度１×１０20／ｃｍ3 程度でイオン注入する。なお、図１３（ａ）は図１３（ｂ）のＢ−Ｂ´線に沿った断面図である。続いて、図１４に示すように、レジストマスク２１を除去後、活性化アニールを、３５０〜４００℃、２０分程度行い、保護膜１４を除去する。これにより、ソース・ドレイン領域６S、６Dが形成される。
【００３３】
その後、図１５に示すように、シリコン領域５のチャネル領域５C、ゲルマニウム領域６のチャネル領域６Cを酸窒化して、ゲート絶縁膜として、ＳｉＯＮ膜７、ＧｅＯＮ膜８を形成する。ゲート絶縁膜はこれに限るものではなく、堆積シリコン酸化膜や堆積シリコン酸窒化膜、ＨｆＳｉＯＮ、ＨｆＯ2 、ＬａＡｌＯ、ＺｒＯ2 、Ｌａ2 Ｈｆ2 Ｏ7 、ＺｒＳｉＯＮなどのHigh-k材料等を使用することができる。
【００３４】
その後、ゲート電極９として、ポリシリコンゲートや、ＮｉＳｉx、ＰｔＳｉなどのシリサイドゲート、もしくはＴｉＮ、ＴａＣなどのメタルゲートの形成を形成し、図１に示す相補型ＭＩＳＦＥＴを得る。
【００３５】
以上、第１の実施形態によれば、ｎ型、ｐ型両方の領域において、最適電流方向に一軸圧縮ひずみを有するチャネルが、同一（１１０）基板上に形成された相補型ＭＩＳＦＥＴが実現される。
【００３６】
（第２の実施形態）
図１６は、第２の実施形態に係る相補型ＭＩＳＦＥＴの構成を示す図で、（ａ）は断面図、（ｂ）は上面図で、上面図のＡ−Ａ´線に沿った断面が（ａ）に示される。第２の実施形態では、第１の実施形態において不純物注入によって形成されたソース・ドレイン領域を、シリサイデーションおよびジャーマナイデーションにより、メタルソース・ドレイン領域を形成する。即ち、図１６（ａ）はチャネル領域を切った断面であるから図１（ａ）と同じであるが、図１６（ｂ）の５S、５D，６S，６Dの部分が異なる。その他の部分は、第１の実施形態と同じであるので、同一番号を付して詳細な説明を省略する。
【００３７】
次に、第２の実施形態に係る半導体素子の製造方法を説明する。第１の実施形態における図２〜６の工程を、第１の実施形態と同様に実施する。図７のソース・ドレイン領域の窓開け工程は、ここでは行なわず、図８〜１２の工程を進める。続く図１３の工程において、シリコン領域５とゲルマニウム領域６双方のソース・ドレイン領域を開口する窓（シリコン領域の窓は不図示）をドライエッチングで開口する。
【００３８】
次に、上記の窓にスパッタ法でＮｉを堆積し、シリサイデーションを行うことにより、ｎチャネルＭＩＳ領域のソース・ドレイン領域５S、５DをＮｉＳｉｘ（１＜ｘ＜２）とする。さらに、ｐチャネルＭＩＳ領域は、ジャーマナイデーションにより、ソース・ドレイン領域６S、６DをＮｉＧｅｘ（１＜ｘ＜２）とする。以上によりメタルソース・ドレイン領域が形成される。シリサイデーション或いはジャーマナイデーションの温度は、３５０℃から４００℃程度とする。
【００３９】
その後は、保護膜１４を除去し、第１の実施形態における図１５以降の工程を、同様に実施することにより、図１６に示す半導体装置を得る。
【００４０】
以上、第２の実施形態によっても、ｎ型、ｐ型両方の領域において、最適電流方向に一軸ひずみを有するチャネルが、同一（１１０）基板上に形成された相補型ＭＩＳＦＥＴが実現される。
【００４１】
(第３の実施形態)
図１７は、第３の実施形態に係る相補型ＭＩＳＦＥＴの構成を示す図で、（ａ）は断面図、（ｂ）は上面図で、図１７（ｂ）のＡ−Ａ´線に沿った断面図が図１７（ａ）になる。図中２２，２３が長方形の細状シリコン領域で、２２C 、２３C がチャネル領域、２２S、２３S、２２D、２３Dがソース・ドレイン領域、２５はゲート絶縁膜、２６はゲート電極である。
【００４２】
但し、図１７（ｂ）では、図の煩雑化を避けるために、図１７（ａ）に表示されている絶縁膜２５を省いて図示している。実際には、ゲート電極２６の下及び基板全面には絶縁膜２５が形成されている。その他は、第１若しくは第２の実施形態と同様なので、図１若しくは図１６と同一部分には同一番号を付して、詳細な説明は省略する。
【００４３】
第３の実施形態は、第１若しくは第２の実施形態の変形例で、選択成長によるチャネル構造を変化させたものである。即ち、細線状シリコン領域２３の成長中に、成長条件を変えて横方向成長（ＥＬＯ）させ、表面が平面で、且つ一軸ひずみを有するチャネル領域２２C 、２３C を作製したものである。横方向成長は、選択性の強い成長条件から選択性の劣る条件へ成長条件を変化させるもので、一般的には、より低温で高圧な条件に成長条件を変化させるとＥＬＯ（epitaxial lateral overgrowth）が可能となる。横方向成長の結果、［−１１０］方向に垂直な細線状シリコン領域２３の断面は、上面が下面より広く、かつ上面が平坦なＴ字型になる。
【００４４】
次に、本実施例の相補型ＭＩＳＦＥＴの作製方法を説明する。先ず、第１の実施形態における図２〜図５の工程を、第１の実施形態と同様に実施する。即ち、図４のレジスト１３を除去して、図５に示すように、窓の部分にｎチャネル用Ｓｉ領域を成長させる。より詳細には、ＣＶＤ等の選択成長法により、線状シリコン領域（６）を（３１１）ファセットや（１１１）ファセットが形成できる条件、例えば６００℃、１Ｐａで成長させる。
【００４５】
次に、図１８に示すように、成長条件を横方向モードに変更し、絶縁膜４の上まで成長させ、平面型のｎチャネルＳｉ領域２２を形成する。より詳細には、ソースガスをモノシランやジシランのみにして、圧力を２０〜１００Ｐａ程度に増加させる。また、ＲＴＣＶＤ（rapid thermal CVD）の場合は、急速に温度を変化することができるので、成長温度を５００〜５５０℃程度に低下させる。
【００４６】
次に、図１９に示すように、全面にＴＥＯＳやＬＴＯ等による保護膜１４を１００nm程度形成し、ｎ型不純物をチャネルドープする。ドープした不純物の活性化アニールを実施した後、図２０に示すように、ｐチャネル領域形成用の窓を有するレジストマスク２７を形成する。このレジストマスク２７を用いて、図２１に示すように、ＣＤＥやＲＩＥの異方性エッチングで、保護膜１４及びシリコン酸化膜４に窓を開ける。
【００４７】
次に、レジストマスク２７及び保護膜１４を除去し、図２２に示すように、厚さ数ｎｍの熱酸化膜２８を形成する。続いて、図２３に示すように、ｐチャネル領域をマスクするレジスト２９を形成する。続いて、図２４に示すように、ｎチャネル領域保護用のシリコン窒化膜３０を２０nm形成する。
【００４８】
次に、図２５に示すように、レジスト２９及びその下の熱酸化膜２８をエッチング等で除去し、ＳＧＯＩ層３を露出させる。続いて、ｎチャネル領域形成時と同様に、選択成長及び横方向成長を利用して、ｐチャネル領域を形成する。
【００４９】
より詳細には、選択成長時は、第１の実施形態と同様に、モノゲルマンによるＣＶＤ法で、成長温度３００〜４００℃、成長圧力０．１〜１Ｐａでゲルマニウム領域２３を成長させる。横方向成長に切り替えるときは、圧力を１００〜１０００Ｐａ程度まで増加させる。
【００５０】
ここで、横方向成長により形成される平面上チャネル領域においても、［−１１０］方向の成長が［００１］方向の成長に比べ極端に遅く、下部の選択成長で作製された領域の一軸ひずみは保たれるため、［００１］方向に比べて［−１１０］方向には弾性的にも塑性的にも緩和しにくいという性質をもつ。
【００５１】
次に、図２７に示すように、ＴＥＯＳやＬＴＯ等によりｐチャネル用保護膜３１を形成する。ｐチャネルドープ実施後、活性化アニールを行い、保護膜３１、シリコン窒化膜３０、シリコン酸化膜２８をエッチング等で除去する。
【００５２】
次に、図２９に示すように、ｐ及びｎチャネル領域の接合部分の素子分離絶縁膜（ＳＴＩ）３２を形成し、ｐ及びｎチャネル領域を分離する。その後、この平面型チャネル領域上に酸化、窒化、酸窒化等で、もしくはHigh-k材料等でゲート絶縁膜２５を形成し、ゲート電極２６を形成する。その後、第２の実施形態とシリサイデ−ション及びジャーマナイデーションにより、メタルソース・ドレイン領域２２S、２２D、２３S，２３Dを形成する。その後、通常のＣＭＩＳ形成行程を実施して、相補型ＭＩＳＦＥＴを形成する。
【００５３】
以上、第３の実施形態によっても、ｎ型、ｐ型両方の領域において、最適電流方向に一軸ひずみを有するチャネルが、同一（１１０）基板上に形成された相補型ＭＩＳＦＥＴが実現される。加えて、ソース・ドレイン領域の表面が平坦なので、配線工程等の上層形成が容易になる。
【００５４】
（第４の実施形態）
図３０は第４の実施形態に係る相補型ＭＩＳＦＥＴの構成を示す図で、（ａ）は断面図、（ｂ）は上面図、（ｂ）のＡ−Ａ´線に沿った断面が図３０（ａ）である。第１の実施形態で示した相補型ＭＩＳＦＥＴにおいて、ＳＧＯＩ層３（Ｇｅ濃度ｘは０≦ｘ≦１）とし、ｐチャネル、ｎチャネルにともにＳＧＯＩ層３より格子定数の大きい化合物半導体でチャネルを形成することにより、更なる移動度向上が期待できる。第４の実施形態はこのような構成を示す。図３０において、４４がｎチャネル化合物半導体領域、４５がｐチャネル化合物半導体領域、４３．４４がゲート絶縁膜、４５がゲート電極である。その他は、第１の実施形態と同じなので、同一箇所には同一番号を付して、重複する説明を省略する。
【００５５】
化合物半導体として、本実施形態ではインジウム・アンチモン（ＩｎＳｂ）を使用するが、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＡｌＡｓや、それらの３元系であるＡｌＧａＡｓ、ＩｎＡｌＡｓ等を使用することもできる。化合物半導体領域に、一軸圧縮性のひずみ印加することにより、正孔移動度の向上、つまり高移動度pチャネルが形成可能となり、それとは別に等方緩和領域を形成することにより、電子移動度の向上、即ち高移動度nチャネルが形成可能となる。
【００５６】
なお、格子定数の大小関係については、凡そ次式に示すとおりである。
Ｓｉ＜Ｇｅ〜ＧａＡｓ＜（ＡｌＡｓ、ＩｎＳｂ、ＩｎＰ、ＩｎＡｓ）
したがって、ＳＧＯＩ層３より格子定数の大きいIII−Ｖ属化合物をチャネルに用いることにより、材料そのものの特性として移動度向上が可能になるだけでなく、pチャネルの移動度向上に充分な歪を印加することができる。
【００５７】
次に、本実施形態の相補型ＭＩＳＦＥＴの作製方法を説明する。先ず、第１の実施形態における図２と同様に、ＳＧＯＩ（１１０）基板上にシリコン酸化膜４を形成する。続いて、図３１に示すように、ｎチャネル用半導体領域を形成するための窓４６と、ｐチャンネル半導体領域用窓４７を有するレジストマスク４８を、シリコン酸化膜４上に形成する。
【００５８】
ここで、ｎチャネル領域の窓４６には、例えば短辺が５０ｎｍでアスペクト比が１から２程度の長方形もしくは正方形の窓を形成し、ｐチャネル領域用の窓４７には、第１の実施形態と同様［−１１０］方向に長く、［００１］方向に短い長方形、例えば短辺が２５ｎｍで、長辺が１２５ｎｍ程度の窓を形成する。アスペクト比については、ｎチャネル領域の窓４６に比して、ｐチャネル領域用の窓４７がより大きくなる。
【００５９】
次に、図３２に示すように、レジストマスク４８を使用して、ＣＤＥやＲＩＥの異方性エッチングにより、シリコン酸化膜４をエッチングして、ＳＧＯＩ層３の表面を露出する。
【００６０】
次いで、図３３に示すように、ｐチャネル用の窓４２の領域には、電流方向である［−１１０］方向に一軸圧縮ひずみをもつチャネル領域を、ＭＯＣＶＤ（metal organic CVD）法で３００〜４００℃、３０００Ｐａ程度の成長条件で成長させる。一方、ｎチャネル用の窓４１には、成長界面での組成変形を有効に活用することにより、等方的に格子緩和させたチャネル領域を、ｐチャネル形成時に同時に選択成長法で形成する。
【００６１】
上記の両チャネル領域の形成において、選択性の高い成長条件、つまり基板上で原料分子が動きやすい条件で成膜することにより、（３１１）面や（１１１）面にファセットが形成される。この時、ｐ型領域には一軸圧縮ひずみチャネル領域が形成される。その後、チャネルドーピング、活性化アニールを実施する。
【００６２】
次に、図３４に示すように、堆積シリコン酸化膜や堆積シリコン酸窒化膜、ＨｆＳｉＯＮ、ＨｆＯ2、ＬａＡｌＯ、ＺｒＯ2、Ｌａ2Ｈｆ2Ｏ7、ＺｒＳｉＯＮなどのHigh-k材料等の絶縁膜４３，４４を形成する。
【００６３】
その後、ＴｉＮ、ＴａＣなどのメタルゲート電極４５を形成する。さらに、Ｎｉ，Ｐｔ，Ａｕ，ＡｕＧｅ，Ｔｉ等を、ソース・ドレイン領域上に堆積し熱反応させることにより、化合物チャネル領域４１C，４２Cに対してオーミック特性を示すアロイメタルによりソース・ドレイン領域４１s、４１D、４２S、４２Dを形成する。このようにして、図３０に示す相補型ＭＩＳＦＥＴを得る。
【００６４】
以上、第４の実施形態においては、化合物半導体を使用することにより、ｐ型領域においては、最適電流方向に一軸ひずみを有するチャネルが、ｎ型領域においてはひずみが等方緩和されたチャネルが形成され、ｐ型、ｎ型とも高移動度のチャネルを有する相補型ＭＩＳＦＥＴが実現される。
【００６５】
（第５の実施形態）
第５の実施形態は、ＳＧＯＩ層３のＧｅ濃度ｘを０≦ｘ≦０．９０とし、ｐチャネル半導体領域がＧｅで形成されるのを除けば、第４の実施形態と構成は同じであり、製造法が異なる。第４の実施形態では、ｐチャネル半導体領域とｎチャネル半導体領域を同時に選択成長させたが、第５の実施形態では、ｐチャネル半導体領域を先作りし、ｎチャネル半導体領域は後から形成する。完成品の構造は第４の実施形態と同じなので、図３０を援用し、構造の詳細な説明を省略する。
【００６６】
次に、本実施形態の作製方法を説明する。先ず、第１の実施形態における図２と同様に、ＳＧＯＩ基板上にシリコン酸化膜４を形成する。続いて、図３５に示すように、ｐチャンネル半導体領域用窓４９を有するレジストマスク５０を、シリコン酸化膜４上に形成する。
【００６７】
ここで、ｐチャネル領域用の窓４９には、第１の実施形態と同様［−１１０］方向に長く、［００１］方向に短い長方形、例えば短辺が２５ｎｍで、長辺が１２５ｎｍ程度の窓を形成する。
【００６８】
次に、図３６に示すように、レジストマスク５０を使用して、ＣＤＥやＲＩＥの異方性エッチングにより、シリコン酸化膜４をエッチングして、ＳＧＯＩ層３の表面を露出する。
【００６９】
次いで、図３７に示すように、ｐチャネル様の窓４９の領域には、電流方向である［−１１０］方向に一軸圧縮ひずみをもつチャネル領域を、ＭＯＣＶＤ法で３００〜４００℃、１Ｐａ程度の成長条件で成長させる。この時、選択性の高い成長条件、つまり基板上で原料分子が動きやすい条件で成膜するので、（３１１）面や（１１１）面にファセットが形成される。この時、ｐ型領域には一軸圧縮ひずみチャネル領域が形成される。その後、以下に示すようにチャネルドーピング、活性化アニールを実施する。
【００７０】
図３８に示すように、全面にＴＥＯＳまたはＬＴＯによる保護膜１４を堆積し、その上にｐチャネルイオン注入用窓５１を有するレジストマスク５２を形成する。次いで、レジストマスク５２を用いて、不純物濃度１×１０15／ｃｍ3 程度でｐチャネルイオン注入を行う。
【００７１】
次に、図３９に示すように、ソース領域用窓５３、ドレイン領域用窓５４を有するレジストマスク５５を形成する。レジストマスク５５を用いて、ソース・ドレイン領域形成のためのイオン注入を不純物濃度１×１０20／ｃｍ3 程度で行う。その後、レジスト５５を剥離し、４００℃、１０分程度の活性化アニールを行う。
【００７２】
次に、図４０に示すように、ｎチャネル用半導体領域を形成するための窓５７を有するレジストマスク５８を、保護膜１４上に形成する。ｎチャネル領域の窓５７は、例えば短辺が５０ｎｍでアスペクト比が１から２程度の長方形もしくは正方形とする。
【００７３】
次に、図４１に示すように、レジストマスク４８を使用して、ＣＤＥやＲＩＥの異方性エッチングにより、シリコン酸化膜４をエッチングして、ＳＧＯＩ層３の表面を露出する。
【００７４】
次いで、図４２に示すように、ｎチャネル用の窓５６に、成長界面での組成変形を有効に活用することで、等方的に格子緩和させたチャネル領域を、ＭＯＣＶＤ法等により３００〜４００℃、３０００Ｐａ程度の成長条件の選択成長法で形成する。このとき、選択性の高い成長条件、つまり基板上で原料分子が動きやすい条件で成膜するので、（３１１）面や（１１１）面にファセットが形成される。
【００７５】
次に、図４３に示すように、ｎチャネルドーピングのために、ＴＥＯＳ等の保護膜５８を堆積させ、その上からｎ型不純物を不純物濃度１×１０15／ｃｍ3 程度で注入し、活性化アニールを実施する。活性化アニール後、保護膜５８，１４を剥離して、図４４に示す構造を得る。
【００７６】
次に、図４５に示すように、堆積シリコン酸化膜や堆積シリコン酸窒化膜、ＨｆＳｉＯＮ、ＨｆＯ2、ＬａＡｌＯ、ＺｒＯ2、Ｌａ2Ｈｆ2Ｏ7、ＺｒＳｉＯＮなどのHigh-k材料等の絶縁膜４３，４４を形成する。
【００７７】
その後、第４の実施形態と同様に、ＴｉＮ、ＴａＣなどのメタルゲート電極４５を形成し、化合物チャネル領域４１C，４２Cに対しオーミック特性を示すアロイメタルによりソース・ドレイン領域４１s、４１D、４２S、４２Dを形成して、図３０に示す相補型ＭＩＳＦＥＴを得る。
【００７８】
以上、第５の実施形態においては、ｎ型領域に化合物半導体を使用し、ｐ型領域においてはＧｅを使用することにより、最適電流方向に一軸ひずみを有するチャネルが形成され、ｎ型領域においてはひずみが等方緩和されたチャネルが形成され、ｎ型、ｐ型とも高移動度のチャネルを有する相補型ＭＩＳＦＥＴが実現される。
【００７９】
以上、本発明を実施形態を通じて説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。
【図面の簡単な説明】
【００８０】
【図１】第１の実施形態に係る半導体装置の構成を示す図で、（ａ）は断面図、（ｂ）は上面図、（ｂ）のＡ−Ａ´線に沿った断面が（ａ）になる。
【図２】第１の実施形態の半導体装置の作製方法を説明する為の断面図。
【図３】図２に続く工程の断面図。
【図４】図３に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図５】図４に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図６】図５に続く工程の断面図。
【図７】図６に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図８】図７に続く工程の断面図。
【図９】図８に続く工程の断面図。
【図１０】図９に続く工程の断面図。
【図１１】図１０に続く工程の断面図。
【図１２】図１１に続く工程の断面図。
【図１３】図１２に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図１４】図１３に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図１５】図１４に続く工程の断面図。
【図１６】第２の実施形態に係る半導体装置の構成を示す図で、（ａ）は断面図、（ｂ）は上面図、（ｂ）のＡ−Ａ´線に沿った断面が（ａ）になる。
【図１７】第３の実施形態に係る半導体装置の構成を示す図で、（ａ）は断面図、（ｂ）は上面図、（ｂ）のＡ−Ａ´線に沿った断面が（ａ）になる。
【図１８】第３の実施形態の半導体装置の作製方法を説明する為の断面図。
【図１９】図１８に続く工程の断面図。
【図２０】図１９に続く工程の断面図。
【図２１】図２０に続く工程の断面図。
【図２２】図２１に続く工程の断面図。
【図２３】図２２に続く工程の断面図。
【図２４】図２３に続く工程の断面図。
【図２５】図２４に続く工程の断面図。
【図２６】図２５に続く工程の断面図。
【図２７】図２６に続く工程の断面図。
【図２８】図２７に続く工程の断面図。
【図２９】図２８に続く工程の断面図。
【図３０】第４及び第５の実施形態に係る半導体装置の構成を示す図で、（ａ）は断面図、（ｂ）は上面図、（ｂ）のＡ−Ａ´線に沿った断面が（ａ）になる。
【図３１】第４の実施形態の半導体装置の作製方法を説明する為の断面図。
【図３２】図３１に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図３３】図３２に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図３４】図３３に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図３５】図３４に続く工程の断面図。
【図３６】図３５に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図３７】図３６に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図３８】図３７に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図３９】図３８に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図４０】図３９に続く工程の断面図。
【図４１】図４０に続く工程の断面図。
【図４２】図４１に続く工程の断面図。
【図４３】図４２に続く工程の断面図。
【図４４】図４３に続く工程の断面図。
【図４５】図４４に続く工程の断面図。
【符号の説明】
【００８１】
１…Ｓｉ基板
２、４、２８、３２…ＳｉＯ2 膜
３…ＳＧＯＩ層（１１０）
４，１４、２０、５８…保護膜
５、２２、４１…ｎチャネル型素子領域
５c、２２C、４１C …ｎチャネル型素子チャネル領域
５S、２２S、４１S …ｎチャネル型素子ソース領域
５D、２２D、４１D …ｎチャネル型素子ドレイン領域
６、２３、４２…ｐチャネル型素子領域
６c、２３C、４２C …ｐチャネル型素子チャネル領域
６S、２３S、４２S …ｐチャネル型素子ソース領域
６D、２３D、４２D …ｐチャネル型素子ドレイン領域
７，８、２５…ゲート絶縁膜
９、…ゲート電極
１０、１７、１９、４６，４７、４９，５１、５６…開口部
１３、１５，１６、１８、２１、２７、２９、４８、５２，５５、５７…レジスト膜
３０…ＳｉＮ膜
【技術分野】
【０００１】
本発明は、ＳｉＧｅ層の（１１０）面上に形成され、＜−１１０＞方向を電流方向とし、一軸性ひずみを有するＭＩＳＦＥＴに関する。
【背景技術】
【０００２】
高い駆動力を有する微細ＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）として、これまでにＳｉ（１００）基板上に、酸化やエッチング等のプロセスにより形成したＳｉ，Ｇｅ，ＳｉＧｅをチャネルに用いた細線型ＭＩＳＦＥＴや、Ｆｉｎ型ＭＩＳＦＥＴが提案されている。
【０００３】
例えば、酸化濃縮法を用いて作製された完全ひずみＳＧＯＩ（silicon germanium on insulator）層の（１００）面を、＜１１０＞方向に長くＦｉｎ型にメサ加工し、Ｆｉｎ側面の（１１０）面を一軸ひずみチャネルとして利用したｐＭＯＳＦＥＴ（非特許文献１参照）や、ＳＳＯＩ（strained silicon on insulator）基板の（１００）面を用いて＜１１０＞方向に長くＦｉｎ加工し、一軸ひずみチャネルｎＭＯＳＦＥＴを実現した例（非特許文献２参照）がある。
【０００４】
これらは、基板の（１００）面上にＦｉｎ構造を作製し、その過程で弾性的な一軸応力緩和を利用し、一軸ひずみチャネルを実現しているものであり、同一基板上にｐ、ｎ両方のＭＩＳＦＥＴを作製し、相補型ＭＩＳＦＥＴを構成するのは困難であった。
【０００５】
また、特許文献１では、バルクＳｉ基板上に形成された、バルク緩和ＳｉＧｅ積層基板上に、２軸引っ張りひずみを持つＳｉ−ｎＭＯＳ領域と、二軸圧縮ひずみを持つＳｉＧｅ或いはＧｅ−ｐＭＯＳ領域からなるＣＭＯＳＦＥＴが提案されているが、一軸ひずみやチャネル形状に関する記述や、特に面方位の指定はない。
【０００６】
また、特許文献２では、ＳＧＯＩ上もしくは、バルク緩和ＳｉＧｅ積層基板上に、二軸引っ張りひずみを持つＳｉ−ｎＭＯＳ領域と、二軸圧縮ひずみを持つＳｉＧｅ或いはＧｅ−ｐＭＯＳ領域からなるＣＭＯＳＦＥＴが提案されているが、これも、一軸ひずみやチャネル形状に関する記述はない。
【非特許文献１】T. Irisawa; IEDM2005, p457
【非特許文献２】T. Irisawa; IEDM2006, p725
【特許文献１】特表２００７−５１５８０８号公報
【特許文献２】特開２０００−２８６４１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ｐチャネル型、ｎチャネル型ＭＩＳＦＥＴにおいて、それぞれ移動度の高い［−１１０］方向にチャネル方向をとる場合、基板の（１００）面上では、ｐチャネル型，ｎチャネル型両方について、高移動度を実現するのは困難であった。
【０００８】
本発明は上記の事情に鑑みてなされたもので、ｐチャネル型，ｎチャネル型の両方が同一基板上に形成され、高移動度を有する半導体装置、およびその製造方法を実現することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の半導体装置の第１は、Ｓｉ1-xＧｅx（０．２５≦ｘ≦０．９０）の（１１０）面を表面に有する半導体基板と、前記（１１０）面上に形成されたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを具備し、前記ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴは、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域を有し、前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域はＳｉで形成され、前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域はＳｉ1-yＧｅy（ｘ＜ｙ≦１）で形成され、前記ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのチャネル領域は、前記活性領域の［−１１０］方向に、一軸圧縮ひずみを有することを特徴とする。
【００１０】
また、本発明の半導体装置の第２は、Ｓｉ1-xＧｅx（０≦ｘ≦１）の（１１０）面を表面に有する半導体基板と、前記（１１０）面上に形成されたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを具備し、前記ｎチャネル型ＭＩＳＦＥＴは、（３１１）若しくは（１１１）面にファセットを有する活性領域を有し、前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、前記ｐチャネル型ＭＩＳＦＥＴは、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域を有し、前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、前記ｎチャネル型ＭＩＳＦＥＴ及び前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域は前記Ｓｉ1-xＧｅx より格子定数の大きいIII−Ｖ属化合物で形成され、前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域は歪が等方緩和され、前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域は、前記活性領域の［−１１０］方向に一軸圧縮ひずみを有することを特徴とする。
【００１１】
また、本発明の半導体装置の第３は、Ｓｉ1-xＧｅx（０≦ｘ≦０．９０）の（１１０）面を表面に有する半導体基板と、前記（１１０）面上に形成されたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを具備し、前記ｎチャネル型ＭＩＳＦＥＴは、（３１１）若しくは（１１１）面のファセットを有する活性領域を有し、前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、前記ｐチャネル型ＭＩＳＦＥＴは、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域を有し、前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域はIII−Ｖ属化合物で形成され、前記前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域はＳｉ1-yＧｅy（ｘ＜ｙ≦１）で形成され、前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域は歪が等方緩和され、前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域は、前記活性領域の［−１１０］方向に一軸圧縮ひずみを有することを特徴とする。
【００１２】
本発明における半導体装置の製造方法の第１は、Ｓｉ1-xＧｅx（０≦ｘ≦１）の（１１０）面を表面に有する半導体基板を準備する工程と、前記（１１０）面上に、前記半導体基板と異なる組成であり、［−１１０］方向が［００１］方向より長く、（３１１）若しくは（１１１）面のファセットを有する線状半導体領域を、選択成長法で形成し、チャネル領域の［−１１０］方向に一軸圧縮ひずみを付与する工程と、前記線状半導体領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域を形成する工程とを具備することを特徴とする。
【００１３】
また、本発明における半導体装置の製造方法の第２は、Ｓｉ1-xＧｅx（０．２５≦ｘ≦０．９０）の（１１０）面を表面に有する半導体基板を準備する工程と、前記（１１０）面上に、［−１１０］方向が［００１］方向より長く、（３１１）若しくは（１１１）面のファセットを有する、Ｓｉからなる線状半導体領域とＳｉ1-yＧｅy（ｘ＜ｙ≦１）からなる線状半導体領域を、選択成長法で形成する工程と、夫々の前記線状半導体領域を選択成長で形成する工程の後に、成長条件を横方向成長モードに変え、上面が底面より広く、かつ上面が平面状の線状半導体領域を形成する工程と、夫々の前記線状半導体領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域を形成する工程とを具備することを特徴とする。
【発明の効果】
【００１４】
少なくともｐ型領域において、最適電流方向に一軸ひずみを有するチャネルが形成され、ｐ型、ｎ型両方の領域において、高移動度のチャネルが同一基板の（１１０）面上に形成された相補型ＭＩＳＦＥＴが実現される。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について図面を参照しつつ説明する。
【００１６】
（第１の実施形態）
図１は第１の実施形態に係る相補型ＭＩＳＦＥＴの構成を示す図で、（ａ）は断面図、（ｂ）は上面図で、（ｂ）のＡ−Ａ´線に沿った断面が（ａ）に相当する。第１の実施形態の相補型ＭＩＳＦＥＴは、シリコンゲルマニウム・オン・インシュレーター基板（以下ＳＧＯＩ基板と称する）上に、ｎ型、ｐ型両方の領域において、最適電流方向に一軸圧縮ひずみを有するチャネルを持った相補型ＭＩＳＦＥＴである。
【００１７】
図１（ａ）において、シリコン基板１上にシリコン酸化膜２を介してシリコンゲルマニウム層（ＳＧＯＩ層、但しＧｅ濃度ｘは，０．２５＜ｘ＜０．９とする）３が形成されている。この構成をＳＧＯＩ基板と称するが、ＳＧＯＩ基板は酸化濃縮法で作製されたものでもよいし、貼りあわせ法で作製されたものでもよい。ＳＧＯＩ層３上には、シリコン酸化膜４が形成され、シリコン酸化膜４に選択的に形成された長方形の開口部にＳｉ層５とＧｅ層６が選択成長されている。この長方形の開口部は、図１（ｂ）の１０に相当する。
【００１８】
ここで、ＳＧＯＩ層３上の成長面は（１１０）面であり、その表面上に、［−１１０］方向に長く、それに直交する［００１］方向に短い、長方形の成長窓（開口部）１０が形成されている。その窓の大きさは短辺が１０ｎｍから３０ｎｍ程度で、アスペクト比は４から７程度である。ＳＧＯＩ層３がＳｉ層５とＧｅ層６に歪を印加しており、Ｇｅ濃度ｘが上述の範囲であることにより、Ｓｉ層５およびＧｅ層６を通過するチャネルの移動度を向上できる。Ｇｅ層６は、Ｓｉ1-yＧｅy（ｘ＜ｙ＜１）層であっても構わないが、移動度向上の観点から、ｙ＝１のＧｅ層６であることが好ましい。また、選択成長の容易性の観点からも、ｙ＝１のＧｅ層６が好ましい。
【００１９】
その窓の部分には、ＣＶＤ（chemical vapor deposition）法などで選択成長法により、線状シリコン領域５、線状ゲルマニウム領域６が形成されている。この線状シリコン領域５、線状ゲルマニウム領域６は、後に活性領域となる領域であるが、チャネルとなる領域に（３１１）ファセットや（１１１）ファセットが形成されるような条件、例えばＳｉチャネルの場合は６００℃、１Ｐａで、Ｇｅチャネルの場合は４００℃、１Ｐａで成長されたものである。そのため、［−１１０］方向に垂直な断面は、略台形状となる。
【００２０】
このとき、これらの成長層は、この方位の成長層特有の性質として、［−１１０］方向に比べ［００１］方向に、弾性的にも塑性的にも格子緩和しやすいという性質を持つ。本実施形態では、さらに［−１１０］方向に長く［００１］方向に短い矩形窓を使用すること、および成長中も原子が動きやすい状況、つまりファセット形成しやすい状況で、チャネル層を形成する。これにより、弾性的にも塑性的にも［００１］方向に格子緩和する効果を促進できる。このため、格子緩和の一軸性を向上させることができ、表面の歪が開放され、表面が滑らかになることにより、電流駆動力が向上する。
【００２１】
一方、［−１１０］方向には、結晶構造的に、ファセットも格子欠陥も生じにくい構造であるため、電流駆動力を低下させる要因にはならない。また、pチャネル、ｎチャネル両方において、電流方向となる［−１１０］方向に一軸圧縮ひずみを有するとき、最もキャリア移動度が高いため、高速相補型ＭＩＳＦＥＴとして、最適な構造と考えられる。
【００２２】
線状シリコン領域５、線状ゲルマニウム領域６のチャネル領域５C 、６Cの上には、ゲート絶縁膜としてのゲルマニウム酸窒化膜７、シリコン酸窒化膜８が形成され、その上にはこれらを跨ぐゲート電極１１が形成されている。なお、シリコン領域５、ゲルマニウム領域６のソース・ドレイン領域を５S、５D，６S，６Dと表示している。
【００２３】
次に、本実施形態の相補型ＭＩＳＦＥＴの製造方法を説明する。まず、基板として上面に（１１０）面を有するＳＧＯＩ基板を用意する（以後ＳＧＯＩ（１１０）と記載する）。ＳＧＯＩ（１１０）基板は、シリコン基板１、シリコン酸化膜２、ＳＧＯＩ（１１０）層３が積層されたもので、良く知られた貼りあわせ法や酸化濃縮法により作製される。ＳＧＯＩ（１１０）層３の膜厚は、例えば５０nmとする。次いで、図２に示すように、ＳＧＯＩ層３上に、シリコン酸化膜４を３０nm形成する。なお、図２の右横の表示は、面に垂直方向が［−１１０］方向であることを表わす。
【００２４】
次に、図３に示すように、長方形の窓が形成されたレジストマスク１３をシリコン酸化膜１３上に形成する。このレジストマスク１３を使用して、ＣＤＥ（chemical dry etching）やＲＩＥ（reactive ion etching）等の異方性エッチングにより、図４に示すように、シリコン酸化膜４に開口部１０を形成する。この長方形の窓は電流方向である［−１１０］方向に長く、［００１］方向は短く設定する。例えば、［００１］方向の短辺は１０〜３０ｎｍでアスペクト比は４〜７とする。本実施形態では短辺は２５ｎｍ、［−１１０］方向の長辺は１２５ｎｍとする。
【００２５】
次に、図５に示すように、開口部１０に露出したＳＧＯＩ層３の上に、活性領域となるシリコン領域５を選択成長法で形成する。このシリコン領域５には、ｎチャネルＭＩＳＦＥＴが形成される。このとき、選択性の高い成長条件、つまり基板上で原料分子が動き易い条件で成膜することにより、（３１１）面や（１１１）面にファセット形成を伴う、一軸ひずみチャネル領域の形成が可能となる。ここでは、ジクロロシランもしくは、モノシランと塩素の混合ガスによるＣＶＤ法で、成長温度６００℃、成長圧力０．１Ｐａ程度で２０nm成長させる。
【００２６】
次に、図６に示すように、全面にＴＥＯＳ（tetraethoxysilane）からＣＶＤ堆積させたＳｉ酸化膜、またはＬＴＯ（low temperature oxide）による保護膜１４を５０nm形成し、その上にシリコン領域５のチャネル領域に相当する部分を開口したレジストマスク１５ａを形成する。このマスク１５ａを介して、チャンネルドープとしてｎ型不純物（例えば、Ａｓ，Ｐ，Ｓｂ等）を、不純物濃度１×１０15／ｃｍ3 程度でイオン注入する。
【００２７】
続いて、図７に示すように、ソース・ドレイン領域形成用の開口部１７を有するレジストマスク１６を堆積し直して、ｎ型不純物（例えば、Ａｓ，Ｐ，Ｓｂ等）を不純物濃度１×１０20／ｃｍ3 程度でイオン注入する。図８に示すように、レジストマスク１６を除去後、活性化アニールとして、ＲＴＡ(rapid thermal annealing）を９００℃１０秒程度行う。これにより、ソース・ドレイン領域５S、５Dが形成される。
【００２８】
次に、図９に示すように、ＴＥＯＳまたはＬＴＯによる保護膜１４の上に、ｐ型領域形成用の開口部を有するレジストマスク１８を形成する。開口部の大きさは、ｎ型領域と同様に、短辺が２５ｎｍで、長辺が１２５ｎｍの長方形とする。
【００２９】
このレジストマスク１８を用いて、図１０に示すように、保護膜１４、シリコン酸化膜４を異方性エッチングし、開口部１９を設けてＳＧＯＩ層３の表面を露出させる。この露出されたＳＧＯＩ層３の上に、図１１に示すように、Ｇｅ若しくは成長基板となるＳＧＯＩ層よりＧｅ組成の大きいＳｉＧｅでｐ型領域を形成する。
【００３０】
より詳細には、ｎ型領域のシリコン成長時と同様、選択性の高い成長条件、つまり基板上で原料分子が動きやすい条件で成膜することにより、（３１１）面や（１１１）面にファセット形成を伴う、一軸ひずみチャネル領域の形成が可能となる。ここでは、モノゲルマンによるＣＶＤ法（成長温度３００℃から４００℃、成長圧力０．１Ｐａから１Ｐａ程度）でｐ型領域を２０nm形成する。
【００３１】
次に、図１２に示すように、全面にＴＥＯＳ又はＬＴＯによる保護膜２０を堆積し（但し、保護膜１４上では一体化する）、ｐ型領域のチャネル領域部分に対し、チャンネルドープとしてｐ型不純物（例えば、Ｂ，Ｇａ等）を、不純物濃度１×１０15／ｃｍ3 程度でイオン注入する。
【００３２】
次に、図１３に示すように、ソース・ドレイン領域形成用の開口部２０を有するレジストマスク２１を堆積して、ｐ型不純物（例えば、Ｂ，Ｇａ等）を不純物濃度１×１０20／ｃｍ3 程度でイオン注入する。なお、図１３（ａ）は図１３（ｂ）のＢ−Ｂ´線に沿った断面図である。続いて、図１４に示すように、レジストマスク２１を除去後、活性化アニールを、３５０〜４００℃、２０分程度行い、保護膜１４を除去する。これにより、ソース・ドレイン領域６S、６Dが形成される。
【００３３】
その後、図１５に示すように、シリコン領域５のチャネル領域５C、ゲルマニウム領域６のチャネル領域６Cを酸窒化して、ゲート絶縁膜として、ＳｉＯＮ膜７、ＧｅＯＮ膜８を形成する。ゲート絶縁膜はこれに限るものではなく、堆積シリコン酸化膜や堆積シリコン酸窒化膜、ＨｆＳｉＯＮ、ＨｆＯ2 、ＬａＡｌＯ、ＺｒＯ2 、Ｌａ2 Ｈｆ2 Ｏ7 、ＺｒＳｉＯＮなどのHigh-k材料等を使用することができる。
【００３４】
その後、ゲート電極９として、ポリシリコンゲートや、ＮｉＳｉx、ＰｔＳｉなどのシリサイドゲート、もしくはＴｉＮ、ＴａＣなどのメタルゲートの形成を形成し、図１に示す相補型ＭＩＳＦＥＴを得る。
【００３５】
以上、第１の実施形態によれば、ｎ型、ｐ型両方の領域において、最適電流方向に一軸圧縮ひずみを有するチャネルが、同一（１１０）基板上に形成された相補型ＭＩＳＦＥＴが実現される。
【００３６】
（第２の実施形態）
図１６は、第２の実施形態に係る相補型ＭＩＳＦＥＴの構成を示す図で、（ａ）は断面図、（ｂ）は上面図で、上面図のＡ−Ａ´線に沿った断面が（ａ）に示される。第２の実施形態では、第１の実施形態において不純物注入によって形成されたソース・ドレイン領域を、シリサイデーションおよびジャーマナイデーションにより、メタルソース・ドレイン領域を形成する。即ち、図１６（ａ）はチャネル領域を切った断面であるから図１（ａ）と同じであるが、図１６（ｂ）の５S、５D，６S，６Dの部分が異なる。その他の部分は、第１の実施形態と同じであるので、同一番号を付して詳細な説明を省略する。
【００３７】
次に、第２の実施形態に係る半導体素子の製造方法を説明する。第１の実施形態における図２〜６の工程を、第１の実施形態と同様に実施する。図７のソース・ドレイン領域の窓開け工程は、ここでは行なわず、図８〜１２の工程を進める。続く図１３の工程において、シリコン領域５とゲルマニウム領域６双方のソース・ドレイン領域を開口する窓（シリコン領域の窓は不図示）をドライエッチングで開口する。
【００３８】
次に、上記の窓にスパッタ法でＮｉを堆積し、シリサイデーションを行うことにより、ｎチャネルＭＩＳ領域のソース・ドレイン領域５S、５DをＮｉＳｉｘ（１＜ｘ＜２）とする。さらに、ｐチャネルＭＩＳ領域は、ジャーマナイデーションにより、ソース・ドレイン領域６S、６DをＮｉＧｅｘ（１＜ｘ＜２）とする。以上によりメタルソース・ドレイン領域が形成される。シリサイデーション或いはジャーマナイデーションの温度は、３５０℃から４００℃程度とする。
【００３９】
その後は、保護膜１４を除去し、第１の実施形態における図１５以降の工程を、同様に実施することにより、図１６に示す半導体装置を得る。
【００４０】
以上、第２の実施形態によっても、ｎ型、ｐ型両方の領域において、最適電流方向に一軸ひずみを有するチャネルが、同一（１１０）基板上に形成された相補型ＭＩＳＦＥＴが実現される。
【００４１】
(第３の実施形態)
図１７は、第３の実施形態に係る相補型ＭＩＳＦＥＴの構成を示す図で、（ａ）は断面図、（ｂ）は上面図で、図１７（ｂ）のＡ−Ａ´線に沿った断面図が図１７（ａ）になる。図中２２，２３が長方形の細状シリコン領域で、２２C 、２３C がチャネル領域、２２S、２３S、２２D、２３Dがソース・ドレイン領域、２５はゲート絶縁膜、２６はゲート電極である。
【００４２】
但し、図１７（ｂ）では、図の煩雑化を避けるために、図１７（ａ）に表示されている絶縁膜２５を省いて図示している。実際には、ゲート電極２６の下及び基板全面には絶縁膜２５が形成されている。その他は、第１若しくは第２の実施形態と同様なので、図１若しくは図１６と同一部分には同一番号を付して、詳細な説明は省略する。
【００４３】
第３の実施形態は、第１若しくは第２の実施形態の変形例で、選択成長によるチャネル構造を変化させたものである。即ち、細線状シリコン領域２３の成長中に、成長条件を変えて横方向成長（ＥＬＯ）させ、表面が平面で、且つ一軸ひずみを有するチャネル領域２２C 、２３C を作製したものである。横方向成長は、選択性の強い成長条件から選択性の劣る条件へ成長条件を変化させるもので、一般的には、より低温で高圧な条件に成長条件を変化させるとＥＬＯ（epitaxial lateral overgrowth）が可能となる。横方向成長の結果、［−１１０］方向に垂直な細線状シリコン領域２３の断面は、上面が下面より広く、かつ上面が平坦なＴ字型になる。
【００４４】
次に、本実施例の相補型ＭＩＳＦＥＴの作製方法を説明する。先ず、第１の実施形態における図２〜図５の工程を、第１の実施形態と同様に実施する。即ち、図４のレジスト１３を除去して、図５に示すように、窓の部分にｎチャネル用Ｓｉ領域を成長させる。より詳細には、ＣＶＤ等の選択成長法により、線状シリコン領域（６）を（３１１）ファセットや（１１１）ファセットが形成できる条件、例えば６００℃、１Ｐａで成長させる。
【００４５】
次に、図１８に示すように、成長条件を横方向モードに変更し、絶縁膜４の上まで成長させ、平面型のｎチャネルＳｉ領域２２を形成する。より詳細には、ソースガスをモノシランやジシランのみにして、圧力を２０〜１００Ｐａ程度に増加させる。また、ＲＴＣＶＤ（rapid thermal CVD）の場合は、急速に温度を変化することができるので、成長温度を５００〜５５０℃程度に低下させる。
【００４６】
次に、図１９に示すように、全面にＴＥＯＳやＬＴＯ等による保護膜１４を１００nm程度形成し、ｎ型不純物をチャネルドープする。ドープした不純物の活性化アニールを実施した後、図２０に示すように、ｐチャネル領域形成用の窓を有するレジストマスク２７を形成する。このレジストマスク２７を用いて、図２１に示すように、ＣＤＥやＲＩＥの異方性エッチングで、保護膜１４及びシリコン酸化膜４に窓を開ける。
【００４７】
次に、レジストマスク２７及び保護膜１４を除去し、図２２に示すように、厚さ数ｎｍの熱酸化膜２８を形成する。続いて、図２３に示すように、ｐチャネル領域をマスクするレジスト２９を形成する。続いて、図２４に示すように、ｎチャネル領域保護用のシリコン窒化膜３０を２０nm形成する。
【００４８】
次に、図２５に示すように、レジスト２９及びその下の熱酸化膜２８をエッチング等で除去し、ＳＧＯＩ層３を露出させる。続いて、ｎチャネル領域形成時と同様に、選択成長及び横方向成長を利用して、ｐチャネル領域を形成する。
【００４９】
より詳細には、選択成長時は、第１の実施形態と同様に、モノゲルマンによるＣＶＤ法で、成長温度３００〜４００℃、成長圧力０．１〜１Ｐａでゲルマニウム領域２３を成長させる。横方向成長に切り替えるときは、圧力を１００〜１０００Ｐａ程度まで増加させる。
【００５０】
ここで、横方向成長により形成される平面上チャネル領域においても、［−１１０］方向の成長が［００１］方向の成長に比べ極端に遅く、下部の選択成長で作製された領域の一軸ひずみは保たれるため、［００１］方向に比べて［−１１０］方向には弾性的にも塑性的にも緩和しにくいという性質をもつ。
【００５１】
次に、図２７に示すように、ＴＥＯＳやＬＴＯ等によりｐチャネル用保護膜３１を形成する。ｐチャネルドープ実施後、活性化アニールを行い、保護膜３１、シリコン窒化膜３０、シリコン酸化膜２８をエッチング等で除去する。
【００５２】
次に、図２９に示すように、ｐ及びｎチャネル領域の接合部分の素子分離絶縁膜（ＳＴＩ）３２を形成し、ｐ及びｎチャネル領域を分離する。その後、この平面型チャネル領域上に酸化、窒化、酸窒化等で、もしくはHigh-k材料等でゲート絶縁膜２５を形成し、ゲート電極２６を形成する。その後、第２の実施形態とシリサイデ−ション及びジャーマナイデーションにより、メタルソース・ドレイン領域２２S、２２D、２３S，２３Dを形成する。その後、通常のＣＭＩＳ形成行程を実施して、相補型ＭＩＳＦＥＴを形成する。
【００５３】
以上、第３の実施形態によっても、ｎ型、ｐ型両方の領域において、最適電流方向に一軸ひずみを有するチャネルが、同一（１１０）基板上に形成された相補型ＭＩＳＦＥＴが実現される。加えて、ソース・ドレイン領域の表面が平坦なので、配線工程等の上層形成が容易になる。
【００５４】
（第４の実施形態）
図３０は第４の実施形態に係る相補型ＭＩＳＦＥＴの構成を示す図で、（ａ）は断面図、（ｂ）は上面図、（ｂ）のＡ−Ａ´線に沿った断面が図３０（ａ）である。第１の実施形態で示した相補型ＭＩＳＦＥＴにおいて、ＳＧＯＩ層３（Ｇｅ濃度ｘは０≦ｘ≦１）とし、ｐチャネル、ｎチャネルにともにＳＧＯＩ層３より格子定数の大きい化合物半導体でチャネルを形成することにより、更なる移動度向上が期待できる。第４の実施形態はこのような構成を示す。図３０において、４４がｎチャネル化合物半導体領域、４５がｐチャネル化合物半導体領域、４３．４４がゲート絶縁膜、４５がゲート電極である。その他は、第１の実施形態と同じなので、同一箇所には同一番号を付して、重複する説明を省略する。
【００５５】
化合物半導体として、本実施形態ではインジウム・アンチモン（ＩｎＳｂ）を使用するが、ＧａＡｓ，ＩｎＰ，ＩｎＡｓ，ＡｌＡｓや、それらの３元系であるＡｌＧａＡｓ、ＩｎＡｌＡｓ等を使用することもできる。化合物半導体領域に、一軸圧縮性のひずみ印加することにより、正孔移動度の向上、つまり高移動度pチャネルが形成可能となり、それとは別に等方緩和領域を形成することにより、電子移動度の向上、即ち高移動度nチャネルが形成可能となる。
【００５６】
なお、格子定数の大小関係については、凡そ次式に示すとおりである。
Ｓｉ＜Ｇｅ〜ＧａＡｓ＜（ＡｌＡｓ、ＩｎＳｂ、ＩｎＰ、ＩｎＡｓ）
したがって、ＳＧＯＩ層３より格子定数の大きいIII−Ｖ属化合物をチャネルに用いることにより、材料そのものの特性として移動度向上が可能になるだけでなく、pチャネルの移動度向上に充分な歪を印加することができる。
【００５７】
次に、本実施形態の相補型ＭＩＳＦＥＴの作製方法を説明する。先ず、第１の実施形態における図２と同様に、ＳＧＯＩ（１１０）基板上にシリコン酸化膜４を形成する。続いて、図３１に示すように、ｎチャネル用半導体領域を形成するための窓４６と、ｐチャンネル半導体領域用窓４７を有するレジストマスク４８を、シリコン酸化膜４上に形成する。
【００５８】
ここで、ｎチャネル領域の窓４６には、例えば短辺が５０ｎｍでアスペクト比が１から２程度の長方形もしくは正方形の窓を形成し、ｐチャネル領域用の窓４７には、第１の実施形態と同様［−１１０］方向に長く、［００１］方向に短い長方形、例えば短辺が２５ｎｍで、長辺が１２５ｎｍ程度の窓を形成する。アスペクト比については、ｎチャネル領域の窓４６に比して、ｐチャネル領域用の窓４７がより大きくなる。
【００５９】
次に、図３２に示すように、レジストマスク４８を使用して、ＣＤＥやＲＩＥの異方性エッチングにより、シリコン酸化膜４をエッチングして、ＳＧＯＩ層３の表面を露出する。
【００６０】
次いで、図３３に示すように、ｐチャネル用の窓４２の領域には、電流方向である［−１１０］方向に一軸圧縮ひずみをもつチャネル領域を、ＭＯＣＶＤ（metal organic CVD）法で３００〜４００℃、３０００Ｐａ程度の成長条件で成長させる。一方、ｎチャネル用の窓４１には、成長界面での組成変形を有効に活用することにより、等方的に格子緩和させたチャネル領域を、ｐチャネル形成時に同時に選択成長法で形成する。
【００６１】
上記の両チャネル領域の形成において、選択性の高い成長条件、つまり基板上で原料分子が動きやすい条件で成膜することにより、（３１１）面や（１１１）面にファセットが形成される。この時、ｐ型領域には一軸圧縮ひずみチャネル領域が形成される。その後、チャネルドーピング、活性化アニールを実施する。
【００６２】
次に、図３４に示すように、堆積シリコン酸化膜や堆積シリコン酸窒化膜、ＨｆＳｉＯＮ、ＨｆＯ2、ＬａＡｌＯ、ＺｒＯ2、Ｌａ2Ｈｆ2Ｏ7、ＺｒＳｉＯＮなどのHigh-k材料等の絶縁膜４３，４４を形成する。
【００６３】
その後、ＴｉＮ、ＴａＣなどのメタルゲート電極４５を形成する。さらに、Ｎｉ，Ｐｔ，Ａｕ，ＡｕＧｅ，Ｔｉ等を、ソース・ドレイン領域上に堆積し熱反応させることにより、化合物チャネル領域４１C，４２Cに対してオーミック特性を示すアロイメタルによりソース・ドレイン領域４１s、４１D、４２S、４２Dを形成する。このようにして、図３０に示す相補型ＭＩＳＦＥＴを得る。
【００６４】
以上、第４の実施形態においては、化合物半導体を使用することにより、ｐ型領域においては、最適電流方向に一軸ひずみを有するチャネルが、ｎ型領域においてはひずみが等方緩和されたチャネルが形成され、ｐ型、ｎ型とも高移動度のチャネルを有する相補型ＭＩＳＦＥＴが実現される。
【００６５】
（第５の実施形態）
第５の実施形態は、ＳＧＯＩ層３のＧｅ濃度ｘを０≦ｘ≦０．９０とし、ｐチャネル半導体領域がＧｅで形成されるのを除けば、第４の実施形態と構成は同じであり、製造法が異なる。第４の実施形態では、ｐチャネル半導体領域とｎチャネル半導体領域を同時に選択成長させたが、第５の実施形態では、ｐチャネル半導体領域を先作りし、ｎチャネル半導体領域は後から形成する。完成品の構造は第４の実施形態と同じなので、図３０を援用し、構造の詳細な説明を省略する。
【００６６】
次に、本実施形態の作製方法を説明する。先ず、第１の実施形態における図２と同様に、ＳＧＯＩ基板上にシリコン酸化膜４を形成する。続いて、図３５に示すように、ｐチャンネル半導体領域用窓４９を有するレジストマスク５０を、シリコン酸化膜４上に形成する。
【００６７】
ここで、ｐチャネル領域用の窓４９には、第１の実施形態と同様［−１１０］方向に長く、［００１］方向に短い長方形、例えば短辺が２５ｎｍで、長辺が１２５ｎｍ程度の窓を形成する。
【００６８】
次に、図３６に示すように、レジストマスク５０を使用して、ＣＤＥやＲＩＥの異方性エッチングにより、シリコン酸化膜４をエッチングして、ＳＧＯＩ層３の表面を露出する。
【００６９】
次いで、図３７に示すように、ｐチャネル様の窓４９の領域には、電流方向である［−１１０］方向に一軸圧縮ひずみをもつチャネル領域を、ＭＯＣＶＤ法で３００〜４００℃、１Ｐａ程度の成長条件で成長させる。この時、選択性の高い成長条件、つまり基板上で原料分子が動きやすい条件で成膜するので、（３１１）面や（１１１）面にファセットが形成される。この時、ｐ型領域には一軸圧縮ひずみチャネル領域が形成される。その後、以下に示すようにチャネルドーピング、活性化アニールを実施する。
【００７０】
図３８に示すように、全面にＴＥＯＳまたはＬＴＯによる保護膜１４を堆積し、その上にｐチャネルイオン注入用窓５１を有するレジストマスク５２を形成する。次いで、レジストマスク５２を用いて、不純物濃度１×１０15／ｃｍ3 程度でｐチャネルイオン注入を行う。
【００７１】
次に、図３９に示すように、ソース領域用窓５３、ドレイン領域用窓５４を有するレジストマスク５５を形成する。レジストマスク５５を用いて、ソース・ドレイン領域形成のためのイオン注入を不純物濃度１×１０20／ｃｍ3 程度で行う。その後、レジスト５５を剥離し、４００℃、１０分程度の活性化アニールを行う。
【００７２】
次に、図４０に示すように、ｎチャネル用半導体領域を形成するための窓５７を有するレジストマスク５８を、保護膜１４上に形成する。ｎチャネル領域の窓５７は、例えば短辺が５０ｎｍでアスペクト比が１から２程度の長方形もしくは正方形とする。
【００７３】
次に、図４１に示すように、レジストマスク４８を使用して、ＣＤＥやＲＩＥの異方性エッチングにより、シリコン酸化膜４をエッチングして、ＳＧＯＩ層３の表面を露出する。
【００７４】
次いで、図４２に示すように、ｎチャネル用の窓５６に、成長界面での組成変形を有効に活用することで、等方的に格子緩和させたチャネル領域を、ＭＯＣＶＤ法等により３００〜４００℃、３０００Ｐａ程度の成長条件の選択成長法で形成する。このとき、選択性の高い成長条件、つまり基板上で原料分子が動きやすい条件で成膜するので、（３１１）面や（１１１）面にファセットが形成される。
【００７５】
次に、図４３に示すように、ｎチャネルドーピングのために、ＴＥＯＳ等の保護膜５８を堆積させ、その上からｎ型不純物を不純物濃度１×１０15／ｃｍ3 程度で注入し、活性化アニールを実施する。活性化アニール後、保護膜５８，１４を剥離して、図４４に示す構造を得る。
【００７６】
次に、図４５に示すように、堆積シリコン酸化膜や堆積シリコン酸窒化膜、ＨｆＳｉＯＮ、ＨｆＯ2、ＬａＡｌＯ、ＺｒＯ2、Ｌａ2Ｈｆ2Ｏ7、ＺｒＳｉＯＮなどのHigh-k材料等の絶縁膜４３，４４を形成する。
【００７７】
その後、第４の実施形態と同様に、ＴｉＮ、ＴａＣなどのメタルゲート電極４５を形成し、化合物チャネル領域４１C，４２Cに対しオーミック特性を示すアロイメタルによりソース・ドレイン領域４１s、４１D、４２S、４２Dを形成して、図３０に示す相補型ＭＩＳＦＥＴを得る。
【００７８】
以上、第５の実施形態においては、ｎ型領域に化合物半導体を使用し、ｐ型領域においてはＧｅを使用することにより、最適電流方向に一軸ひずみを有するチャネルが形成され、ｎ型領域においてはひずみが等方緩和されたチャネルが形成され、ｎ型、ｐ型とも高移動度のチャネルを有する相補型ＭＩＳＦＥＴが実現される。
【００７９】
以上、本発明を実施形態を通じて説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態に亘る構成要素を適宜組み合わせても良い。
【図面の簡単な説明】
【００８０】
【図１】第１の実施形態に係る半導体装置の構成を示す図で、（ａ）は断面図、（ｂ）は上面図、（ｂ）のＡ−Ａ´線に沿った断面が（ａ）になる。
【図２】第１の実施形態の半導体装置の作製方法を説明する為の断面図。
【図３】図２に続く工程の断面図。
【図４】図３に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図５】図４に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図６】図５に続く工程の断面図。
【図７】図６に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図８】図７に続く工程の断面図。
【図９】図８に続く工程の断面図。
【図１０】図９に続く工程の断面図。
【図１１】図１０に続く工程の断面図。
【図１２】図１１に続く工程の断面図。
【図１３】図１２に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図１４】図１３に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図１５】図１４に続く工程の断面図。
【図１６】第２の実施形態に係る半導体装置の構成を示す図で、（ａ）は断面図、（ｂ）は上面図、（ｂ）のＡ−Ａ´線に沿った断面が（ａ）になる。
【図１７】第３の実施形態に係る半導体装置の構成を示す図で、（ａ）は断面図、（ｂ）は上面図、（ｂ）のＡ−Ａ´線に沿った断面が（ａ）になる。
【図１８】第３の実施形態の半導体装置の作製方法を説明する為の断面図。
【図１９】図１８に続く工程の断面図。
【図２０】図１９に続く工程の断面図。
【図２１】図２０に続く工程の断面図。
【図２２】図２１に続く工程の断面図。
【図２３】図２２に続く工程の断面図。
【図２４】図２３に続く工程の断面図。
【図２５】図２４に続く工程の断面図。
【図２６】図２５に続く工程の断面図。
【図２７】図２６に続く工程の断面図。
【図２８】図２７に続く工程の断面図。
【図２９】図２８に続く工程の断面図。
【図３０】第４及び第５の実施形態に係る半導体装置の構成を示す図で、（ａ）は断面図、（ｂ）は上面図、（ｂ）のＡ−Ａ´線に沿った断面が（ａ）になる。
【図３１】第４の実施形態の半導体装置の作製方法を説明する為の断面図。
【図３２】図３１に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図３３】図３２に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図３４】図３３に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図３５】図３４に続く工程の断面図。
【図３６】図３５に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図３７】図３６に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図３８】図３７に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図３９】図３８に続く工程の断面図（ａ）、及び上面図（ｂ）。
【図４０】図３９に続く工程の断面図。
【図４１】図４０に続く工程の断面図。
【図４２】図４１に続く工程の断面図。
【図４３】図４２に続く工程の断面図。
【図４４】図４３に続く工程の断面図。
【図４５】図４４に続く工程の断面図。
【符号の説明】
【００８１】
１…Ｓｉ基板
２、４、２８、３２…ＳｉＯ2 膜
３…ＳＧＯＩ層（１１０）
４，１４、２０、５８…保護膜
５、２２、４１…ｎチャネル型素子領域
５c、２２C、４１C …ｎチャネル型素子チャネル領域
５S、２２S、４１S …ｎチャネル型素子ソース領域
５D、２２D、４１D …ｎチャネル型素子ドレイン領域
６、２３、４２…ｐチャネル型素子領域
６c、２３C、４２C …ｐチャネル型素子チャネル領域
６S、２３S、４２S …ｐチャネル型素子ソース領域
６D、２３D、４２D …ｐチャネル型素子ドレイン領域
７，８、２５…ゲート絶縁膜
９、…ゲート電極
１０、１７、１９、４６，４７、４９，５１、５６…開口部
１３、１５，１６、１８、２１、２７、２９、４８、５２，５５、５７…レジスト膜
３０…ＳｉＮ膜
【特許請求の範囲】
【請求項１】
Ｓｉ1-xＧｅx（０．２５≦ｘ≦０．９０）の（１１０）面を表面に有する半導体基板（１，２，３）と、
前記（１１０）面上に形成されたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを具備し、
前記ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴは、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域を有し、
夫々の前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、
前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域はＳｉで形成され、
前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域はＳｉ1-yＧｅy（ｘ＜ｙ≦１）で形成され、
前記ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのチャネル領域は、前記活性領域の［−１１０］方向に、一軸圧縮ひずみを有することを特徴とする半導体装置。
【請求項２】
前記活性領域の［−１１０］方向に直交する断面は、台形型若しくは上面が下面より広い平面のＴ字型であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
Ｓｉ1-xＧｅx（０≦ｘ≦１）の（１１０）面を表面に有する半導体基板と、
前記（１１０）面上に形成されたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを具備し、
前記ｎチャネル型ＭＩＳＦＥＴは、（３１１）若しくは（１１１）面のファセットを有する活性領域を有し、前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、
前記ｐチャネル型ＭＩＳＦＥＴは、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域を有し、前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、
前記ｎチャネル型ＭＩＳＦＥＴ及び前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域は、前記Ｓｉ1-xＧｅx より格子定数の大きいIII−Ｖ属化合物で形成され、
前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域は歪が等方緩和され、前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域は、前記活性領域の［−１１０］方向に一軸圧縮ひずみを有することを特徴とする半導体装置。
【請求項４】
Ｓｉ1-xＧｅx（０≦ｘ≦０．９０）の（１１０）面を表面に有する半導体基板と、
前記（１１０）面上に形成されたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを具備し、
前記ｎチャネル型ＭＩＳＦＥＴは、（３１１）若しくは（１１１）面のファセットを有する活性領域（４１）を有し、前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、
前記ｐチャネル型ＭＩＳＦＥＴは、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域を有し、前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、
前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域はIII−Ｖ属化合物で形成され、
前記前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域はＳｉ1-yＧｅy（ｘ＜ｙ≦１）で形成され、
前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域は歪が等方緩和され、前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域は、前記活性領域の［−１１０］方向に一軸圧縮ひずみを有することを特徴とする半導体装置。
【請求項５】
Ｓｉ1-xＧｅx（０≦ｘ≦１）の（１１０）面を表面に有する半導体基板を準備する工程と、
前記（１１０）面上に、前記半導体基板表面と異なる組成であり、［−１１０］方向が［００１］方向より長く、（３１１）若しくは（１１１）面のファセットを有する線状半導体領域を、選択成長法で形成し、チャネル領域の［−１１０］方向に一軸圧縮ひずみを付与する工程と、
前記線状半導体領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項６】
Ｓｉ1-xＧｅx（０．２５≦ｘ≦０．９０）の（１１０）面を表面に有する半導体基板を準備する工程と、
前記（１１０）面上に、［−１１０］方向が［００１］方向より長く、（３１１）若しくは（１１１）面のファセットを有する、Ｓｉからなる線状半導体領域とＳｉ1-yＧｅy（ｘ＜ｙ≦１）からなる線状半導体領域を、選択成長法で形成する工程と、
夫々の前記線状半導体領域を選択成長で形成する工程の後に、成長条件を横方向成長モードに変え、上面が底面より広く、かつ上面が平面状の線状半導体領域を形成する工程と、
夫々の前記線状半導体領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１】
Ｓｉ1-xＧｅx（０．２５≦ｘ≦０．９０）の（１１０）面を表面に有する半導体基板（１，２，３）と、
前記（１１０）面上に形成されたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを具備し、
前記ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴは、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域を有し、
夫々の前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、
前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域はＳｉで形成され、
前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域はＳｉ1-yＧｅy（ｘ＜ｙ≦１）で形成され、
前記ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのチャネル領域は、前記活性領域の［−１１０］方向に、一軸圧縮ひずみを有することを特徴とする半導体装置。
【請求項２】
前記活性領域の［−１１０］方向に直交する断面は、台形型若しくは上面が下面より広い平面のＴ字型であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
Ｓｉ1-xＧｅx（０≦ｘ≦１）の（１１０）面を表面に有する半導体基板と、
前記（１１０）面上に形成されたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを具備し、
前記ｎチャネル型ＭＩＳＦＥＴは、（３１１）若しくは（１１１）面のファセットを有する活性領域を有し、前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、
前記ｐチャネル型ＭＩＳＦＥＴは、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域を有し、前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、
前記ｎチャネル型ＭＩＳＦＥＴ及び前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域は、前記Ｓｉ1-xＧｅx より格子定数の大きいIII−Ｖ属化合物で形成され、
前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域は歪が等方緩和され、前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域は、前記活性領域の［−１１０］方向に一軸圧縮ひずみを有することを特徴とする半導体装置。
【請求項４】
Ｓｉ1-xＧｅx（０≦ｘ≦０．９０）の（１１０）面を表面に有する半導体基板と、
前記（１１０）面上に形成されたｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを具備し、
前記ｎチャネル型ＭＩＳＦＥＴは、（３１１）若しくは（１１１）面のファセットを有する活性領域（４１）を有し、前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、
前記ｐチャネル型ＭＩＳＦＥＴは、［−１１０］方向が［００１］方向より長い線状で、（３１１）若しくは（１１１）面のファセットを有する活性領域を有し、前記活性領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域が形成され、
前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域はIII−Ｖ属化合物で形成され、
前記前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域はＳｉ1-yＧｅy（ｘ＜ｙ≦１）で形成され、
前記ｎチャネル型ＭＩＳＦＥＴのチャネル領域は歪が等方緩和され、前記ｐチャネル型ＭＩＳＦＥＴのチャネル領域は、前記活性領域の［−１１０］方向に一軸圧縮ひずみを有することを特徴とする半導体装置。
【請求項５】
Ｓｉ1-xＧｅx（０≦ｘ≦１）の（１１０）面を表面に有する半導体基板を準備する工程と、
前記（１１０）面上に、前記半導体基板表面と異なる組成であり、［−１１０］方向が［００１］方向より長く、（３１１）若しくは（１１１）面のファセットを有する線状半導体領域を、選択成長法で形成し、チャネル領域の［−１１０］方向に一軸圧縮ひずみを付与する工程と、
前記線状半導体領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項６】
Ｓｉ1-xＧｅx（０．２５≦ｘ≦０．９０）の（１１０）面を表面に有する半導体基板を準備する工程と、
前記（１１０）面上に、［−１１０］方向が［００１］方向より長く、（３１１）若しくは（１１１）面のファセットを有する、Ｓｉからなる線状半導体領域とＳｉ1-yＧｅy（ｘ＜ｙ≦１）からなる線状半導体領域を、選択成長法で形成する工程と、
夫々の前記線状半導体領域を選択成長で形成する工程の後に、成長条件を横方向成長モードに変え、上面が底面より広く、かつ上面が平面状の線状半導体領域を形成する工程と、
夫々の前記線状半導体領域の［−１１０］方向に、ソース領域・チャネル領域・ドレイン領域若しくはドレイン領域・チャネル領域・ソース領域を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【公開番号】特開２００９−１８２０５７（Ｐ２００９−１８２０５７Ａ）
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願番号】特願２００８−１８１０６（Ｐ２００８−１８１０６）
【出願日】平成２０年１月２９日（２００８．１．２９）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１６年度独立行政法人新エネルギー・産業技術総合開発機構「次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年８月１３日（２００９．８．１３）
【国際特許分類】
【出願日】平成２０年１月２９日（２００８．１．２９）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１６年度独立行政法人新エネルギー・産業技術総合開発機構「次世代半導体材料・プロセス基盤（ＭＩＲＡＩ）」委託研究、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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