シミュレーションプログラムおよびシミュレーション装置
【課題】電源ノイズ解析モデルの解析時間を短縮することができる。
【解決手段】コンピュータ１を、抽出手段２、コンタクト検出手段３、モデル作成手段４、シミュレーション実行手段５として機能させることができる。抽出手段２は、半導体集積回路のレイアウトデータ６からコンタクトのパターンを抽出する。コンタクト検出手段３は、半導体集積回路内のパターンからノイズの影響を受ける回路に最も近いコンタクト、もしくは最も近いコンタクトを含むコンタクト群を検出する。モデル作成手段４は、ノイズの発生源からコンタクト検出手段３により検出されたコンタクトまでの基板を介してノイズを伝搬する素子を除いてデータ解析用モデルを作成する。シミュレーション実行手段５は、作成されたデータ解析用モデルを用いてシミュレーションを行う。
【解決手段】コンピュータ１を、抽出手段２、コンタクト検出手段３、モデル作成手段４、シミュレーション実行手段５として機能させることができる。抽出手段２は、半導体集積回路のレイアウトデータ６からコンタクトのパターンを抽出する。コンタクト検出手段３は、半導体集積回路内のパターンからノイズの影響を受ける回路に最も近いコンタクト、もしくは最も近いコンタクトを含むコンタクト群を検出する。モデル作成手段４は、ノイズの発生源からコンタクト検出手段３により検出されたコンタクトまでの基板を介してノイズを伝搬する素子を除いてデータ解析用モデルを作成する。シミュレーション実行手段５は、作成されたデータ解析用モデルを用いてシミュレーションを行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシミュレーションプログラムおよびシミュレーション装置に関し、特に電源で発生する電圧変動をモデル化し、解析するシミュレーションプログラムおよびシミュレーション装置に関する。
【背景技術】
【０００２】
半導体集積回路の動作によって電源で発生する電圧変動（電源ノイズ）をモデル化し、作成された電源ノイズ解析モデルを用いて回路特性を計算する回路シミュレーション装置が知られている。
【０００３】
図１４は、従来の回路シミュレーション装置のモデル作成フローを示す図である。
電源ノイズ解析モデルを得る際には、まず、解析対象となる半導体集積回路のレイアウトデータから、Ｍｅｔａｌ配線、Ｖｉａ、コンタクトおよびＷｅｌｌのパターンを抽出する（ステップＳ９１）。次に、抽出した各パターンと与えられるプロセスパラメータとに基づいて、配線抵抗、配線容量および基板抵抗を計算し（ステップＳ９２）、電源ノイズ解析モデルを作成する（ステップＳ９３）。
【０００４】
従来は、集積回路の微細化の指標のひとつとして用いられるゲート長が１３０ｎｍ程度のＭＯＳＦＥＴを実装する基板に設置された半導体集積回路の電源ノイズ解析モデルを作成するには、半導体集積回路中の配線および基板の全素子を抽出する必要があり、素子数が膨大になり、解析に多大な時間がかかるという問題があった。
【特許文献１】特開平１０−５０８４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年、ゲート長が６５ｎｍ程度や９０ｎｍ程度のＭＯＳＦＥＴを実装する高抵抗基板が開発されている。このような高抵抗基板においては、漏れ電流の低下が検証されており、電源ノイズ解析モデルの容易化が期待できる。
【０００６】
本発明はこのような点に鑑みてなされたものであり、電源ノイズ解析モデルの解析時間を短縮することができるシミュレーションプログラムおよびシミュレーション装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、電源で発生する電圧変動をモデル化し、解析するシミュレーションプログラムにおいて、半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出工程と、前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路に対して所定の領域に含まれる前記コンタクトのみを検出するコンタクト検出工程と、ノイズの発生源と、前記コンタクト検出工程により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成工程と、作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行工程とをコンピュータに実行させることを特徴とする。
【発明の効果】
【０００８】
本発明は、ノイズの影響を受ける回路に最も近いコンタクトのみを検出するようにしたので、データ解析用モデルの構成が簡易なものとなり、シミュレーションの大幅な時間短縮を図ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、本発明の概要について説明し、その後、実施の形態を説明する。
図１は、本発明の概要を示す図である。
【００１０】
コンピュータ１を、抽出手段２、コンタクト検出手段３、モデル作成手段４、シミュレーション実行手段５として機能させることができる。
抽出手段２は、評価対象となる半導体集積回路のレイアウトデータ６からコンタクトのパターンを抽出する。なお、図１ではレイアウトデータ６はコンピュータ１内に格納されているが、これに限らず外部から受け取るようにしてもよい。
【００１１】
コンタクト検出手段３は、パターンから半導体集積回路内のノイズの影響を受ける回路に最も近いコンタクト、もしくは最も近いコンタクトを含むコンタクト群を検出する。ここでのノイズは、主として配線や基板から回路に伝搬するノイズを言う。
【００１２】
モデル作成手段４は、ノイズの発生源からコンタクト検出手段３により検出されたコンタクトまでの基板を介してノイズを伝搬する素子を除いてデータ解析用モデルを作成する。
【００１３】
シミュレーション実行手段５は、作成されたデータ解析用モデルを用いてシミュレーションを行う。
このような構成によれば、抽出手段２により、レイアウトデータ６からコンタクトのパターンが抽出される。コンタクト検出手段３により、抽出されたパターンのうち、ノイズの影響を受ける回路に最も近いコンタクト、もしくは最も近いコンタクトを含むコンタクト群が検出される。モデル作成手段４により、ノイズの発生源からコンタクト検出手段３によって検出されたコンタクトまでの基板を介してノイズを伝搬する素子を除いたデータ解析用モデルが作成される。シミュレーション実行手段５により、作成されたデータ解析用モデルを用いてシミュレーションが行われる。ユーザは、得られたシミュレーション結果を用いて回路の検証を行う。
【００１４】
以下、本発明の実施の形態を説明する。
図２は、シミュレーション装置のハードウェア構成例を示す図である。
シミュレーション装置１１は、ＣＰＵ（Central Processing Unit）１０１によって装置全体が制御されている。ＣＰＵ１０１には、バス１０７を介してＲＡＭ（Random Access Memory）１０２、ハードディスクドライブ（ＨＤＤ:Hard Disk Drive）１０３、グラフィック処理装置１０４、入力インタフェース１０５、および通信インタフェース１０６が接続されている。
【００１５】
ＲＡＭ１０２には、ＣＰＵ１０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１０２には、ＣＰＵ１０１による処理に必要な各種データが格納される。ＨＤＤ１０３には、ＯＳやアプリケーションプログラムが格納される。また、ＨＤＤ１０３内には、プログラムファイルが格納される。
【００１６】
グラフィック処理装置１０４には、モニタ５１が接続されている。グラフィック処理装置１０４は、ＣＰＵ１０１からの命令に従って、画像をモニタ５１の画面に表示させる。入力インタフェース１０５には、キーボード５２とマウス５３とが接続されている。入力インタフェース１０５は、キーボード５２やマウス５３から送られてくる信号を、バス１０７を介してＣＰＵ１０１に送信する。
【００１７】
通信インタフェース１０６は、ネットワーク５４に接続されている。通信インタフェース１０６は、ネットワーク５４を介して、他のコンピュータとの間でデータの送受信を行う。
【００１８】
以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。このようなハードウェア構成のシステムにおいて回路シミュレーションを行うために、シミュレーション装置１１内には、以下のような機能が設けられる。
【００１９】
図３は、シミュレーション装置の機能を示すブロック図である。
シミュレーション装置１１は、レイアウトデータ格納部１２と、パターン抽出部１３と、コンタクト検出部１４と、Ｍｅｔａｌ配線格納部１５と、Ｖｉａ格納部１６と、コンタクト格納部１７と、Ｗｅｌｌ格納部１８と、配線計算部１９と、基板抵抗計算部２０と、プロセスパラメータ格納部２１と、配線抵抗素子格納部２２ａと、接合容量素子格納部２２ｂと、基板抵抗素子格納部２３と、ノイズモデル合成部２４と、電源ノイズ解析モデル格納部２５と、シミュレーション実行部２６とを有している。
【００２０】
レイアウトデータ格納部１２は、レイアウトデータ（例えばＧＤＳII等）を格納する。このレイアウトデータは、例えば解析対象の半導体集積回路のトランジスタの配置や配線のパターンやコンタクト等を全て含んでいる。
【００２１】
パターン抽出部１３は、レイアウトデータから、Ｍｅｔａｌ配線、Ｖｉａ、コンタクトおよびＷｅｌｌのパターン、すなわち、各デバイス素子のサイズや抵抗値、容量値等の電気的特性値や各デバイス素子間の接続の情報等を抽出する。
【００２２】
コンタクト検出部１４は、パターン抽出部１３により抽出されたコンタクトのパターンのうち検出対象となるコンタクトを検出し、コンタクト格納部１７に格納する。
Ｍｅｔａｌ配線格納部１５と、Ｖｉａ格納部１６と、Ｗｅｌｌ格納部１８とは、それぞれパターン抽出部１３により抽出されたＭｅｔａｌ配線、Ｖｉａ、およびＷｅｌｌのパターンを格納する。
【００２３】
配線計算部１９は、配線抵抗計算部１９ａと接合容量計算部１９ｂとを有している。
配線抵抗計算部１９ａは、Ｍｅｔａｌ配線とＶｉａとコンタクトとにおける相互接続間の配線抵抗を計算し、配線抵抗素子（寄生抵抗素子）を抽出する。
【００２４】
接合容量計算部１９ｂは、Ｍｅｔａｌ配線とＶｉａとコンタクトとにおける相互接続間の接合容量を計算し、接合容量素子（寄生容量素子）を抽出する。
基板抵抗計算部２０は、コンタクトとＷｅｌｌとの接続間の基板抵抗を計算し、基板抵抗素子を抽出する。
【００２５】
プロセスパラメータ格納部２１は、配線抵抗計算部１９ａ、接合容量計算部１９ｂおよび基板抵抗計算部２０のそれぞれの計算の際に必要なプロセスパラメータ（例えば、配線シート抵抗、基板抵抗率、単位面積あたりのＷｅｌｌ接合容量等）を格納する。すなわち各計算部は、いずれもプロセスパラメータ格納部２１に格納されているプロセスパラメータを用いて計算を行う。
【００２６】
配線抵抗素子格納部２２ａは、配線抵抗計算部１９ａにより計算された配線抵抗素子を格納する。
接合容量素子格納部２２ｂは、接合容量計算部１９ｂにより計算された接合容量素子を格納する。
【００２７】
基板抵抗素子格納部２３は、基板抵抗計算部２０により計算された基板抵抗素子を格納する。
ノイズモデル合成部２４は、配線抵抗素子と接合容量素子と基板抵抗素子とを組み合わせて電源ノイズ解析モデルを作成する。
【００２８】
電源ノイズ解析モデル格納部２５は、作成された電源ノイズ解析モデルを格納する。
シミュレーション実行部２６は、電源ノイズ解析モデルを用いてシミュレーションを実行する。
【００２９】
図４は、解析対象となる半導体集積回路の一例を示す図である。なお、図４の紙面における上下方向を列方向、左右方向を行方向という。
半導体集積回路３０は、基板３１と、基板３１上に設けられたノイズ源となる回路（Ａｇｇｒｅｓｓｏｒ）３２とノイズ源からのノイズの影響を受ける回路（Ｖｉｃｔｉｍ）３３と回路３２と回路３３との間に設けられた半導体デバイス３４と、基板３１内に設けられたＷｅｌｌ３５とを有している。回路３２から発生するノイズは、半導体デバイス３４を介して回路３３に伝搬する。なお、基板として、シリコン基板、Ｇａ・Ａｓ（ガリウム・ヒ素）基板、ガラス基板等がある。
【００３０】
基板３１は、ゲート長が４５ｎｍ程度や６０ｎｍ程度のＭＯＳＦＥＴを実装可能な高抵抗基板であり、基板３１の単位長さ当たりの基板抵抗は、配線抵抗よりも大きい（例えば１０００倍程度）。
【００３１】
回路３２としては例えばデジタル回路が挙げられる。回路３３としては例えばＰＬＬ（Phase Locked Loop）等のアナログ回路が挙げられる。
半導体デバイス３４は、Ｗｅｌｌ３５上に配設されており、列方向に伸びる複数のＭｅｔａｌ配線３４１、３４１、・・・と、Ｍｅｔａｌ配線３４１に略直交して行方向に伸びる複数のＭｅｔａｌ配線３４２、３４２・・・と、配線工程においてＭｅｔａｌ配線３４１、３４１、・・・とＭｅｔａｌ配線３４２、３４２、・・・間の接続に用いられる複数のＶｉａ３４３、３４３、・・・とを有している。
【００３２】
Ｍｅｔａｌ配線３４２、３４２、・・・の一部は回路３２に電気的に接続されている。
図５は、図４に示す半導体集積回路のＡ−Ａ線での断面図である。なお、図４と同様の部分については同様の符号を付し、その説明を省略する。
【００３３】
半導体デバイス３４は、Ｍｅｔａｌ配線３４１、３４１、・・・と、Ｍｅｔａｌ配線３４２、３４２、・・・とＶｉａ３４３に加え、各Ｍｅｔａｌ配線３４２とＷｅｌｌ３５との間に設けられた複数のコンタクト３４４、３４４、・・・を有している。各コンタクト３４４は、Ｗｅｌｌ３５に設けられた複数の不純物層３５１、３５１、・・・に接続されている。
【００３４】
図５には、ノイズの伝搬路および伝搬路に存在する抵抗および容量が示されている。回路３２からのノイズは、配線抵抗群、基板抵抗群および接合容量群を介して回路３３に伝搬する。
【００３５】
ここで配線抵抗群は、回路３２と基板３１との間の配線抵抗Ｒ１ａと、回路３３と基板３１との間の配線抵抗Ｒ１ｂと、半導体デバイス３４と基板３１との間の各配線抵抗Ｒ１ｃと、回路３２とコンタクト３４４間のＭｅｔａｌ配線３４２の配線抵抗Ｒ１ｄと、各コンタクト３４４間のＭｅｔａｌ配線３４２の配線抵抗Ｒ１ｄとを有している。
【００３６】
基板抵抗群は、回路３２と半導体デバイス３４との間の基板３１の基板抵抗Ｒ２ａと、基板３１内の各コンタクト３４４間の各基板抵抗Ｒ２ｂと、回路３３と半導体デバイス３４との間の基板３１の基板抵抗Ｒ２ｃとを有している。
【００３７】
接合容量群は、基板３１とＷｅｌｌ３５との間に存在する各接合容量Ｃ１ａを有している。なお、図５では配線抵抗Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃ、Ｒ１ｄ、基板抵抗Ｒ２ａ、Ｒ２ｂ、Ｒ２ｃおよび各接合容量Ｃ１ａを寄生素子として模式的に示したものであり、実際にこのような抵抗および容量が埋め込まれているわけではない。なお、基板３１とＷｅｌｌ３５とのＰ／Ｎ特性が同じ場合には、接合容量Ｃ１ａがつかないので、接合容量Ｃ１ａは考慮せず、配線抵抗Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃ、Ｒ１ｄ、基板抵抗Ｒ２ａ、Ｒ２ｂ、Ｒ２ｃのみを考慮してもよい。
【００３８】
このような半導体集積回路３０のノイズ解析を行うために、コンタクト検出部１４が検出するコンタクトについて説明する。
図６は、図４に示す半導体集積回路の検出対象となるコンタクトを示す図である。
【００３９】
コンタクト検出部１４は、回路３３のパターンを紙面の上下方向および左右方向に等間隔に拡張していき、最も近いコンタクト３４４をレイアウトデータから検出する。具体的には回路３３の端部からの等距離となる点の軌跡Ｌ１に重なる５つのコンタクト３４４を検出する。このように検出対象を絞ることにより、それ以外のコンタクトについては、基板抵抗および配線抵抗の計算対象から除外する。
【００４０】
このような検出を行うのは、回路３３からの距離に応じて基板抵抗と配線抵抗との合成抵抗がほとんど変化しないという特性による。以下、この特性の測定例を説明する。
図７は、測定条件を説明する図である。
【００４１】
回路３３の中心からの垂線と、回路３３に最も近いコンタクト３４４の中心からの垂線との距離を１としたとき、さらに距離αだけ離れたコンタクト３４４を検出対象としたときの配線抵抗および基板抵抗の合成抵抗（インピーダンス）の変化について説明する。
【００４２】
図８（ａ）は、ノイズの影響を受ける回路と合成抵抗の変化との関係を示す図である。
図８（ｂ）は、図８（ａ）の一部を拡大した図である。
図８（ｂ）に示すように、α＞０としたとき、合成抵抗は、αの値の変化にはほとんど依存しない。このように、α＝０、すなわち回路３３に最も近いコンタクト３４４のみを検出して電源ノイズ解析モデルを作成しても誤差はほとんど生じない。
【００４３】
図９は、図４のＡ−Ａ線での計算対象となる基板抵抗および配線抵抗を示す図である。
検出対象のコンタクトを絞った結果、図９における配線抵抗計算部１９ａの計算対象は、各コンタクト３４４間のＭｅｔａｌ配線３４２の配線抵抗Ｒ１ｄと、図４中最も右側のコンタクト３４４と基板３１との間の配線抵抗Ｒ１ｃと、基板３１と回路３３との間の配線抵抗Ｒ１ｂとなる。また、接合容量計算部１９ｂの計算対象は、最も右側のコンタクト３４４と基板３１との間の接合容量Ｃ１ａとなる。また、基板抵抗計算部２０の計算対象は、コンタクト３４４と回路３３との間の基板抵抗Ｒ２ｃとなる。
【００４４】
以下、配線抵抗計算部１９ａの配線抵抗の計算方法、接合容量計算部１９ｂの配線容量の計算方法および基板抵抗計算部２０の基板抵抗の計算方法について具体的に説明する。
＜配線抵抗Ｒ１ｄ＞
配線抵抗Ｒ１ｄは、それぞれプロセスパラメータ格納部２１から与えられるρ0、シート抵抗を規定する（Ω／□）、メッシュサイズを規定する行方向の長さＸ、メッシュサイズを規定する列方向の長さＹを用いて下式（１）で求める。
Ｒ１ｄ＝ρ0（Ω／□）×Ｘ／Ｙ・・・（１）
＜配線抵抗Ｒ１ｃ＞
配線抵抗Ｒ１ｃは、それぞれプロセスパラメータ格納部２１から与えられるρ、基板３１の表面からの深さＤ、コンタクト３４４の実行面積を規定する行方向の長さＸ0、コンタクト３４４の実行面積を規定する列方向の長さＹ0を用いて下式（２）で求める。
Ｒ１ｃ＝ρ×Ｄ／Ｘ0・Ｙ0・・・（２）
＜接合容量Ｃ１ａ＞
接合容量Ｃ１ａは、それぞれプロセスパラメータ格納部２１から与えられる単位面積当たりの接合容量Ｃj、Ｗｅｌｌ実効面積を規定する行方向の長さＸW、列方向の長さＹWを用いて下式（３）で求める。
Ｃ１ａ＝Ｃj×ＸW・ＹW・・・（３）
＜基板抵抗Ｒ２ｃ＞
基板抵抗Ｒ２ｃは、プロセスパラメータ格納部２１から与えられるρ、基板３１の表面からのノイズ伝搬に関わる実効的な深さＺ、メッシュサイズを規定する行方向の長さＸ、メッシュサイズを規定する列方向の長さＹを用いて下式（４）で求める。
Ｒ２ｃ＝ρ×Ｘ／Ｙ・Ｚ・・・（４）
そしてノイズモデル合成部２４は、得られた配線抵抗素子と接合容量素子に関してネットワークを作成する。これをメッシュ分割した全ての矩形領域について同様に行い、半導体集積回路３０の寄生素子の電源ノイズ解析モデルを作成する。
【００４５】
図１０は、図４に示す半導体デバイスの電源ノイズ解析モデルを示す図である。すなわち電源ノイズ解析モデルは、図４に示す半導体集積回路３０のレイアウトをメッシュ分割した矩形領域毎に抽出を行った各配線抵抗Ｒ１ｃ、Ｒ１ｄ、各接合容量Ｃ１ａおよび各基板抵抗Ｒ２ｃのリンクを行った回路接続情報である。
【００４６】
ここで図１０における点線部は、コンタクト検出部１４の検出により、従来（コンタクト検出部１４を設置しない場合）に比べて省略することができる部分である。このように、検出するコンタクトの数を減らすことで、従来に比べ配線抵抗計算部１９ａ、接合容量計算部１９ｂおよび基板抵抗計算部２０の計算量が減少する。
【００４７】
図１１は、シミュレーション実行部のシミュレーション結果を示す図（表）である。
図１１に示すように、全ての配線抵抗を検出対象とした従来に比べ、本実施形態（今回）では、素子数が４８％（−５２％）、解析時間が７％（−９３％）となった。一方、従来に対する測定誤差は、１．０％に留まった。
【００４８】
以上述べたように、本実施の形態のシミュレーション装置１１によれば、コンタクト検出部１４が、回路３３に最も近いコンタクトのみを検出対象とするようにした。これにより、抽出するコンタクトの数を最小化することができる。よって、精度を損なわずに、電源ノイズ解析モデルの素子数を大きく削減することができ、その結果高速にシミュレーションを行うことができる。
【００４９】
なお、本実施の形態では、回路３３に最も近いコンタクトのみを検出対象としたが、回路３３に最も近いコンタクトに加え、ノイズ注入に特に関与し得るコンタクトをも検出対象とするようにしてもよい。これにより、より精度の高いシミュレーション結果を得ることができる。
【００５０】
次に、基板上にトランジスタを設置した半導体集積回路にシミュレーション装置１１を適用する場合について説明する。
図１２は、トランジスタを備える半導体集積回路を示す図である。
【００５１】
半導体集積回路４０における半導体デバイス４４は、ｐ型の基板４１上に設けられており、トランジスタ４５１とコンタクト領域４５２とを有している。なお、半導体デバイス３４と同機能を有する部分については同じ符号を付す。
【００５２】
トランジスタ４５１は、コンタクト領域４５２に比べて回路３３の近傍に設けられており、ゲート４５１ａとデバイス素子領域４５１ｂとを有している。デバイス素子領域４５１ｂには、ゲート４５１ａを挟んでそれぞれ列方向に沿って２つ（計４つ）のコンタクト３４４が設けられている。そして、各コンタクト３４４上にはＭｅｔａｌ配線３４１が設けられている。
【００５３】
コンタクト領域４５２には、Ｗｅｌｌコンタクト４５２ａが形成されており、Ｗｅｌｌコンタクト４５２ａ上にはＭｅｔａｌ配線３４２が設けられている。Ｍｅｔａｌ配線３４２は、回路３２（図示せず）に接続されている。
【００５４】
図１３は図１２に示す半導体集積回路のＢ−Ｂ線での断面図である。
基板４１にはｎ型のＷｅｌｌ４１１ａが形成されている。また、Ｗｅｌｌコンタクト４５２ａは、ｎ+領域４１２ａを介してＷｅｌｌ４１１ａに接続されている。デバイス素子領域４５１ｂのコンタクト３４４は、ｐ領域４１３ａを介してＷｅｌｌ４１１ａに接続されている。
【００５５】
半導体集積回路４０には、Ｗｅｌｌコンタクト４５２ａとトランジスタ４５１の左側のコンタクト３４４との間の配線抵抗Ｒ１ｅと、各コンタクト３４４間の配線抵抗Ｒ１ｆと、Ｗｅｌｌコンタクト４５２ａとｎ+領域４１２ａとの間の配線抵抗Ｒ１ｇとが存在する。また、各ｐ領域４１３ａとＷｅｌｌ４１１ａとの間にはそれぞれ接合容量Ｃ１ｂ、Ｃ１ｂが存在し、Ｗｅｌｌ４１１ａと基板４１との間には接合容量Ｃ１ｃが存在する。さらに、半導体デバイス４４と他の回路３２、３３との間においてそれぞれ基板抵抗Ｒ２ｄ、Ｒ２ｅが存在する。
【００５６】
ここで、配線抵抗Ｒ１ｅ、配線抵抗Ｒ１ｆおよび配線抵抗Ｒ１ｇを比較すると、配線抵抗Ｒ１ｅおよび配線抵抗Ｒ１ｆの値は配線抵抗Ｒ１ｇに比べ大きく（トランジスタ経由のインピーダンスが高く）ノイズに対する影響は少ない。よって配線抵抗Ｒ１ｇの影響が大きく、Ｗｅｌｌコンタクト４５２ａ経由でのノイズ注入が支配的になるためシミュレーションにおいては配線抵抗Ｒ１ｅ、配線抵抗Ｒ１ｆを省略しても支障が少ない。よって、回路３３における電源ノイズモデル解析を行う際には、トランジスタ４５１のコンタクト３４４は、コンタクト検出部１４の検出対象とならず、Ｗｅｌｌコンタクト４５２ａが最も近いコンタクトとして検出される。
【００５７】
以上、本発明のシミュレーションプログラムおよびシミュレーション装置を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
【００５８】
また、本発明は、前述した実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
以下、本発明の特徴を付記として記載する。
【００５９】
（付記１） 電源で発生する電圧変動をモデル化し、解析するシミュレーションプログラムにおいて、
半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出工程と、
前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路に対して所定の領域に含まれる前記コンタクトのみを検出するコンタクト検出工程と、
ノイズの発生源と、前記コンタクト検出工程により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成工程と、
作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行工程と、
をコンピュータに実行させることを特徴とするシミュレーションプログラム。
【００６０】
（付記２） 前記素子は、配線抵抗素子、接合容量素子および基板抵抗素子を含むことを特徴とする付記１記載のシミュレーションプログラム。
（付記３） 前記コンタクト検出工程は、さらに、ノイズの影響を受ける前記回路のノイズ注入に関与し得る一連の前記コンタクトを検出することを特徴とする付記１記載のシミュレーションプログラム。
【００６１】
（付記４） 前記コンタクト検出工程は、Ｗｅｌｌ上に設置された前記コンタクトを検出することを特徴とする付記１記載のシミュレーションプログラム。
（付記５） 前記所定の領域に含まれる前記コンタクトは、前記ノイズを受ける回路から最も近いコンタクト、もしくは前記最も近いコンタクトを含むコンタクト群であることを特徴とする付記１記載のシミュレーションプログラム。
【００６２】
（付記６） 電源で発生する電圧変動をモデル化し、解析するシミュレーション装置において、
半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出手段と、
前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路に対して所定の領域に含まれる前記コンタクトのみを検出するコンタクト検出手段と、
ノイズの発生源と、前記コンタクト検出手段により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成手段と、
作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行手段と、
を有することを特徴とするシミュレーション装置。
【００６３】
（付記７） 前記所定の領域に含まれる前記コンタクトは、前記ノイズを受ける回路から最も近いコンタクト、もしくは前記最も近いコンタクトを含むコンタクト群であることを特徴とする付記６記載のシミュレーション装置。
【図面の簡単な説明】
【００６４】
【図１】本発明の概要を示す図である。
【図２】シミュレーション装置のハードウェア構成例を示す図である。
【図３】シミュレーション装置の機能を示すブロック図である。
【図４】解析対象となる半導体集積回路の一例を示す図である。
【図５】図４に示す半導体集積回路のＡ−Ａ線での断面図である。
【図６】図４に示す半導体集積回路の検出対象となるコンタクトを示す図である。
【図７】測定条件を説明する図である。
【図８】ノイズの影響を受ける回路と合成抵抗の変化との関係を示す図、およびその関係の一部を拡大した図である。
【図９】図４のＡ−Ａ線での計算対象となる基板抵抗および配線抵抗を示す図である。
【図１０】図４に示す半導体デバイスの電源ノイズ解析モデルを示す図である。
【図１１】シミュレーション実行部のシミュレーション結果を示す図（表）である。
【図１２】トランジスタを備える半導体集積回路を示す図である。
【図１３】図１２に示す半導体集積回路のＢ−Ｂ線での断面図である。
【図１４】従来の回路シミュレーション装置のモデル作成フローを示す図である。
【符号の説明】
【００６５】
１ コンピュータ
２ 抽出手段
３ コンタクト検出手段
４ モデル作成手段
５ シミュレーション実行手段
６ レイアウトデータ
１１ シミュレーション装置
１２ レイアウトデータ格納部
１３ パターン抽出部
１４ コンタクト検出部
１５ Ｍｅｔａｌ配線格納部
１６ Ｖｉａ格納部
１７ コンタクト格納部
１８ Ｗｅｌｌ格納部
１９ 配線計算部
１９ａ 配線抵抗計算部
１９ｂ 接合容量計算部
２０ 基板抵抗計算部
２１ プロセスパラメータ格納部
２２ａ 配線抵抗素子格納部
２２ｂ 接合容量素子格納部
２３ 基板抵抗素子格納部
２４ ノイズモデル合成部
２５ 電源ノイズ解析モデル格納部
２６ シミュレーション実行部
３０、４０ 半導体集積回路
３１、４１ 基板
３２、３３ 回路
３４、４４ 半導体デバイス
３４１、３４２ Ｍｅｔａｌ配線
３４３ Ｖｉａ
３４４ コンタクト
３５１ 不純物層
４１２ａ ｎ+領域
４１３ａ ｐ領域
４５１ トランジスタ
４５１ａ ゲート
４５１ｂ デバイス素子領域
４５２ コンタクト領域
４５２ａ Ｗｅｌｌコンタクト
Ｃ１ａ、Ｃ１ｂ、Ｃ１ｃ 接合容量
Ｌ１ 軌跡
Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃ、Ｒ１ｄ、Ｒ１ｅ、Ｒ１ｆ、Ｒ１ｇ 配線抵抗
Ｒ２ａ、Ｒ２ｂ、Ｒ２ｃ、Ｒ２ｄ 基板抵抗
【技術分野】
【０００１】
本発明はシミュレーションプログラムおよびシミュレーション装置に関し、特に電源で発生する電圧変動をモデル化し、解析するシミュレーションプログラムおよびシミュレーション装置に関する。
【背景技術】
【０００２】
半導体集積回路の動作によって電源で発生する電圧変動（電源ノイズ）をモデル化し、作成された電源ノイズ解析モデルを用いて回路特性を計算する回路シミュレーション装置が知られている。
【０００３】
図１４は、従来の回路シミュレーション装置のモデル作成フローを示す図である。
電源ノイズ解析モデルを得る際には、まず、解析対象となる半導体集積回路のレイアウトデータから、Ｍｅｔａｌ配線、Ｖｉａ、コンタクトおよびＷｅｌｌのパターンを抽出する（ステップＳ９１）。次に、抽出した各パターンと与えられるプロセスパラメータとに基づいて、配線抵抗、配線容量および基板抵抗を計算し（ステップＳ９２）、電源ノイズ解析モデルを作成する（ステップＳ９３）。
【０００４】
従来は、集積回路の微細化の指標のひとつとして用いられるゲート長が１３０ｎｍ程度のＭＯＳＦＥＴを実装する基板に設置された半導体集積回路の電源ノイズ解析モデルを作成するには、半導体集積回路中の配線および基板の全素子を抽出する必要があり、素子数が膨大になり、解析に多大な時間がかかるという問題があった。
【特許文献１】特開平１０−５０８４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年、ゲート長が６５ｎｍ程度や９０ｎｍ程度のＭＯＳＦＥＴを実装する高抵抗基板が開発されている。このような高抵抗基板においては、漏れ電流の低下が検証されており、電源ノイズ解析モデルの容易化が期待できる。
【０００６】
本発明はこのような点に鑑みてなされたものであり、電源ノイズ解析モデルの解析時間を短縮することができるシミュレーションプログラムおよびシミュレーション装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、電源で発生する電圧変動をモデル化し、解析するシミュレーションプログラムにおいて、半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出工程と、前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路に対して所定の領域に含まれる前記コンタクトのみを検出するコンタクト検出工程と、ノイズの発生源と、前記コンタクト検出工程により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成工程と、作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行工程とをコンピュータに実行させることを特徴とする。
【発明の効果】
【０００８】
本発明は、ノイズの影響を受ける回路に最も近いコンタクトのみを検出するようにしたので、データ解析用モデルの構成が簡易なものとなり、シミュレーションの大幅な時間短縮を図ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、本発明の概要について説明し、その後、実施の形態を説明する。
図１は、本発明の概要を示す図である。
【００１０】
コンピュータ１を、抽出手段２、コンタクト検出手段３、モデル作成手段４、シミュレーション実行手段５として機能させることができる。
抽出手段２は、評価対象となる半導体集積回路のレイアウトデータ６からコンタクトのパターンを抽出する。なお、図１ではレイアウトデータ６はコンピュータ１内に格納されているが、これに限らず外部から受け取るようにしてもよい。
【００１１】
コンタクト検出手段３は、パターンから半導体集積回路内のノイズの影響を受ける回路に最も近いコンタクト、もしくは最も近いコンタクトを含むコンタクト群を検出する。ここでのノイズは、主として配線や基板から回路に伝搬するノイズを言う。
【００１２】
モデル作成手段４は、ノイズの発生源からコンタクト検出手段３により検出されたコンタクトまでの基板を介してノイズを伝搬する素子を除いてデータ解析用モデルを作成する。
【００１３】
シミュレーション実行手段５は、作成されたデータ解析用モデルを用いてシミュレーションを行う。
このような構成によれば、抽出手段２により、レイアウトデータ６からコンタクトのパターンが抽出される。コンタクト検出手段３により、抽出されたパターンのうち、ノイズの影響を受ける回路に最も近いコンタクト、もしくは最も近いコンタクトを含むコンタクト群が検出される。モデル作成手段４により、ノイズの発生源からコンタクト検出手段３によって検出されたコンタクトまでの基板を介してノイズを伝搬する素子を除いたデータ解析用モデルが作成される。シミュレーション実行手段５により、作成されたデータ解析用モデルを用いてシミュレーションが行われる。ユーザは、得られたシミュレーション結果を用いて回路の検証を行う。
【００１４】
以下、本発明の実施の形態を説明する。
図２は、シミュレーション装置のハードウェア構成例を示す図である。
シミュレーション装置１１は、ＣＰＵ（Central Processing Unit）１０１によって装置全体が制御されている。ＣＰＵ１０１には、バス１０７を介してＲＡＭ（Random Access Memory）１０２、ハードディスクドライブ（ＨＤＤ:Hard Disk Drive）１０３、グラフィック処理装置１０４、入力インタフェース１０５、および通信インタフェース１０６が接続されている。
【００１５】
ＲＡＭ１０２には、ＣＰＵ１０１に実行させるＯＳ（Operating System）のプログラムやアプリケーションプログラムの少なくとも一部が一時的に格納される。また、ＲＡＭ１０２には、ＣＰＵ１０１による処理に必要な各種データが格納される。ＨＤＤ１０３には、ＯＳやアプリケーションプログラムが格納される。また、ＨＤＤ１０３内には、プログラムファイルが格納される。
【００１６】
グラフィック処理装置１０４には、モニタ５１が接続されている。グラフィック処理装置１０４は、ＣＰＵ１０１からの命令に従って、画像をモニタ５１の画面に表示させる。入力インタフェース１０５には、キーボード５２とマウス５３とが接続されている。入力インタフェース１０５は、キーボード５２やマウス５３から送られてくる信号を、バス１０７を介してＣＰＵ１０１に送信する。
【００１７】
通信インタフェース１０６は、ネットワーク５４に接続されている。通信インタフェース１０６は、ネットワーク５４を介して、他のコンピュータとの間でデータの送受信を行う。
【００１８】
以上のようなハードウェア構成によって、本実施の形態の処理機能を実現することができる。このようなハードウェア構成のシステムにおいて回路シミュレーションを行うために、シミュレーション装置１１内には、以下のような機能が設けられる。
【００１９】
図３は、シミュレーション装置の機能を示すブロック図である。
シミュレーション装置１１は、レイアウトデータ格納部１２と、パターン抽出部１３と、コンタクト検出部１４と、Ｍｅｔａｌ配線格納部１５と、Ｖｉａ格納部１６と、コンタクト格納部１７と、Ｗｅｌｌ格納部１８と、配線計算部１９と、基板抵抗計算部２０と、プロセスパラメータ格納部２１と、配線抵抗素子格納部２２ａと、接合容量素子格納部２２ｂと、基板抵抗素子格納部２３と、ノイズモデル合成部２４と、電源ノイズ解析モデル格納部２５と、シミュレーション実行部２６とを有している。
【００２０】
レイアウトデータ格納部１２は、レイアウトデータ（例えばＧＤＳII等）を格納する。このレイアウトデータは、例えば解析対象の半導体集積回路のトランジスタの配置や配線のパターンやコンタクト等を全て含んでいる。
【００２１】
パターン抽出部１３は、レイアウトデータから、Ｍｅｔａｌ配線、Ｖｉａ、コンタクトおよびＷｅｌｌのパターン、すなわち、各デバイス素子のサイズや抵抗値、容量値等の電気的特性値や各デバイス素子間の接続の情報等を抽出する。
【００２２】
コンタクト検出部１４は、パターン抽出部１３により抽出されたコンタクトのパターンのうち検出対象となるコンタクトを検出し、コンタクト格納部１７に格納する。
Ｍｅｔａｌ配線格納部１５と、Ｖｉａ格納部１６と、Ｗｅｌｌ格納部１８とは、それぞれパターン抽出部１３により抽出されたＭｅｔａｌ配線、Ｖｉａ、およびＷｅｌｌのパターンを格納する。
【００２３】
配線計算部１９は、配線抵抗計算部１９ａと接合容量計算部１９ｂとを有している。
配線抵抗計算部１９ａは、Ｍｅｔａｌ配線とＶｉａとコンタクトとにおける相互接続間の配線抵抗を計算し、配線抵抗素子（寄生抵抗素子）を抽出する。
【００２４】
接合容量計算部１９ｂは、Ｍｅｔａｌ配線とＶｉａとコンタクトとにおける相互接続間の接合容量を計算し、接合容量素子（寄生容量素子）を抽出する。
基板抵抗計算部２０は、コンタクトとＷｅｌｌとの接続間の基板抵抗を計算し、基板抵抗素子を抽出する。
【００２５】
プロセスパラメータ格納部２１は、配線抵抗計算部１９ａ、接合容量計算部１９ｂおよび基板抵抗計算部２０のそれぞれの計算の際に必要なプロセスパラメータ（例えば、配線シート抵抗、基板抵抗率、単位面積あたりのＷｅｌｌ接合容量等）を格納する。すなわち各計算部は、いずれもプロセスパラメータ格納部２１に格納されているプロセスパラメータを用いて計算を行う。
【００２６】
配線抵抗素子格納部２２ａは、配線抵抗計算部１９ａにより計算された配線抵抗素子を格納する。
接合容量素子格納部２２ｂは、接合容量計算部１９ｂにより計算された接合容量素子を格納する。
【００２７】
基板抵抗素子格納部２３は、基板抵抗計算部２０により計算された基板抵抗素子を格納する。
ノイズモデル合成部２４は、配線抵抗素子と接合容量素子と基板抵抗素子とを組み合わせて電源ノイズ解析モデルを作成する。
【００２８】
電源ノイズ解析モデル格納部２５は、作成された電源ノイズ解析モデルを格納する。
シミュレーション実行部２６は、電源ノイズ解析モデルを用いてシミュレーションを実行する。
【００２９】
図４は、解析対象となる半導体集積回路の一例を示す図である。なお、図４の紙面における上下方向を列方向、左右方向を行方向という。
半導体集積回路３０は、基板３１と、基板３１上に設けられたノイズ源となる回路（Ａｇｇｒｅｓｓｏｒ）３２とノイズ源からのノイズの影響を受ける回路（Ｖｉｃｔｉｍ）３３と回路３２と回路３３との間に設けられた半導体デバイス３４と、基板３１内に設けられたＷｅｌｌ３５とを有している。回路３２から発生するノイズは、半導体デバイス３４を介して回路３３に伝搬する。なお、基板として、シリコン基板、Ｇａ・Ａｓ（ガリウム・ヒ素）基板、ガラス基板等がある。
【００３０】
基板３１は、ゲート長が４５ｎｍ程度や６０ｎｍ程度のＭＯＳＦＥＴを実装可能な高抵抗基板であり、基板３１の単位長さ当たりの基板抵抗は、配線抵抗よりも大きい（例えば１０００倍程度）。
【００３１】
回路３２としては例えばデジタル回路が挙げられる。回路３３としては例えばＰＬＬ（Phase Locked Loop）等のアナログ回路が挙げられる。
半導体デバイス３４は、Ｗｅｌｌ３５上に配設されており、列方向に伸びる複数のＭｅｔａｌ配線３４１、３４１、・・・と、Ｍｅｔａｌ配線３４１に略直交して行方向に伸びる複数のＭｅｔａｌ配線３４２、３４２・・・と、配線工程においてＭｅｔａｌ配線３４１、３４１、・・・とＭｅｔａｌ配線３４２、３４２、・・・間の接続に用いられる複数のＶｉａ３４３、３４３、・・・とを有している。
【００３２】
Ｍｅｔａｌ配線３４２、３４２、・・・の一部は回路３２に電気的に接続されている。
図５は、図４に示す半導体集積回路のＡ−Ａ線での断面図である。なお、図４と同様の部分については同様の符号を付し、その説明を省略する。
【００３３】
半導体デバイス３４は、Ｍｅｔａｌ配線３４１、３４１、・・・と、Ｍｅｔａｌ配線３４２、３４２、・・・とＶｉａ３４３に加え、各Ｍｅｔａｌ配線３４２とＷｅｌｌ３５との間に設けられた複数のコンタクト３４４、３４４、・・・を有している。各コンタクト３４４は、Ｗｅｌｌ３５に設けられた複数の不純物層３５１、３５１、・・・に接続されている。
【００３４】
図５には、ノイズの伝搬路および伝搬路に存在する抵抗および容量が示されている。回路３２からのノイズは、配線抵抗群、基板抵抗群および接合容量群を介して回路３３に伝搬する。
【００３５】
ここで配線抵抗群は、回路３２と基板３１との間の配線抵抗Ｒ１ａと、回路３３と基板３１との間の配線抵抗Ｒ１ｂと、半導体デバイス３４と基板３１との間の各配線抵抗Ｒ１ｃと、回路３２とコンタクト３４４間のＭｅｔａｌ配線３４２の配線抵抗Ｒ１ｄと、各コンタクト３４４間のＭｅｔａｌ配線３４２の配線抵抗Ｒ１ｄとを有している。
【００３６】
基板抵抗群は、回路３２と半導体デバイス３４との間の基板３１の基板抵抗Ｒ２ａと、基板３１内の各コンタクト３４４間の各基板抵抗Ｒ２ｂと、回路３３と半導体デバイス３４との間の基板３１の基板抵抗Ｒ２ｃとを有している。
【００３７】
接合容量群は、基板３１とＷｅｌｌ３５との間に存在する各接合容量Ｃ１ａを有している。なお、図５では配線抵抗Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃ、Ｒ１ｄ、基板抵抗Ｒ２ａ、Ｒ２ｂ、Ｒ２ｃおよび各接合容量Ｃ１ａを寄生素子として模式的に示したものであり、実際にこのような抵抗および容量が埋め込まれているわけではない。なお、基板３１とＷｅｌｌ３５とのＰ／Ｎ特性が同じ場合には、接合容量Ｃ１ａがつかないので、接合容量Ｃ１ａは考慮せず、配線抵抗Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃ、Ｒ１ｄ、基板抵抗Ｒ２ａ、Ｒ２ｂ、Ｒ２ｃのみを考慮してもよい。
【００３８】
このような半導体集積回路３０のノイズ解析を行うために、コンタクト検出部１４が検出するコンタクトについて説明する。
図６は、図４に示す半導体集積回路の検出対象となるコンタクトを示す図である。
【００３９】
コンタクト検出部１４は、回路３３のパターンを紙面の上下方向および左右方向に等間隔に拡張していき、最も近いコンタクト３４４をレイアウトデータから検出する。具体的には回路３３の端部からの等距離となる点の軌跡Ｌ１に重なる５つのコンタクト３４４を検出する。このように検出対象を絞ることにより、それ以外のコンタクトについては、基板抵抗および配線抵抗の計算対象から除外する。
【００４０】
このような検出を行うのは、回路３３からの距離に応じて基板抵抗と配線抵抗との合成抵抗がほとんど変化しないという特性による。以下、この特性の測定例を説明する。
図７は、測定条件を説明する図である。
【００４１】
回路３３の中心からの垂線と、回路３３に最も近いコンタクト３４４の中心からの垂線との距離を１としたとき、さらに距離αだけ離れたコンタクト３４４を検出対象としたときの配線抵抗および基板抵抗の合成抵抗（インピーダンス）の変化について説明する。
【００４２】
図８（ａ）は、ノイズの影響を受ける回路と合成抵抗の変化との関係を示す図である。
図８（ｂ）は、図８（ａ）の一部を拡大した図である。
図８（ｂ）に示すように、α＞０としたとき、合成抵抗は、αの値の変化にはほとんど依存しない。このように、α＝０、すなわち回路３３に最も近いコンタクト３４４のみを検出して電源ノイズ解析モデルを作成しても誤差はほとんど生じない。
【００４３】
図９は、図４のＡ−Ａ線での計算対象となる基板抵抗および配線抵抗を示す図である。
検出対象のコンタクトを絞った結果、図９における配線抵抗計算部１９ａの計算対象は、各コンタクト３４４間のＭｅｔａｌ配線３４２の配線抵抗Ｒ１ｄと、図４中最も右側のコンタクト３４４と基板３１との間の配線抵抗Ｒ１ｃと、基板３１と回路３３との間の配線抵抗Ｒ１ｂとなる。また、接合容量計算部１９ｂの計算対象は、最も右側のコンタクト３４４と基板３１との間の接合容量Ｃ１ａとなる。また、基板抵抗計算部２０の計算対象は、コンタクト３４４と回路３３との間の基板抵抗Ｒ２ｃとなる。
【００４４】
以下、配線抵抗計算部１９ａの配線抵抗の計算方法、接合容量計算部１９ｂの配線容量の計算方法および基板抵抗計算部２０の基板抵抗の計算方法について具体的に説明する。
＜配線抵抗Ｒ１ｄ＞
配線抵抗Ｒ１ｄは、それぞれプロセスパラメータ格納部２１から与えられるρ0、シート抵抗を規定する（Ω／□）、メッシュサイズを規定する行方向の長さＸ、メッシュサイズを規定する列方向の長さＹを用いて下式（１）で求める。
Ｒ１ｄ＝ρ0（Ω／□）×Ｘ／Ｙ・・・（１）
＜配線抵抗Ｒ１ｃ＞
配線抵抗Ｒ１ｃは、それぞれプロセスパラメータ格納部２１から与えられるρ、基板３１の表面からの深さＤ、コンタクト３４４の実行面積を規定する行方向の長さＸ0、コンタクト３４４の実行面積を規定する列方向の長さＹ0を用いて下式（２）で求める。
Ｒ１ｃ＝ρ×Ｄ／Ｘ0・Ｙ0・・・（２）
＜接合容量Ｃ１ａ＞
接合容量Ｃ１ａは、それぞれプロセスパラメータ格納部２１から与えられる単位面積当たりの接合容量Ｃj、Ｗｅｌｌ実効面積を規定する行方向の長さＸW、列方向の長さＹWを用いて下式（３）で求める。
Ｃ１ａ＝Ｃj×ＸW・ＹW・・・（３）
＜基板抵抗Ｒ２ｃ＞
基板抵抗Ｒ２ｃは、プロセスパラメータ格納部２１から与えられるρ、基板３１の表面からのノイズ伝搬に関わる実効的な深さＺ、メッシュサイズを規定する行方向の長さＸ、メッシュサイズを規定する列方向の長さＹを用いて下式（４）で求める。
Ｒ２ｃ＝ρ×Ｘ／Ｙ・Ｚ・・・（４）
そしてノイズモデル合成部２４は、得られた配線抵抗素子と接合容量素子に関してネットワークを作成する。これをメッシュ分割した全ての矩形領域について同様に行い、半導体集積回路３０の寄生素子の電源ノイズ解析モデルを作成する。
【００４５】
図１０は、図４に示す半導体デバイスの電源ノイズ解析モデルを示す図である。すなわち電源ノイズ解析モデルは、図４に示す半導体集積回路３０のレイアウトをメッシュ分割した矩形領域毎に抽出を行った各配線抵抗Ｒ１ｃ、Ｒ１ｄ、各接合容量Ｃ１ａおよび各基板抵抗Ｒ２ｃのリンクを行った回路接続情報である。
【００４６】
ここで図１０における点線部は、コンタクト検出部１４の検出により、従来（コンタクト検出部１４を設置しない場合）に比べて省略することができる部分である。このように、検出するコンタクトの数を減らすことで、従来に比べ配線抵抗計算部１９ａ、接合容量計算部１９ｂおよび基板抵抗計算部２０の計算量が減少する。
【００４７】
図１１は、シミュレーション実行部のシミュレーション結果を示す図（表）である。
図１１に示すように、全ての配線抵抗を検出対象とした従来に比べ、本実施形態（今回）では、素子数が４８％（−５２％）、解析時間が７％（−９３％）となった。一方、従来に対する測定誤差は、１．０％に留まった。
【００４８】
以上述べたように、本実施の形態のシミュレーション装置１１によれば、コンタクト検出部１４が、回路３３に最も近いコンタクトのみを検出対象とするようにした。これにより、抽出するコンタクトの数を最小化することができる。よって、精度を損なわずに、電源ノイズ解析モデルの素子数を大きく削減することができ、その結果高速にシミュレーションを行うことができる。
【００４９】
なお、本実施の形態では、回路３３に最も近いコンタクトのみを検出対象としたが、回路３３に最も近いコンタクトに加え、ノイズ注入に特に関与し得るコンタクトをも検出対象とするようにしてもよい。これにより、より精度の高いシミュレーション結果を得ることができる。
【００５０】
次に、基板上にトランジスタを設置した半導体集積回路にシミュレーション装置１１を適用する場合について説明する。
図１２は、トランジスタを備える半導体集積回路を示す図である。
【００５１】
半導体集積回路４０における半導体デバイス４４は、ｐ型の基板４１上に設けられており、トランジスタ４５１とコンタクト領域４５２とを有している。なお、半導体デバイス３４と同機能を有する部分については同じ符号を付す。
【００５２】
トランジスタ４５１は、コンタクト領域４５２に比べて回路３３の近傍に設けられており、ゲート４５１ａとデバイス素子領域４５１ｂとを有している。デバイス素子領域４５１ｂには、ゲート４５１ａを挟んでそれぞれ列方向に沿って２つ（計４つ）のコンタクト３４４が設けられている。そして、各コンタクト３４４上にはＭｅｔａｌ配線３４１が設けられている。
【００５３】
コンタクト領域４５２には、Ｗｅｌｌコンタクト４５２ａが形成されており、Ｗｅｌｌコンタクト４５２ａ上にはＭｅｔａｌ配線３４２が設けられている。Ｍｅｔａｌ配線３４２は、回路３２（図示せず）に接続されている。
【００５４】
図１３は図１２に示す半導体集積回路のＢ−Ｂ線での断面図である。
基板４１にはｎ型のＷｅｌｌ４１１ａが形成されている。また、Ｗｅｌｌコンタクト４５２ａは、ｎ+領域４１２ａを介してＷｅｌｌ４１１ａに接続されている。デバイス素子領域４５１ｂのコンタクト３４４は、ｐ領域４１３ａを介してＷｅｌｌ４１１ａに接続されている。
【００５５】
半導体集積回路４０には、Ｗｅｌｌコンタクト４５２ａとトランジスタ４５１の左側のコンタクト３４４との間の配線抵抗Ｒ１ｅと、各コンタクト３４４間の配線抵抗Ｒ１ｆと、Ｗｅｌｌコンタクト４５２ａとｎ+領域４１２ａとの間の配線抵抗Ｒ１ｇとが存在する。また、各ｐ領域４１３ａとＷｅｌｌ４１１ａとの間にはそれぞれ接合容量Ｃ１ｂ、Ｃ１ｂが存在し、Ｗｅｌｌ４１１ａと基板４１との間には接合容量Ｃ１ｃが存在する。さらに、半導体デバイス４４と他の回路３２、３３との間においてそれぞれ基板抵抗Ｒ２ｄ、Ｒ２ｅが存在する。
【００５６】
ここで、配線抵抗Ｒ１ｅ、配線抵抗Ｒ１ｆおよび配線抵抗Ｒ１ｇを比較すると、配線抵抗Ｒ１ｅおよび配線抵抗Ｒ１ｆの値は配線抵抗Ｒ１ｇに比べ大きく（トランジスタ経由のインピーダンスが高く）ノイズに対する影響は少ない。よって配線抵抗Ｒ１ｇの影響が大きく、Ｗｅｌｌコンタクト４５２ａ経由でのノイズ注入が支配的になるためシミュレーションにおいては配線抵抗Ｒ１ｅ、配線抵抗Ｒ１ｆを省略しても支障が少ない。よって、回路３３における電源ノイズモデル解析を行う際には、トランジスタ４５１のコンタクト３４４は、コンタクト検出部１４の検出対象とならず、Ｗｅｌｌコンタクト４５２ａが最も近いコンタクトとして検出される。
【００５７】
以上、本発明のシミュレーションプログラムおよびシミュレーション装置を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。
【００５８】
また、本発明は、前述した実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
以下、本発明の特徴を付記として記載する。
【００５９】
（付記１） 電源で発生する電圧変動をモデル化し、解析するシミュレーションプログラムにおいて、
半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出工程と、
前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路に対して所定の領域に含まれる前記コンタクトのみを検出するコンタクト検出工程と、
ノイズの発生源と、前記コンタクト検出工程により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成工程と、
作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行工程と、
をコンピュータに実行させることを特徴とするシミュレーションプログラム。
【００６０】
（付記２） 前記素子は、配線抵抗素子、接合容量素子および基板抵抗素子を含むことを特徴とする付記１記載のシミュレーションプログラム。
（付記３） 前記コンタクト検出工程は、さらに、ノイズの影響を受ける前記回路のノイズ注入に関与し得る一連の前記コンタクトを検出することを特徴とする付記１記載のシミュレーションプログラム。
【００６１】
（付記４） 前記コンタクト検出工程は、Ｗｅｌｌ上に設置された前記コンタクトを検出することを特徴とする付記１記載のシミュレーションプログラム。
（付記５） 前記所定の領域に含まれる前記コンタクトは、前記ノイズを受ける回路から最も近いコンタクト、もしくは前記最も近いコンタクトを含むコンタクト群であることを特徴とする付記１記載のシミュレーションプログラム。
【００６２】
（付記６） 電源で発生する電圧変動をモデル化し、解析するシミュレーション装置において、
半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出手段と、
前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路に対して所定の領域に含まれる前記コンタクトのみを検出するコンタクト検出手段と、
ノイズの発生源と、前記コンタクト検出手段により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成手段と、
作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行手段と、
を有することを特徴とするシミュレーション装置。
【００６３】
（付記７） 前記所定の領域に含まれる前記コンタクトは、前記ノイズを受ける回路から最も近いコンタクト、もしくは前記最も近いコンタクトを含むコンタクト群であることを特徴とする付記６記載のシミュレーション装置。
【図面の簡単な説明】
【００６４】
【図１】本発明の概要を示す図である。
【図２】シミュレーション装置のハードウェア構成例を示す図である。
【図３】シミュレーション装置の機能を示すブロック図である。
【図４】解析対象となる半導体集積回路の一例を示す図である。
【図５】図４に示す半導体集積回路のＡ−Ａ線での断面図である。
【図６】図４に示す半導体集積回路の検出対象となるコンタクトを示す図である。
【図７】測定条件を説明する図である。
【図８】ノイズの影響を受ける回路と合成抵抗の変化との関係を示す図、およびその関係の一部を拡大した図である。
【図９】図４のＡ−Ａ線での計算対象となる基板抵抗および配線抵抗を示す図である。
【図１０】図４に示す半導体デバイスの電源ノイズ解析モデルを示す図である。
【図１１】シミュレーション実行部のシミュレーション結果を示す図（表）である。
【図１２】トランジスタを備える半導体集積回路を示す図である。
【図１３】図１２に示す半導体集積回路のＢ−Ｂ線での断面図である。
【図１４】従来の回路シミュレーション装置のモデル作成フローを示す図である。
【符号の説明】
【００６５】
１ コンピュータ
２ 抽出手段
３ コンタクト検出手段
４ モデル作成手段
５ シミュレーション実行手段
６ レイアウトデータ
１１ シミュレーション装置
１２ レイアウトデータ格納部
１３ パターン抽出部
１４ コンタクト検出部
１５ Ｍｅｔａｌ配線格納部
１６ Ｖｉａ格納部
１７ コンタクト格納部
１８ Ｗｅｌｌ格納部
１９ 配線計算部
１９ａ 配線抵抗計算部
１９ｂ 接合容量計算部
２０ 基板抵抗計算部
２１ プロセスパラメータ格納部
２２ａ 配線抵抗素子格納部
２２ｂ 接合容量素子格納部
２３ 基板抵抗素子格納部
２４ ノイズモデル合成部
２５ 電源ノイズ解析モデル格納部
２６ シミュレーション実行部
３０、４０ 半導体集積回路
３１、４１ 基板
３２、３３ 回路
３４、４４ 半導体デバイス
３４１、３４２ Ｍｅｔａｌ配線
３４３ Ｖｉａ
３４４ コンタクト
３５１ 不純物層
４１２ａ ｎ+領域
４１３ａ ｐ領域
４５１ トランジスタ
４５１ａ ゲート
４５１ｂ デバイス素子領域
４５２ コンタクト領域
４５２ａ Ｗｅｌｌコンタクト
Ｃ１ａ、Ｃ１ｂ、Ｃ１ｃ 接合容量
Ｌ１ 軌跡
Ｒ１ａ、Ｒ１ｂ、Ｒ１ｃ、Ｒ１ｄ、Ｒ１ｅ、Ｒ１ｆ、Ｒ１ｇ 配線抵抗
Ｒ２ａ、Ｒ２ｂ、Ｒ２ｃ、Ｒ２ｄ 基板抵抗
【特許請求の範囲】
【請求項１】
電源で発生する電圧変動をモデル化し、解析するシミュレーションプログラムにおいて、
半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出工程と、
前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路に対して所定の領域に含まれる前記コンタクトのみを検出するコンタクト検出工程と、
ノイズの発生源と、前記コンタクト検出工程により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成工程と、
作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行工程と、
をコンピュータに実行させることを特徴とするシミュレーションプログラム。
【請求項２】
前記素子は、配線抵抗素子、接合容量素子および基板抵抗素子を含むことを特徴とする請求項１記載のシミュレーションプログラム。
【請求項３】
前記コンタクト検出工程は、さらに、ノイズの影響を受ける前記回路のノイズ注入に関与し得る一連の前記コンタクトを検出することを特徴とする請求項１記載のシミュレーションプログラム。
【請求項４】
前記コンタクト検出工程は、Ｗｅｌｌ上に設置された前記コンタクトを検出することを特徴とする請求項１記載のシミュレーションプログラム。
【請求項５】
電源で発生する電圧変動をモデル化し、解析するシミュレーション装置において、
半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出手段と、
前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路に対して所定の領域に含まれる前記コンタクトのみを検出するコンタクト検出手段と、
ノイズの発生源と、前記コンタクト検出手段により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成手段と、
作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行手段と、
を有することを特徴とするシミュレーション装置。
【請求項１】
電源で発生する電圧変動をモデル化し、解析するシミュレーションプログラムにおいて、
半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出工程と、
前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路に対して所定の領域に含まれる前記コンタクトのみを検出するコンタクト検出工程と、
ノイズの発生源と、前記コンタクト検出工程により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成工程と、
作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行工程と、
をコンピュータに実行させることを特徴とするシミュレーションプログラム。
【請求項２】
前記素子は、配線抵抗素子、接合容量素子および基板抵抗素子を含むことを特徴とする請求項１記載のシミュレーションプログラム。
【請求項３】
前記コンタクト検出工程は、さらに、ノイズの影響を受ける前記回路のノイズ注入に関与し得る一連の前記コンタクトを検出することを特徴とする請求項１記載のシミュレーションプログラム。
【請求項４】
前記コンタクト検出工程は、Ｗｅｌｌ上に設置された前記コンタクトを検出することを特徴とする請求項１記載のシミュレーションプログラム。
【請求項５】
電源で発生する電圧変動をモデル化し、解析するシミュレーション装置において、
半導体集積回路のレイアウトデータからコンタクトのパターンを抽出する抽出手段と、
前記パターンから、前記半導体集積回路内のノイズの影響を受ける回路に対して所定の領域に含まれる前記コンタクトのみを検出するコンタクト検出手段と、
ノイズの発生源と、前記コンタクト検出手段により検出された前記コンタクトとの間の基板を介してノイズを伝搬させる素子を除いてデータ解析用モデルを作成するモデル作成手段と、
作成された前記データ解析用モデルを用いてシミュレーションを行うシミュレーション実行手段と、
を有することを特徴とするシミュレーション装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００８−１０８７８３（Ｐ２００８−１０８７８３Ａ）
【公開日】平成２０年５月８日（２００８．５．８）
【国際特許分類】
【出願番号】特願２００６−２８７７４８（Ｐ２００６−２８７７４８）
【出願日】平成１８年１０月２３日（２００６．１０．２３）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２０年５月８日（２００８．５．８）
【国際特許分類】
【出願日】平成１８年１０月２３日（２００６．１０．２３）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
[ Back to top ]