【課題】複数の閾値を有し、ダストや不純物の局所的なばらつきによる歩留りの低下や、信頼性の低下を抑えることが可能な半導体装置とその製造方法を提供する。
【解決手段】半導体基板(Sub.)に形成された第１導電型のＭＯＳＦＥＴと第２導電型のＭＯＳＦＥＴを有し、前記第１導電型のＭＯＳＦＥＴは、第１導電型の不純物を含む第１のゲート電極15aと、第２導電型の不純物を含む第２のゲート電極15ｂとを備え、前記第２導電型のＭＯＳＦＥＴは、第１導電型の不純物を含む第３のゲート電極15ｃと、第２導電型の不純物を含む第４のゲート電極15ｄとを備える。 （もっと読む）

【課題】高性能の相補型金属半導体（ＣＭＯＳ）回路の為の高いオン電流をもたらす半導体ナノワイヤ・デバイスを提供する。
【解決手段】両方の端部に半導体パッド３３Ａ、３７Ａを有する半導体ナノワイヤ３２が、基板上にサスペンドされる。半導体ナノワイヤが応力発生ライナ部によって長手方向の応力を受けている間、半導体ナノワイヤの中間部の上にゲート誘電体３６及びゲート電極３８が形成される。ゲート誘電体及びゲート電極の形成によって半導体ナノワイヤの歪み状態が固定されるため、半導体ナノワイヤの中間部は、応力発生ライナの除去後に長手方向の固有の内部応力を受ける。半導体パッド内にソース及びドレイン領域３３Ｂ，３７Ｂが形成され、半導体ナノワイヤ・トランジスタが得られる。ソース及びドレイン・パッドの上に、中間工程（ＭＯＬ）誘電体層を直接形成することができる。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとにおいてサイドウォール幅が同一である場合、ｎ型ＭＩＳトランジスタの高信頼性とｐ型ＭＩＳトランジスタの高性能化を両立させることは難しい。
【解決手段】半導体装置は、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えている。ｎ型ＭＩＳトランジスタは、半導体基板１０における第１の活性領域１０ａ上に順次形成された第１のゲート絶縁膜１３ａ及び第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１６ａとを備えている。ｐ型ＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に順次形成された第２のゲート絶縁膜１３ｂ及び第２のゲート電極１４ｂと、第２のゲート電極１４ｂの側面上に形成された第２のサイドウォール１６ｂとを備えている。第２のサイドウォール１６ｂは、第１のサイドウォール１６ａに比べてサイドウォール幅が小さい。 （もっと読む）

集積回路装置が開示され、集積回路装置はＮＭＯＳゲート薄膜スタック（１２２）を覆う張力ストレス層（１４１）を有するデュアルストレスライナーＮＭＯＳデバイス（１１０）と、ＰＭＯＳゲート薄膜スタック（１２３）を覆う圧縮ストレス層（１４２）を有するデュアルストレスライナーＰＭＯＳデバイス（１１１）と、張力ストレス層（１４１）とＮＭＯＳゲート薄膜スタック（１２４）との間に延在するストレス低減層（１３１ａ）を有する低減ストレスのデュアルストレスライナーＮＭＯＳデバイス（１１２）と、圧縮ストレス層（１４２）とＰＭＯＳゲート薄膜スタック（１２５）との間に延在するストレス低減層（１３１ｂ）を有する低減ストレスのデュアルストレスライナーＰＭＯＳデバイス（１１３）とを含む。発明の実施形態において、追加の低減ストレスのデュアルストレスライナーＮＭＯＳデバイス（１１４）と低減ストレスのＰＭＯＳデバイス（１１５）とは、ストレス低減層（１３２ａ，１３２ｂ）の厚みおよび／または材料特性を変更することによって形成される。
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【課題】チャンネル長および延長ソース／ドレイン領域のドーピング条件によって閾値電圧を調製できる半導体素子の提供。
【解決手段】ＳＯＩ構造の半導体層の上に形成された高Ｖｔ素子と、前記半導体層の上に形成され、高Ｖｔ素子よりも低い閾値電圧を有する低Ｖｔ素子とを有し、高Ｖｔ素子と低Ｖｔ素子とはＭＯＳＦＥＴ素子であって、延長ソース領域と延長ドレイン領域との間の部分であるチャンネルを有し、高Ｖｔ素子は低Ｖｔ素子よりもチャンネル長が長いＳＯＩ構造の半導体素子。 （もっと読む）

【課題】絶縁層上の半導体層に形成された部分空乏型のトランジスターにおいて、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現できるようにした半導体装置及びその製造方法を提供する。
【解決手段】ＢＯＸ層１上のＳＯＩ層２に形成された部分空乏型のトランジスター１０と、ダイオード２０とを備え、トランジスター１０は、ＳＯＩ層２上に絶縁膜１３を介して形成されたゲート電極１４と、ゲート電極１４の両側下のＳＯＩ層２に形成されたＮ型のソース１５ａ又はドレイン１５ｂとを有し、ダイオード２０は、ＳＯＩ層２の浅い部分に形成されたＰ型不純物層２１と、ＳＯＩ層２の深い部分に形成されたＮ型不純物層２２と、を有する。Ｐ型不純物層２１と、Ｎ型不純物層２２は深さ方向に積層されており、Ｐ型不純物層２１の側面とＮ型不純物層２２の側面はそれぞれトランジスター１０のボディ領域２に接している。 （もっと読む）

【課題】
製造工程を簡略化しつつ、特性の優れた第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを製造する半導体装置の製造方法を提供する。
【解決手段】
半導体基板に、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域を画定する素子分離領域を形成し、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域に第１導電型の不純物をイオン注入し、第１導電型のウェルを形成し、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域上に絶縁ゲート電極を形成し、第２のＭＯＳトランジスタのドレイン領域を覆うマスクを介して、半導体基板法線方向から傾いた複数方向から第１導電型の不純物をイオン注入し、第１のＭＯＳトランジスタ領域の前記絶縁ゲート電極下方に対称的なチャネルドーズ領域、第２のＭＯＳトランジスタ領域の前記絶縁ゲート電極下方に非対称なチャネルドーズ領域を形成し、半導体装置を製造する。 （もっと読む）

【課題】ＦＤ型トランジスタで構成された電気回路において、電気回路に電力を供給する電源のスイッチングトランジスタを基板電圧で制御することができる半導体装置を提供する。
【解決手段】半導体装置は、基板上の第１のＦｉｎに形成された第１のトランジスタを含む電気回路と、半導体基板上の第２のＦｉｎに形成され、電気回路と電源供給線との間に接続された第２のトランジスタを含む電源回路と、基板に基板電圧を印加するための基板コンタクトとを備え、第１のＦｉｎの幅は、第１のトランジスタのチャネル部に形成される最大空乏層幅の２倍以下であり、第２のＦｉｎの幅は、第２のトランジスタのチャネル部に形成される最大空乏層幅の２倍よりも大きい。 （もっと読む）

【課題】 半導体構成体がバイポーラトランジスタ（１０１）及び間隔構成体（２６５−１又は２６５−２）を包含している。
【解決手段】 該トランジスタはエミッタ（２４１）、ベース（２４３）、コレクタ（２４５）を有している。該ベースはベースコンタクト部分（２４３−１）、該エミッタの下側で且つ該コレクタの物質上方に位置されているイントリンシックベース部分（２４３Ｉ−１）、該イントリンシックベース部分とベースコンタクト部分との間に延在しているベースリンク部分（２４３Ｌ−１）を包含している。該間隔構成体は、間隔コンポーネント及び上部半導体表面に沿って延在する分離用誘電体層（２６７−１又は２６７−２）を包含している。該間隔コンポーネントは、該ベースリンク部分の上方で該誘電体層上に位置されており、好適には多結晶半導体物質であるほぼ非単結晶の半導体物質の横方向間隔部分（２６９−１又は２６９−２）を包含している。該横方向間隔部分の両側の第１及び第２下部端部（３０５−１及び３０７−１）は該ベースリンク部分の両側の第１及び第２上部端部（２９７−１及び２９９−１）に対して横方向に適合し、その長さを決定し且つそれにより制御する。 （もっと読む）

【課題】 一群の高性能同極性絶縁ゲート電界効果トランジスタ（１００，１０８，１１２，１１６，１２０及び１２４又は１０２，１１０，１１４、１１８，１１２及び１２６）が、アナログ及び／又はデジタル適用例用の広く多様なトランジスタを提供する半導体製造プラットフォームに適した横方向ソース／ドレイン延長部、ハローポケット、及びゲート誘電体厚さの選択可能な異なる構成を有している。
【解決手段】 各トランジスタは、一対のソース／ドレインゾーン、ゲート誘電体層、及びゲート電極を有している。各ソース／ドレインゾーンは主要部分及び一層軽度にドープした横方向延長部を有している。該トランジスタの内の一つのソース／ドレインゾーンの内の一つの横方向延長部が該トランジスタの別のもののソース／ドレインゾーンの内の一つの横方向延長部よりも一層高度にドープされており又は／及びそれよりも上部半導体表面下側により少ない深さに延在している。 （もっと読む）

【課題】 絶縁ゲート電界効果トランジスタ（１００Ｗ）は、半導体ボディのボディ物質（１８０）のチャンネルゾーン（２４４）によって横方向に分離されているソース（９８０）及びドレイン（２４２）を有している。
【解決手段】 ゲート電極（２６２）が該チャンネルゾーンの上方でゲート誘電体層（２６０）の上側に位置している。該ボディ物質の一層高度にドープしたポケット部分（２５０）が、通常、該ソースのみにほぼ沿って延在しており、従って該ＩＧＦＥＴは非対称的装置である。該ソースを画定する半導体ドーパントはソース延長部を画定する場合に複数の局所的濃度最大に到達する。２つのこの様な局所的濃度最大に到達する半導体ドーパントで該ソース延長部を画定する場合に関与する手順は、３個の絶縁ゲート電界効果トランジスタ用の相互に異なる特性のソース／ドレイン延長部を２つのソース／ドレイン延長部ドーピング操作のみで画定することを可能とする。 （もっと読む）

【課題】Ｎ型ＭＩＳ−ＦＥＴとＰ型ＭＩＳ−ＦＥＴとを含む半導体装置において、Ｎ型トランジスタ及びＰ型トランジスタに対してそれぞれ最適な応力を印加できるようにする。
【解決手段】素子分離領域である第１絶縁領域１０１に、周囲に引っ張り応力を与える第２絶縁領域１０７と、周囲に圧縮応力を与える第３絶縁領域１０８とが形成されている。第２絶縁領域１０７及び第３絶縁領域１０８は、Ｎ型ＭＩＳ−ＦＥＴ５０に対しては第１の活性領域１０３の周辺に電子の移動方向に対して垂直な方向及び平行な方向にそれぞれ引っ張り応力を与えるように配置される。Ｐ型ＭＩＳ−ＦＥＴ６０に対しては第２の活性領域１０４の周辺に正孔の移動方向に対して平行な方向に圧縮応力を与える一方、正孔の移動方向に対して垂直な方向に引っ張り応力を与えるように配置されている。 （もっと読む）

【課題】 非対称的絶縁ゲート電界効果トランジスタ（１００又は１０２）は半導体ボディのボディ物質（１８０又は１８２）のチャンネルゾーン（２４４又は２８４）によって横方向に分離されたソース（２４０又は２８０）及びドレイン（２４２又は２８２）を有している。
【解決手段】 ゲート電極（２６２又は３０２）が該チャンネルゾーンの上方でゲート誘電体層（２６０又は３００）の上側に位置している。該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）がほぼ該ソースのみに沿って延在している。該ソースは、主要ソース部分（２４０Ｍ又は２８０Ｍ）と、一層軽度にドープした横方向ソース延長部（２４０Ｅ又は２８０Ｅ）とを有している。該ドレインは、主要ドレイン部分（２４２Ｍ又は２８２Ｍ）と、一層軽度にドープした横方向ドレイン延長部（２４２Ｅ又は２８２Ｅ）とを有している。該ドレイン延長部は該ソース延長部よりも一層軽度にドープされている。これら２つの延長部を画定する半導体ドーパントの最大濃度は、該ソース延長部におけるよりも該ドレイン延長部において一層深くに発生する。付加的に又は代替的に、該ドレイン延長部は該ソース延長部よりも該ゲート電極下側を更に横方向に延在する。これらの特徴はスレッシュホールド電圧が動作時間に関して高度に安定であることを可能とする。 （もっと読む）

【課題】微細化に対応可能であり、不純物拡散領域上に形成したコンタクトプラグが近傍の導電材料とショートすることを防止する配線構造を有する半導体装置を提供する。
【解決手段】半導体基板内の不純物拡散領域２２上に選択エピタキシャル成長法により、第１の層１６ａを形成する工程と、第１の層１６ａ上に、選択エピタキシャル成長法により第２の層１８を形成する工程と、第２の層１８上に導電材料を充填することにより、コンタクトプラグ２１を形成する工程と、を有する。 （もっと読む）

【課題】 拡張型ドレイン絶縁ゲート電界効果トランジスタ（１０４又は１０６）が、第１ウエル領域（１８４Ａ又は１８６Ａ）の一部によって構成されているチャンネル（３２２又は３６２）ゾーンによって横方向に分離されている第１及び第２ソース／ドレインゾーン（３２４及び１８４Ｂ又は３６４及び１８６Ｂ／１３６Ｂ）を包含している。
【解決手段】 ゲート誘電体層（３４４又は３８４）が該チャンネルゾーンの上側に存在している。該第１ソース／ドレインゾーンは、通常は、ソースである。通常はドレインである該第２Ｓ／Ｄゾーンは、少なくとも部分的には第２ウエル領域（１８４Ｂ又は１８６Ｂ）で構成されている。該半導体ボディのウエル分離部分（１３６Ａ又は２１２Ｕ／１３６Ｂ）が該ウエル領域の間を延在しており且つ各ウエル領域よりも一層軽度にドープされている。該ウエル領域の構成は、該半導体ボディのＩＧＦＥＴの部分における最大電界をして上部半導体表面の十分に下側、典型的には該ウエル領域同士が互いに最も近い箇所におけるか又はその近くで発生させる。該ＩＧＦＥＴの動作特性は動作時間と共に安定である。 （もっと読む）

【課題】 混合信号適用例を含むアナログ及びデジタル適用例用のＩＧＦＥＴを与える半導体製造プラットフォームに適した対称的及び非対称的の両方の絶縁ゲート電界効果トランジスタ（「ＩＧＦＥＴ」）が、高性能を達成する上で空のウエル領域を使用する。
【解決手段】 各空のウエルの上部近くにおいては半導体ウエルドーパントが比較的少量である。各ＩＧＦＥＴ（１００，１０２，１１２，１１４，１２４又は２３６）は、空のウエル（１８０，１８２，１９２，１９４，２０４又は２０６）のボディ物質のチャンネルゾーンによって横方向に分離された一対のソース／ドレインゾーンを有している。ゲート電極が該チャンネルゾーン上方でゲート誘電体層の上側に位置している。各ソース／ドレインゾーン（２４０，２４２，２８０，２８２，５２０，５２２，５５０，５５２，７２０．７２２、７５２又は７５２）が主要部分（２４０Ｍ，２４２Ｍ，２８０Ｍ，２８２Ｍ，５２０Ｍ，５２２Ｍ，５５０Ｍ，５５２Ｍ，７２０Ｍ，７２２Ｍ，７５２Ｍ又は７５２Ｍ）及び一層軽度にドープした横方向延長部（２４０Ｅ，２４２Ｅ，２８０Ｅ，２８２Ｅ，５２０Ｅ，５２２Ｅ，５５０Ｅ，５５２Ｅ，７２０Ｅ，７２２Ｅ，７５２Ｅ又は７５２Ｅ）を有している。代替的に又は付加的に、該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）が該ソース／ドレインゾーンの内の一方に沿って延在する。存在する場合には、該ポケット部分は典型的に該ＩＧＦＥＴを非対称的装置とさせる。 （もっと読む）

【課題】 非対称的電界効果トランジスタ（１０２）の製造は、半導体ボディのボディ物質のチャンネルゾーン（２８４）の上方でそれからゲート誘電体層（３００）によって垂直方向に分離されているゲート電極（３０２）を画定することとなる。
【解決手段】 該ゲート電極をドーパント阻止用シールドとして使用して、半導体ドーパントを該ボディ物質内に導入させて、一層高度にドープしたポケット部分（２９０）を画定する。該ゲート電極に沿ってスペーサ（３０４Ｔ）を設ける。該スペーサは、（ｉ）該ゲート電極に沿って位置されている誘電体部分、（ｉｉ）該半導体ボディに沿って位置されている誘電体部分、及び（ｉｉｉ）該他の２つのスペーサ部分の間の空間をほぼ占有するフィラー部分（ＳＣ）、を包含している。該ゲート電極及び該スペーサをドーパント阻止用シールドとして使用して、半導体ドーパントを該半導体ボディ内に導入させて、一対のソース／ドレイン部分（２８０Ｍ及び２８２Ｍ）を画定する。該フィラースペーサ部分を除去して該スペーサをＬ形状（３０４）へ変換させる。一対の電気的コンタクト（３１０及び３１２）を夫々該主要ソース／ドレイン部分に対して形成する。 （もっと読む）

【課題】アクティブマトリクス型の液晶表示装置の画面の大面積化を可能とするゲート電極とゲート配線を提供することを第１の課題とする。
【解決手段】同一基板上に表示領域と、表示領域の周辺に設けられた駆動回路と、を有し、表示領域は、第１の薄膜トランジスタを有し、駆動回路は、第２の薄膜トランジスタを有し、第１の薄膜トランジスタと第２の薄膜トランジスタは、リンがドープされたシリコンでなるゲート電極を有し、ゲート電極は、チャネル形成領域の外側に設けられた接続部でアルミニウムまたは銅を主成分とする層とタンタル、タングステン、チタン、モリブデンから選ばれた少なくとも１種を主成分とする層とを有する配線と電気的に接続する。 （もっと読む）

【課題】 半導体ボディの上部表面に沿って設けられた絶縁ゲート電界効果トランジスタ（１００）は、チャンネルゾーン（２４４）によって横方向に分離された一対のソース／ドレインゾーン（２４０及び２４２）を有している。
【解決手段】 ゲート電極（２６２）が該チャンネルゾーン上方でゲート誘電体層（２６０）の上側に存在している。各ソース／ドレインゾーンは、主要部分（２０４Ｍ又は２４２Ｍ）及び該主要部分と横方向に連続的であり且つ該ゲート電極下側を横方向に延在する一層軽度にドープした横方向延長部（２４０Ｅ又は２４２Ｅ）を包含している。該横方向延長部は、該チャンネルゾーンを上部半導体表面に沿って終端させており、異なる原子量の一対の半導体ドーパントによって夫々ほぼ画定される。該トランジスタが非対称的装置であり、該ソース／ドレインゾーンはソース及びドレインを構成する。該ソースの横方向延長部は該ドレインの横方向延長部よりも一層軽度にドープされており且つ一層高い原子量のドーパントで画定される。 （もっと読む）

【課題】チャネル間の相互影響を抑制しつつ、少なくとも３Ｆ^２のレイアウトを実現する。
【解決手段】半導体記憶装置１は、Ｙ方向に垂直な２側面のうちの一方の側面１２ａの領域１３ａに第１のチャネルＣＨ１、他方の側面１２ｂのうちＹ方向に見て領域１３ａと重ならない領域１３ｂに第２のチャネルＣＨ２がそれぞれ設けられるとともに、これらの側面１２ａ，１２ｂの他の領域が酸化されて絶縁酸化膜とされたシリコンピラー１１と、それぞれゲート絶縁膜１４ａ，１４ｂを介して側面１２ａ，１２ｂを覆う２本のワード線ＷＬとを備え、第１のチャネルＣＨ１と第２のチャネルＣＨ２とが、上記絶縁酸化膜によって絶縁分離されている。 （もっと読む）