半導体装置及びその製造方法
【課題】ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとにおいてサイドウォール幅が同一である場合、ｎ型ＭＩＳトランジスタの高信頼性とｐ型ＭＩＳトランジスタの高性能化を両立させることは難しい。
【解決手段】半導体装置は、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えている。ｎ型ＭＩＳトランジスタは、半導体基板１０における第１の活性領域１０ａ上に順次形成された第１のゲート絶縁膜１３ａ及び第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１６ａとを備えている。ｐ型ＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に順次形成された第２のゲート絶縁膜１３ｂ及び第２のゲート電極１４ｂと、第２のゲート電極１４ｂの側面上に形成された第２のサイドウォール１６ｂとを備えている。第２のサイドウォール１６ｂは、第１のサイドウォール１６ａに比べてサイドウォール幅が小さい。
【解決手段】半導体装置は、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えている。ｎ型ＭＩＳトランジスタは、半導体基板１０における第１の活性領域１０ａ上に順次形成された第１のゲート絶縁膜１３ａ及び第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１６ａとを備えている。ｐ型ＭＩＳトランジスタは、半導体基板１０における第２の活性領域１０ｂ上に順次形成された第２のゲート絶縁膜１３ｂ及び第２のゲート電極１４ｂと、第２のゲート電極１４ｂの側面上に形成された第２のサイドウォール１６ｂとを備えている。第２のサイドウォール１６ｂは、第１のサイドウォール１６ａに比べてサイドウォール幅が小さい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にゲート電極の側面上にサイドウォールを有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積装置の高集積化及び高速化に伴い、ＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」と称す）の微細化が進められており、特にゲート長は近年著しく微細化されてきている。
【０００３】
一方、このような半導体装置においては、ホットキャリアによるトランジスタの劣化を抑制する等の理由で、ゲート電極の側面上に絶縁膜からなるサイドウォールを設けることが一般的である。このサイドウォール直下の領域にドレイン領域から延びるエクステンション領域を形成することにより、この領域における電界集中が緩和され、ホットキャリの発生が抑制される。以下、従来のＣＭＩＳ（Content Management Interoperability Services）構造を有する半導体装置について説明する。
【０００４】
図５（ａ）及び図５（ｂ）は、従来の半導体装置を示す平面図及び断面図である。なお、図５（ａ）中において、上側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、下側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。また、図５（ｂ）の左側は図５（ａ）のＡ−Ａ箇所における断面図であり、図５（ｂ）の右側は図５（ａ）のＢ−Ｂ箇所における断面図である。また、図５（ａ）では、ゲート電極１０４ａの上に形成された金属シリサイド膜１０９ａを図示せずに省略しており、ゲート電極１０４ｂの上に形成された金属シリサイド膜１０９ｂを図示せずに省略している。また、図５（ｂ）では、図５（ａ）において図示されているコンタクトプラグ１１１ａ、１１１ｂを図示せず省略している。
【０００５】
半導体装置は、第１の活性領域１００ａに設けられたｎ型ＭＩＳトランジスタと、第２の活性領域１００ｂに設けられたｐ型ＭＩＳトランジスタとを備え、半導体基板１００上の上部にはｐ型ウェル領域１０２ａが形成された第１の活性領域１００ａとｎ型ウェル領域１０２ｂが形成された第２の活性領域１００ｂとを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域１０１が形成されている。
【０００６】
ｎ型ＭＩＳトランジスタは、第１の活性領域１００ａ上に形成されたゲート絶縁膜１０３ａ及びゲート電極１０４ａと、ゲート電極１０４ａの側面上に形成されたサイドウォール１０６ａと、第１の活性領域１００ａにおけるサイドウォール１０６ａ直下の領域に形成されたｎ型エクステンション領域１０５ａと、第１の活性領域１００ａにおけるサイドウォール１０６ａの外側方下の領域に形成されたｎ型ソースドレイン領域１０８ａと、ゲート電極１０４ａ及びｎ型ソースドレイン領域１０８ａの上に形成された金属シリサイド膜１０９ａと、ｎ型ソースドレイン領域１０８ａ上の金属シリサイド膜１０９ａに接続するように設けられたコンタクトプラグ１１１ａとを備えている。
【０００７】
一方、ｐ型ＭＩＳトランジスタは、第２の活性領域１００ｂ上に形成されたゲート絶縁膜１０３ｂ及びゲート電極１０４ｂと、ゲート電極１０４ｂの側面上に形成されたサイドウォール１０６ｂと、第２の活性領域１００ｂにおけるサイドウォール１０６ｂ直下の領域に形成されたｐ型エクステンション領域１０５ｂと、第２の活性領域１００ｂにおけるサイドウォール１０６ｂの外側方下の領域に形成されたｐ型ソースドレイン領域１０８ｂと、ゲート電極１０４ｂ及びｐ型ソースドレイン領域１０８ｂの上に形成された金属シリサイド膜１０９ｂと、ｐ型ソースドレイン領域１０８ｂ上の金属シリサイド膜１０９ｂに接続するように設けられたコンタクトプラグ１１１ｂとを備えている。
【０００８】
このような構造を有する半導体装置では、サイドウォール１０６ａ、１０６ｂ直下の領域には、それぞれ、高濃度のソースドレイン領域１０８ａ、１０８ｂから延びた低濃度のエクステンション領域１０５ａ、１０５ｂを設けている。よって、ホットキャリア効果を抑制することができる。
【特許文献１】特開２００８−２０５３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の半導体装置では、ゲート長の微細化に伴いｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの各サイドウォール幅を小さくすると、下記のような不具合が顕在化してきている。
【００１０】
従来の半導体装置では、ｎ型ＭＩＳトランジスタのサイドウォールとｐ型ＭＩＳトランジスタのサイドウォールは同一工程で形成するため、同じサイドウォール幅で形成される。サイドウォール幅が小さい場合、ｐ型ＭＩＳトランジスタの駆動力が上昇するが、ｎ型ＭＩＳトランジスタにおいてホットキャリア発生量を示す指標の一つである基板電流が増加するという問題がある。一方、サイドウォール幅が大きい場合、ｎ型ＭＩＳトランジスタにおける基板電流が減少するが、ｐ型ＭＩＳトランジスタの駆動力が低下するという問題がある。
【００１１】
前記に鑑み、本発明の目的は、ｎ型ＭＩＳトランジスタの高信頼性とｐ型ＭＩＳトランジスタの高性能化とを両立させることができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、本願発明者らは基板電流に対するサイドウォール幅依存性及びトランジスタの駆動力に対するサイドウォール幅依存性を検討した結果、下記のような知見を得ることができた。基板電流に対するサイドウォール幅依存性では、サイドウォール幅を小さくする程、ｎ型ＭＩＳトランジスタにおける基板電流が増加するのに対して、ｐ型ＭＩＳトランジスタにおける基板電流に増加は見られずサイドウォール幅依存性がなく、しかも基板電流の値がｎ型ＭＩＳトランジスタに比べて２〜３桁低いことがわかった。トランジスタの駆動力に対するサイドウォール幅依存性では、サイドウォール幅を小さくする程、ｐ型ＭＩＳトランジスタにおける駆動力が上昇するのに対して、ｎ型ＭＩＳトランジスタにおける駆動力には上昇は見られずサイドウォール幅依存性がないことがわかった。
【００１３】
以上のことから、ｎ型ＭＩＳトランジスタにおけるサイドウォール幅に比べてｐ型ＭＩＳトランジスタにおけるサイドウォール幅を小さくすることよって、ｎ型ＭＩＳトランジスタにおける基板電流の低減化による高信頼性とｐ型ＭＩＳトランジスタにおける駆動力上昇による高性能化とを同時に図ることができる。
【００１４】
具体的には、本発明に係る半導体装置は、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えている。ｎ型ＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面上に形成された第１のサイドウォールとを備えている。ｐ型ＭＩＳトランジスタは、半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面上に形成された第２のサイドウォールとを備えている。そして、第２のサイドウォールは、第１のサイドウォールに比べてサイドウォール幅が小さい。
【００１５】
上記構成により、ｎ型ＭＩＳトランジスタにおける基板電流を低減させることができるので、ｎ型トランジスタにおけるホットキャリア耐性を向上させることができ、従って、ｎ型ＭＩＳトランジスタの信頼性を向上させることができる。また、ｐ型ＭＩＳトランジスタにおける駆動力の上昇を図ることができるので、ｐ型ＭＩＳトランジスタの性能を向上させることができる。
【００１６】
なお、本明細書において「サイドウォール幅」は、ゲート電極の側面からサイドウォールの表面までの距離のうち最大の幅である。
【００１７】
本発明における半導体装置では、第１の活性領域における第１のゲート電極の側方下の領域に形成されたｎ型エクステンション領域と、第１の活性領域における第１のサイドウォールの外側方下の領域に形成されたｎ型ソースドレイン領域と、第２の活性領域における第２のゲート電極の側方下の領域に形成されたｐ型エクステンション領域と、第２の活性領域における第２のサイドウォールの外側方下の領域に形成されたｐ型ソースドレイン領域とをさらに備えていることが好ましい。
【００１８】
上記構成により、サイドウォール直下の領域における電界集中を緩和することができるので、半導体装置におけるホットキャリアの発生をさらに抑制することができる。
【００１９】
本発明における半導体装置では、第２の活性領域におけるｐ型ソースドレイン領域の上部に設けられたリセス部内に埋め込まれたｐ型ＳｉＧｅ層をさらに備えていることが好ましい。
【００２０】
上記構成により、ｐ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に圧縮応力を加えることができるので、ｐ型ＭＩＳトランジスタのチャネル領域に歪みが生じる。これにより、ｐ型ＭＩＳトランジスタの駆動力をさらに向上させることができる。
【００２１】
後述の好ましい実施形態では、ｎ型ＭＩＳトランジスタはＳＲＡＭ（Static Random Access Memory）メモリセルにおけるドライブトランジスタであり、ｐ型ＭＩＳトランジスタはＳＲＡＭメモリセルにおけるロードトランジスタである。
【００２２】
本発明における半導体装置の製造方法は、第１のゲート絶縁膜上に第１のゲート電極を有するｎ型ＭＩＳトランジスタと、第２のゲート絶縁膜上に第２のゲート電極を有するｐ型ＭＩＳトランジスタとを備えた半導体装置の製造方法である。具体的には、半導体基板に、素子分離領域によって囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、第１の活性領域上に第１のゲート絶縁膜及び第１のゲート電極を形成する共に、第２の活性領域上に第２のゲート絶縁膜及び第２のゲート電極を形成する工程（ｂ）と、第１のゲート電極の側面上に第１のサイドウォールを形成すると共に、第２のゲート電極の側面上に第１のサイドウォールと同じサイドウォール幅を有する第２のサイドウォールを形成する工程（ｃ）と、工程（ｃ）の後に、第２のサイドウォールをエッチングすることにより、第２のサイドウォールのサイドウォール幅を第１のサイドウォールのサイドウォール幅に比べて小さくする工程（ｄ）とを備えている。
【００２３】
上記製造方法では、ｎ型ＭＩＳトランジスタのホットキャリア耐性を向上させることができ、また、ｐ型ＭＩＳトランジスタの駆動力を上昇させることができる。よって、信頼性が高いｎ型ＭＩＳトランジスタと性能に優れたｐ型ＭＩＳトランジスタとを備えた半導体装置を製造することができる。
【００２４】
本発明における半導体装置の製造方法では、工程（ｂ）の後で工程（ｃ）の前に、第１の活性領域における第１のゲート電極の側方下の領域にｎ型エクステンション領域を形成する一方、第２の活性領域における第２のゲート電極の側方下の領域にｐ型エクステンション領域を形成する工程（ｅ）を備えていることが好ましく、また、工程（ｄ）の後に、第１の活性領域における第１のサイドウォールの外側方下の領域にｎ型ソースドレイン領域を形成する一方、第２の活性領域における第２のサイドウォールの外側方下の領域にｐ型ソースドレイン領域を形成する工程（ｆ）をさらに備えていることが好ましい。
【００２５】
上記製造方法では、サイドウォール直下の領域における電界集中を緩和することができるので、ホットキャリアの発生がさらに抑制された半導体装置を製造することができる。
【００２６】
また、工程（ｆ）の後に、ｐ型ソースドレイン領域の上に金属シリサイド膜を形成し、その金属シリサイド膜に接続するコンタクトプラグを形成する場合がある。この場合、ｎ型ＭＩＳトランジスタにおけるサイドウォール幅よりもｐ型ＭＩＳトランジスタにおけるサイドウォール幅の方が小さいので、コンタクトプラグが第２ゲート電極寄りにずれて形成されても、そのコンタクトプラグがｐ型エクステンション領域の一部分に直接接して形成されることを抑制できる。よって、ソースコンタクト抵抗の上昇及びリーク電流の増大を抑制することができる。
【発明の効果】
【００２７】
本発明に係る半導体装置及びその製造方法によると、ｐ型ＭＩＳトランジスタにおける第２のサイドウォールはｎ型ＭＩＳトランジスタにおける第１のサイドウォールに比べてサイドウォール幅が小さいため、ｎ型ＭＩＳトランジスタのホットキャリア耐性を向上させることができるとともにｐ型ＭＩＳトランジスタの駆動力の向上を図ることができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は以下に示す実施形態に限定されない。また、以下では、同一の部材には同一の符号を付け、その説明を省略する場合がある。
【００２９】
《第１の実施形態》
本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００３０】
本実施形態に係る半導体装置の製造方法について、図１（ａ）〜（ｆ）を参照しながら説明する。図１（ａ）〜（ｆ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、ゲート長さ方向における要部断面図である。なお、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【００３１】
まず、図１（ａ）に示すように、例えば埋め込み素子分離（Shallow Trench Isolation：ＳＴＩ）法により、例えばｐ型シリコンからなる半導体基板１０の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１を選択的に形成する。これにより、ｎ型ＭＩＳ形成領域には、素子分離領域１１によって囲まれた半導体基板１０からなる第１の活性領域１０ａが形成され、ｐ型ＭＩＳ形成領域には、素子分離領域１１によって囲まれた半導体基板１０からなる第２の活性領域１０ｂが形成される（工程（ａ））。その後、リソグラフィ法及びイオン注入法により、半導体基板１０におけるｎ型ＭＩＳ形成領域に、例えばＢ（ホウ素）等のｐ型不純物を注入する一方、半導体基板１０におけるｐ型ＭＩＳ形成領域に、例えばＰ（リン）等のｎ型不純物を注入する。その後、半導体基板１０に対して熱処理を施す。これにより、半導体基板１０におけるｎ型ＭＩＳ形成領域にｐ型ウェル領域１２ａを形成する一方、半導体基板１０におけるｐ型ＭＩＳ形成領域にｎ型ウェル領域１２ｂを形成する。
【００３２】
その後、半導体基板１０上にゲート絶縁膜形成膜（ゲート絶縁膜となる膜）とポリシリコン膜からなるシリコン膜とを順次形成した後、ｎ型ＭＩＳ形成領域のシリコン膜にＰ（リン）又はＡｓ（ヒ素）等のｎ型不純物をイオン注入する一方、ｐ型ＭＩＳ形成領域のシリコン膜にＢ（ボロン）等のｐ型不純物をイオン注入する。その後、フォトリソグラフィ法により、シリコン膜上に、ゲートパターン形状を有するレジスト（図示せず）を形成した後、そのレジストをマスクにしてドライエッチング法によりシリコン膜及びゲート絶縁膜形成膜をパターニングする。これにより、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａ上に第１のゲート絶縁膜１３ａ及びｎ型シリコンからなる第１のゲート電極１４ａを順次形成するとともに、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂ上に第２のゲート絶縁膜１３ｂ及びｐ型シリコンからなる第２のゲート電極１４ｂを順次形成する（工程（ｂ））。そして、上記レジストを除去する。
【００３３】
その後、半導体基板１０上にｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うレジスト（図示せず）を形成し、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａに、第１のゲート電極１４ａをマスクにして例えばＡｓ（ヒ素）等のｎ型不純物を注入する。これにより、第１の活性領域１０ａにおける第１のゲート電極１４ａの側方下の領域に、接合深さが比較的浅いｎ型エクステンション領域１５ａを自己整合的に形成する（工程（ｅ））。さらに、第１のゲート電極１４ａをマスクにして、例えばＢ（ボロン）、Ｉｎ（インジウム）又はＢ及びＩ等のｐ型不純物を注入する。これにより、第１の活性領域１０ａにおけるｎ型エクステンション領域１５ａの下側に、ｐ型ポケット領域（図示せず）を自己整合的に形成する。その後、上記レジストを除去する。一方、半導体基板１０上にｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するレジスト（図示せず）を形成し、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂに、第２のゲート電極１４ｂをマスクにして例えばＢ又はＢＦ２等のｐ型不純物を注入する。これにより、第２の活性領域１０ｂにおける第２のゲート電極１４ｂの側方下の領域に、接合深さが比較的浅いｐ型エクステンション領域１５ｂを自己整合的に形成する（工程（ｅ））。さらに、第２のゲート電極１４ｂをマスクにして、例えばＰ又はＡｓ等のｎ型不純物を注入する。これにより、第２の活性領域１０ｂにおけるｐ型エクステンション領域１５ｂの下側に、ｎ型ポケット領域（図示せず）を自己整合的に形成する。その後、上記レジストを除去する。ここで、第１のゲート電極１４ａ及び第２のゲート電極１４ｂの側面上にオフセットスペーサを形成した後に、エクステンション領域及びポケット領域を形成するためのイオン注入を行っても良い。
【００３４】
次に、図１（ｂ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１０上の全面に、例えば、膜厚が１０ｎｍのシリコン酸化膜と、シリコン酸化膜上に形成された膜厚が３０ｎｍのシリコン窒化膜とからなる絶縁膜１６を形成する。
【００３５】
次に、図１（ｃ）に示すように、絶縁膜１６に対して異方性エッチングを行う。これにより、第１のゲート電極１４ａの側面上に第１のサイドウォール１６ａを形成すると共に、第２のゲート電極１４ｂの側面上に第２のサイドウォール１６ｂを形成する。このとき、第１のサイドウォール１６ａのサイドウォール幅ｄ１は、第２のサイドウォール１６ｂのサイドウォール幅ｄ２と同じ幅（ｄ１＝ｄ２）で形成され、例えば４０ｎｍとなる（工程（ｃ））。
【００３６】
次に、図１（ｄ）に示すように、半導体基板１０上にｐ型ＭＩＳ形成領域を開口しｎ型ＭＩＳ形成領域を覆うレジスト１７を形成した後、第２のサイドウォール１６ｂに対してさらに異方性エッチングを行う。これにより、第２のサイドウォール１６ｂのサイドウォール幅ｄ２が第１のサイドウォール１６ａのサイドウォール幅ｄ１よりも狭くする（工程（ｄ））。例えば、第１のサイドウォール１６ａのサイドウォール幅ｄ１が４０ｎｍであるのに対して、第２のサイドウォール１６ｂのサイドウォール幅ｄ２を３６ｎｍとする。その後、レジスト１７を除去する。
【００３７】
次に、図１（ｅ）に示すように、半導体基板１０上にｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うレジスト（図示せず）を形成し、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａに、第１のゲート電極１４ａ及び第１のサイドウォール１６ａをマスクにして例えばＡｓ又はＡｓ及びＰ等のｎ型不純物を注入する。その後、そのレジストを除去する。その後、半導体基板１０上にｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するレジスト（図示せず）を形成し、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂに、第２のゲート電極１４ｂ及び第２のサイドウォール１６ｂをマスクにして例えばＢ又はＢ及びＢＦ２等のｐ型不純物を注入する。その後、そのレジストを除去した後、半導体基板１０に対して熱処理を施す。これにより、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａにおける第１のサイドウォール１６ａの外側方下の領域に、ｎ型エクステンション領域１５ａの接合深さよりも深い接合深さを有するｎ型ソースドレイン領域１８ａを自己整合的に形成する一方、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂにおける第２のサイドウォール１６ｂの外側方下の領域に、ｐ型エクステンション領域１５ｂの接合深さよりも深い接合深さを有するｐ型ソースドレイン領域１８ｂを自己整合的に形成する（工程（ｆ））。
【００３８】
次に、図１（ｆ）に示すように、第１のゲート電極１４ａ及びｎ型ソースドレイン領域１８ａの各上部をシリサイド化して金属シリサイド膜１９ａを形成すると共に、第２のゲート電極１４ｂ及びｐ型ソースドレイン領域１８ｂの各上部をシリサイド化して金属シリサイド膜１９ｂを形成する。その後、半導体基板１０上に層間絶縁膜２０を形成した後、層間絶縁膜２０を貫通してｎ型ソースドレイン領域１８ａ上の金属シリサイド膜１９ａに到達するコンタクトプラグ２１ａを形成するとともに、層間絶縁膜２０を貫通してｐ型ソースドレイン領域１８ｂ上の金属シリサイド膜１９ｂに到達するコンタクトプラグ２１ｂを形成する。その後、層間絶縁膜２０上にコンタクトプラグ２１ａ，２１ｂに接続する金属配線（図示せず）を形成する。
【００３９】
以上のようにして、本実施形態に係る半導体装置、すなわち、第１のゲート電極１４ａの側面上にサイドウォール幅ｄ１で形成された第１のサイドウォール１６ａを有するｎ型ＭＩＳトランジスタと、第２のゲート電極１４ｂの側面上に第１のサイドウォール１６ａのサイドウォール幅ｄ１よりも小さいサイドウォール幅ｄ２で形成された第２のサイドウォール１６ｂを有するｐ型ＭＩＳトランジスタとを備えた半導体装置を製造することができる。
【００４０】
以下に、本実施形態に係る半導体装置の構造について、図１（ｆ）及び図２を参照しながら説明する。図２は、本実施形態に係る半導体装置を示す平面図である。なお、図２では、第１のゲート電極１４ａの上に形成された金属シリサイド膜１９ａを図示せずに省略しており、第２のゲート電極１４ｂの上に形成された金属シリサイド膜１９ｂを図示せずに省略している。また、図２中において、上側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、下側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。また、図１（ｆ）の左側は図２のＡ−Ａ箇所における断面図であり、図１（ｆ）の右側は図２のＢ−Ｂ箇所における断面図である。
【００４１】
図１（ｆ）に示すように、半導体基板１０の上部には、第１の活性領域１０ａと第２の活性領域１０ｂとを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１が形成されている。そして、半導体装置は、第１の活性領域１０ａに設けられたｎ型ＭＩＳトランジスタと、第２の活性領域１０ｂに設けられたｐ型ＭＩＳトランジスタとを備えている。
【００４２】
ここで、ｎ型ＭＩＳトランジスタは、図１（ｆ）に示すように、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上にサイドウォール幅ｄ１で形成された第１のサイドウォール１６ａと、第１の活性領域１０ａにおける第１のゲート電極１４ａの側方下の領域に形成されたｎ型エクステンション領域１５ａと、第１の活性領域１０ａにおける第１のサイドウォール１６ａの外側方下の領域に形成され、ｎ型エクステンション領域１５ａよりも接合深さの深いｎ型ソースドレイン領域１８ａと、ｎ型ソースドレイン領域１８ａ及び第１のゲート電極１４ａの上に形成された金属シリサイド膜１９ａと、第１のゲート電極１４ａ上に形成された層間絶縁膜２０と、ｎ型ソースドレイン領域１８ａ上に、層間絶縁膜２０を貫通して金属シリサイド膜１９ａに接続するように設けられたコンタクトプラグ２１ａとを備えている。
【００４３】
一方、ｐ型ＭＩＳトランジスタは、図１（ｆ）に示すように、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成された第２のゲート電極１４ｂと、第２のゲート電極１４ｂの側面上に第１のサイドウォール１６ａのサイドウォール幅ｄ１よりも小さいサイドウォール幅ｄ２で形成された第２のサイドウォール１６ｂと、第２の活性領域１０ｂにおける第２のゲート電極１４ｂの側方下の領域に形成されたｐ型エクステンション領域１５ｂと、第２の活性領域１０ｂにおける第２のサイドウォール１６ｂの外側方下の領域に形成され、ｐ型エクステンション領域１５ｂよりも接合深さの深いｐ型ソースドレイン領域１８ｂと、ｐ型ソースドレイン領域１８ｂ及び第２のゲート電極１４ｂの上に形成された金属シリサイド膜１９ｂと、第２のゲート電極１４ｂ上に形成された層間絶縁膜２０と、ｐ型ソースドレイン領域１８ｂ上に、層間絶縁膜２０を貫通して金属シリサイド膜１９ｂに接続するように設けられたコンタクトプラグ２１ｂとを備えている。
【００４４】
ここで、本実施形態に係る半導体装置の構造上の特徴点は、以下に示す点である。
【００４５】
図２に示すように、ｐ型ＭＩＳトランジスタの第２のゲート電極１４ｂの側面上に形成された第２のサイドウォール１６ｂのサイドウォール幅ｄ２は、ｎ型ＭＩＳトランジスタの第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１６ａのサイドウォール幅ｄ１よりも小さい。この構成によれば、ｎ型ＭＩＳトランジスタにおいては、基板電流を低減させることができるのでホットキャリア耐性の向上を図ることができる。また、ｐ型ＭＩＳトランジスタにおいては、駆動力の向上を図ることができる。従って、本実施形態では、信頼性に優れたｎ型ＭＩＳトランジスタと高性能なｐ型ＭＩＳトランジスタとを備えた半導体装置を提供することができる。
【００４６】
《第２の実施形態》
本発明の第２の実施形態に係る半導体装置について図面を参照しながら説明する。図３は、本実施形態に係る半導体装置を示す断面図である。なお、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【００４７】
以下では、本実施形態に係る半導体装置について、前述の第１の実施形態に係る半導体装置と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【００４８】
ここで、前述の第１の実施形態と第２の実施形態との構造上での相違点は、以下に示す点である。
【００４９】
前述の第１の実施形態では、図１（ｆ）に示すように、ｐ型ＭＩＳ形成領域に形成されたｐ型ＭＩＳトランジスタは、第２の活性領域１０ｂにおける第２のサイドウォール１６ｂの外側方下の領域に、ｐ型ソースドレイン領域１８ｂのみを有している。一方、本実施形態では、図３に示すように、ｐ型ＭＩＳ形成領域に形成されたｐ型ＭＩＳトランジスタは、第２の活性領域１０ｂにおける第２のサイドウォール１６ｂの外側方下の領域に、ｐ型ソースドレイン領域１８ｂとｐ型ＳｉＧｅ層２２とを有している。すなわち、本実施形態の特徴点は、第２の活性領域１０ｂにおける第２のサイドウォール１６ｂの外側方下の領域がｐ型ソースドレイン領域１８ｂとｐ型ソースドレイン領域１８ｂの上部に設けられたリセス部内に埋め込まれたｐ型ＳｉＧｅ層２２とで構成されている点である。なお、ｎ型ＭＩＳトランジスタは前述の第１の実施形態と同じ構造を有しており、ｐ型ＭＩＳトランジスタもｐ型ＳｉＧｅ層２２が形成されている点以外では前述の第１の実施形態と同じ構造を有している。ｐ型ＳｉＧｅ層２２は、ｐ型ＭＩＳトランジスタのソースドレイン領域の一部として機能する。
【００５０】
以上、本実施形態に係る半導体装置によれば、前述の第１の実施形態と同様に、ｐ型ＭＩＳトランジスタの第２のゲート電極１４ｂの側面上に形成された第２のサイドウォール１６ｂのサイドウォール幅ｄ２は、ｎ型ＭＩＳトランジスタの第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１６ａのサイドウォール幅ｄ１よりも小さい。この構成によれば、ｎ型ＭＩＳトランジスタのホットキャリア耐性の向上を図るとともにｐ型ＭＩＳトランジスタの駆動力の向上を図ることができる半導体装置を提供できる。
【００５１】
さらに、第２の活性領域１０ｂにおける第２のサイドウォール１６ｂの外側方下の領域はｐ型ソースドレイン領域１８ｂとｐ型ソースドレイン領域１８ｂの上部に設けられたリセス部内に埋め込まれたｐ型ＳｉＧｅ層２２とで構成されているので、ｐ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向（図３において実線矢印で示す方向）に圧縮応力を加えて歪みを生じさせることができる。よって、ｎ型ＭＩＳトランジスタの一対の第１のサイドウォール１６ａ端間の距離ｘ１よりもｐ型ＭＩＳトランジスタの一対の第２のサイドウォール１６ｂ端間の距離ｘ２を短くすることができる。これにより、ｐ型ＭＩＳトランジスタの駆動力の更なる向上を図ることができる。
【００５２】
なお、本実施形態に係る半導体装置の製造方法に関しては詳細な説明を省略したが、前述の第１の実施形態に係る半導体装置の製造方法に対して、図１（ｅ）の工程の後に、ｐ型ソースドレイン領域１８ｂの上部をエッチングしてリセス部を形成し、そのリセス部内に選択的にｐ型ＳｉＧｅ層２２を形成する工程を追加すればよい。
【００５３】
《第３の実施形態》
本発明の第３の実施形態においては、前述の第１の実施形態に係る半導体装置を用いてＳＲＡＭメモリセルを構成した場合について図面を参照しながら説明する。図４（ａ）はＳＲＡＭメモリセルのレイアウトを示す平面図であり、図４（ｂ）は図４（ａ）のＣ−Ｃ箇所においてコンタクトプラグの位置ずれが生じていない場合を示す断面図であり、図４（ｃ）は図４（ａ）のＣ−Ｃ箇所においてコンタクトプラグの位置ずれが生じている場合を示す断面図である。
【００５４】
ＳＲＡＭメモリセルは、図４（ａ）に示すように、ロードトランジスタＬＴ１，ＬＴ２と、ドライブトランジスタＤＴ１，ＤＴ２と、アクセストランジスタＴＦ１，ＴＦ２とを有している。ロードトランジスタＬＴ１，ＬＴ２は、ｐ型ＭＩＳトランジスタ形成領域に形成されており、つまり、ｐ型ＭＩＳトランジスタである。ドライブトランジスタＤＴ１，ＤＴ２とアクセストランジスタＴＦ１，ＴＦ２とは、ｎ型ＭＩＳトランジスタ形成領域に形成されており、つまり、ｎ型ＭＩＳトランジスタである。
【００５５】
図４（ｂ）を参照して、ロードトランジスタＬＴ２の構成に関して説明する。
【００５６】
ロードトランジスタＬＴ２は、前述の第１の実施形態におけるｐ型ＭＩＳトランジスタ（図１（ｆ）参照）と同様の構成を有している。すなわち、半導体基板１０に形成されたｎ型ウェル領域１２ｂと、素子分離領域１１によって囲まれた半導体基板１０からなる第２の活性領域１０ｂと、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成された第２のゲート電極１４ｂ２と、第２のゲート電極１４ｂ２の側面上に形成された第２のサイドウォール１６ｂと、第２の活性領域１０ｂにおける第２のゲート電極１４ｂ２の側方下の領域に形成されたｐ型エクステンション領域１５ｂと、第２の活性領域１０ｂにおける第２のサイドウォール１６ｂの外側方下の領域に形成されたｐ型ソースドレイン領域１８ｂと、ｐ型ソースドレイン領域１８ｂ及び第２のゲート電極１４ｂ２の上に形成された金属シリサイド膜１９ｂと、第２のゲート電極１４ｂ２上に形成された層間絶縁膜２０と、ｐ型ソースドレイン領域１８ｂ上の層間絶縁膜２０を貫通して金属シリサイド膜１９ｂに接続するように設けられたコンタクトプラグ２１ｂ及びシェアードコンタクトプラグ２１ｂＳとを備えている。シェアードコンタクトプラグ２１ｂＳは、ｐ型ソースドレイン領域１８ｂの一方（ドレイン領域）側と、素子分離領域１１上に延伸しているロードトランジスタＬＴ１の第２のゲート電極１４ｂ１とに共通に接続されている。また、ｐ型ソースドレイン領域１８ｂの他方（ソース領域）側は、隣り合うロードトランジスタと共通のソース領域となっており、コンタクトプラグ２１ｂを介して上層の配線（図示せず）と接続されている。
【００５７】
本実施形態におけるＳＲＡＭメモリセルでは、例えばｐ型ＭＩＳトランジスタであるロードトランジスタＬＴ２とｎ型ＭＩＳトランジスタであるドライブトランジスタＤＴ２とは、図２に示す構成と同様の構成を有しており、同一のゲート長幅を有するデュアルゲート構造を有している。そして、ロードトランジスタＬＴ２の第２のゲート電極１４ｂ２の側面上に形成された第２のサイドウォール１６ｂのサイドウォール幅ｄ２は、ドライブトランジスタＤＴ２の第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１６ａのサイドウォール幅ｄ１よりも小さく形成されている。これに対して、従来のＳＲＡＭメモリセルでは、ロードトランジスタのサイドウォール幅は、ドライブトランジスタのサイドウォール幅ｄ１と同じである。従って、本実施形態の構成では、コンタクトプラグ２１ｂの端からロードトランジスタＬＴ２のソース側の第２のサイドウォール１６ｂの端までの距離（図４（ｂ）に示す「Ｌ」）は、従来の構成に比べて、サイドウォール幅の差分（ｄ１−ｄ２）だけ大きくなっている。これにより、本実施形態の構成では、ｐ型ソースドレイン領域１８ｂの他方（ソース領域）側において、金属シリサイド膜１９ｂを第２のゲート電極１４ｂ２側にサイドウォール幅の差分の分だけ広く形成することができる。
【００５８】
この結果、本実施形態におけるＳＲＡＭメモリセルでは、図４（ｃ）に示すように、コンタクトプラグ２１ｂが第２のゲート電極１４ｂ２側にずれた場合でも、金属シリサイド膜１９ｂのみに接するようにコンタクトプラグ２１ｂを形成することができる。これに対して、従来の構成では、ロードトランジスタのサイドウォール幅がドライブトランジスタのサイドウォール幅ｄ１と同じであるため、コンタクトプラグ２１ｂが第２のゲート電極１４ｂ２側にずれると、コンタクトプラグ２１ｂがロードトランジスタのサイドウォールの一部分を除去して形成される。このため、従来の構成では、コンタクトプラグ２１ｂがｐ型エクステンション領域１５ｂの一部分に直接接して形成されることとなり、ソースコンタクト抵抗の上昇又はリーク電流の増大によりロードトランジスタの駆動力が劣化するという課題があった。一方、本実施形態の構成であれば、コンタクトプラグ２１ｂがｐ型エクステンション領域１５ｂの一部分に直接接して形成される虞が極めて低いので、ソースコンタクト抵抗の上昇又はリーク電流の増大を抑制することができる。
【００５９】
本実施形態では、サイドウォール幅を小さくしたトランジスタとしてＳＲＡＭメモリセルのロードトランジスタを用いて説明したが、これに限定されるものではない。例えば、半導体集積回路を構成する全てのトランジスタのうち、全てのｐ型ＭＩＳトランジスタのサイドウォール幅をｎ型ＭＩＳトランジスタのサイドウォール幅よりも小さくしても良く、あるいは、全てのｐ型ＭＩＳトランジスタのうち特定のｐ型ＭＩＳトランジスタ、例えばＳＲＡＭメモリセルのロードトランジスタのみのサイドウォール幅を小さくしても良い。
【００６０】
また、ｐ型ＭＩＳトランジスタのサイドウォール幅をｎ型ＭＩＳトランジスタのサイドウォール幅よりも小さくする構成について説明したが、これに限定されるものではない。例えば、周辺回路部を構成するｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタのサイドウォール幅を何れも幅ｄ１とした場合、ＳＲＡＭメモリセルを構成するｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタのサイドウォール幅を何れも幅ｄ１よりも小さい幅ｄ２にしても良い。
【産業上の利用可能性】
【００６１】
本発明は、ｎ型ＭＩＳトランジスタのホットキャリア耐性の向上及びｐ型ＭＩＳトランジスタの駆動力の向上を図る半導体装置並びにその製造方法に有用である。
【図面の簡単な説明】
【００６２】
【図１】（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、ゲート長さ方向における要部断面図である。
【図２】本発明の第１の実施形態に係る半導体装置を示す平面図である。
【図３】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図４】（ａ）は本発明の第３の実施形態におけるＳＲＡＭメモリセルのレイアウトを示す平面図であり、（ｂ）は（ａ）のＣ−Ｃ箇所においてコンタクトプラグの位置ずれが生じていない場合を示す断面図であり、（ｃ）は（ａ）のＣ−Ｃ箇所においてコンタクトプラグの位置ずれが生じている場合を示す断面図である。
【図５】（ａ）及び（ｂ）は、それぞれ、従来の半導体装置を示す平面図及び断面図である。
【符号の説明】
【００６３】
１０ 半導体基板
１０ａ 第１の活性領域
１０ｂ 第２の活性領域
１１ 素子分離領域
１２ａ ｐ型ウェル領域
１２ｂ ｎ型ウェル領域
１３ａ 第１のゲート絶縁膜
１３ｂ 第２のゲート絶縁膜
１４ａ 第１のゲート電極
１４ｂ 第２のゲート電極
１５ａ ｎ型エクステンション領域
１５ｂ ｐ型エクステンション領域
１６ 絶縁膜
１６ａ 第１のサイドウォール
１６ｂ 第２のサイドウォール
１７ レジスト
１８ａ ｎ型ソースドレイン領域
１８ｂ ｐ型ソースドレイン領域
１９ａ 金属シリサイド膜
１９ｂ 金属シリサイド膜
２０ 層間絶縁膜
２１ａ コンタクトプラグ
２１ｂ コンタクトプラグ
２１ｂＳ シェアードコンタクトプラグ
２２ ｐ型ＳｉＧｅ層
ＬＴ１ ロードトランジスタ
ＤＴ２ ドライブトランジスタ
ＬＴ２ ロードトランジスタ
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にゲート電極の側面上にサイドウォールを有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積装置の高集積化及び高速化に伴い、ＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」と称す）の微細化が進められており、特にゲート長は近年著しく微細化されてきている。
【０００３】
一方、このような半導体装置においては、ホットキャリアによるトランジスタの劣化を抑制する等の理由で、ゲート電極の側面上に絶縁膜からなるサイドウォールを設けることが一般的である。このサイドウォール直下の領域にドレイン領域から延びるエクステンション領域を形成することにより、この領域における電界集中が緩和され、ホットキャリの発生が抑制される。以下、従来のＣＭＩＳ（Content Management Interoperability Services）構造を有する半導体装置について説明する。
【０００４】
図５（ａ）及び図５（ｂ）は、従来の半導体装置を示す平面図及び断面図である。なお、図５（ａ）中において、上側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、下側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。また、図５（ｂ）の左側は図５（ａ）のＡ−Ａ箇所における断面図であり、図５（ｂ）の右側は図５（ａ）のＢ−Ｂ箇所における断面図である。また、図５（ａ）では、ゲート電極１０４ａの上に形成された金属シリサイド膜１０９ａを図示せずに省略しており、ゲート電極１０４ｂの上に形成された金属シリサイド膜１０９ｂを図示せずに省略している。また、図５（ｂ）では、図５（ａ）において図示されているコンタクトプラグ１１１ａ、１１１ｂを図示せず省略している。
【０００５】
半導体装置は、第１の活性領域１００ａに設けられたｎ型ＭＩＳトランジスタと、第２の活性領域１００ｂに設けられたｐ型ＭＩＳトランジスタとを備え、半導体基板１００上の上部にはｐ型ウェル領域１０２ａが形成された第１の活性領域１００ａとｎ型ウェル領域１０２ｂが形成された第２の活性領域１００ｂとを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域１０１が形成されている。
【０００６】
ｎ型ＭＩＳトランジスタは、第１の活性領域１００ａ上に形成されたゲート絶縁膜１０３ａ及びゲート電極１０４ａと、ゲート電極１０４ａの側面上に形成されたサイドウォール１０６ａと、第１の活性領域１００ａにおけるサイドウォール１０６ａ直下の領域に形成されたｎ型エクステンション領域１０５ａと、第１の活性領域１００ａにおけるサイドウォール１０６ａの外側方下の領域に形成されたｎ型ソースドレイン領域１０８ａと、ゲート電極１０４ａ及びｎ型ソースドレイン領域１０８ａの上に形成された金属シリサイド膜１０９ａと、ｎ型ソースドレイン領域１０８ａ上の金属シリサイド膜１０９ａに接続するように設けられたコンタクトプラグ１１１ａとを備えている。
【０００７】
一方、ｐ型ＭＩＳトランジスタは、第２の活性領域１００ｂ上に形成されたゲート絶縁膜１０３ｂ及びゲート電極１０４ｂと、ゲート電極１０４ｂの側面上に形成されたサイドウォール１０６ｂと、第２の活性領域１００ｂにおけるサイドウォール１０６ｂ直下の領域に形成されたｐ型エクステンション領域１０５ｂと、第２の活性領域１００ｂにおけるサイドウォール１０６ｂの外側方下の領域に形成されたｐ型ソースドレイン領域１０８ｂと、ゲート電極１０４ｂ及びｐ型ソースドレイン領域１０８ｂの上に形成された金属シリサイド膜１０９ｂと、ｐ型ソースドレイン領域１０８ｂ上の金属シリサイド膜１０９ｂに接続するように設けられたコンタクトプラグ１１１ｂとを備えている。
【０００８】
このような構造を有する半導体装置では、サイドウォール１０６ａ、１０６ｂ直下の領域には、それぞれ、高濃度のソースドレイン領域１０８ａ、１０８ｂから延びた低濃度のエクステンション領域１０５ａ、１０５ｂを設けている。よって、ホットキャリア効果を抑制することができる。
【特許文献１】特開２００８−２０５３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の半導体装置では、ゲート長の微細化に伴いｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの各サイドウォール幅を小さくすると、下記のような不具合が顕在化してきている。
【００１０】
従来の半導体装置では、ｎ型ＭＩＳトランジスタのサイドウォールとｐ型ＭＩＳトランジスタのサイドウォールは同一工程で形成するため、同じサイドウォール幅で形成される。サイドウォール幅が小さい場合、ｐ型ＭＩＳトランジスタの駆動力が上昇するが、ｎ型ＭＩＳトランジスタにおいてホットキャリア発生量を示す指標の一つである基板電流が増加するという問題がある。一方、サイドウォール幅が大きい場合、ｎ型ＭＩＳトランジスタにおける基板電流が減少するが、ｐ型ＭＩＳトランジスタの駆動力が低下するという問題がある。
【００１１】
前記に鑑み、本発明の目的は、ｎ型ＭＩＳトランジスタの高信頼性とｐ型ＭＩＳトランジスタの高性能化とを両立させることができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
前記の目的を達成するために、本願発明者らは基板電流に対するサイドウォール幅依存性及びトランジスタの駆動力に対するサイドウォール幅依存性を検討した結果、下記のような知見を得ることができた。基板電流に対するサイドウォール幅依存性では、サイドウォール幅を小さくする程、ｎ型ＭＩＳトランジスタにおける基板電流が増加するのに対して、ｐ型ＭＩＳトランジスタにおける基板電流に増加は見られずサイドウォール幅依存性がなく、しかも基板電流の値がｎ型ＭＩＳトランジスタに比べて２〜３桁低いことがわかった。トランジスタの駆動力に対するサイドウォール幅依存性では、サイドウォール幅を小さくする程、ｐ型ＭＩＳトランジスタにおける駆動力が上昇するのに対して、ｎ型ＭＩＳトランジスタにおける駆動力には上昇は見られずサイドウォール幅依存性がないことがわかった。
【００１３】
以上のことから、ｎ型ＭＩＳトランジスタにおけるサイドウォール幅に比べてｐ型ＭＩＳトランジスタにおけるサイドウォール幅を小さくすることよって、ｎ型ＭＩＳトランジスタにおける基板電流の低減化による高信頼性とｐ型ＭＩＳトランジスタにおける駆動力上昇による高性能化とを同時に図ることができる。
【００１４】
具体的には、本発明に係る半導体装置は、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えている。ｎ型ＭＩＳトランジスタは、半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面上に形成された第１のサイドウォールとを備えている。ｐ型ＭＩＳトランジスタは、半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面上に形成された第２のサイドウォールとを備えている。そして、第２のサイドウォールは、第１のサイドウォールに比べてサイドウォール幅が小さい。
【００１５】
上記構成により、ｎ型ＭＩＳトランジスタにおける基板電流を低減させることができるので、ｎ型トランジスタにおけるホットキャリア耐性を向上させることができ、従って、ｎ型ＭＩＳトランジスタの信頼性を向上させることができる。また、ｐ型ＭＩＳトランジスタにおける駆動力の上昇を図ることができるので、ｐ型ＭＩＳトランジスタの性能を向上させることができる。
【００１６】
なお、本明細書において「サイドウォール幅」は、ゲート電極の側面からサイドウォールの表面までの距離のうち最大の幅である。
【００１７】
本発明における半導体装置では、第１の活性領域における第１のゲート電極の側方下の領域に形成されたｎ型エクステンション領域と、第１の活性領域における第１のサイドウォールの外側方下の領域に形成されたｎ型ソースドレイン領域と、第２の活性領域における第２のゲート電極の側方下の領域に形成されたｐ型エクステンション領域と、第２の活性領域における第２のサイドウォールの外側方下の領域に形成されたｐ型ソースドレイン領域とをさらに備えていることが好ましい。
【００１８】
上記構成により、サイドウォール直下の領域における電界集中を緩和することができるので、半導体装置におけるホットキャリアの発生をさらに抑制することができる。
【００１９】
本発明における半導体装置では、第２の活性領域におけるｐ型ソースドレイン領域の上部に設けられたリセス部内に埋め込まれたｐ型ＳｉＧｅ層をさらに備えていることが好ましい。
【００２０】
上記構成により、ｐ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向に圧縮応力を加えることができるので、ｐ型ＭＩＳトランジスタのチャネル領域に歪みが生じる。これにより、ｐ型ＭＩＳトランジスタの駆動力をさらに向上させることができる。
【００２１】
後述の好ましい実施形態では、ｎ型ＭＩＳトランジスタはＳＲＡＭ（Static Random Access Memory）メモリセルにおけるドライブトランジスタであり、ｐ型ＭＩＳトランジスタはＳＲＡＭメモリセルにおけるロードトランジスタである。
【００２２】
本発明における半導体装置の製造方法は、第１のゲート絶縁膜上に第１のゲート電極を有するｎ型ＭＩＳトランジスタと、第２のゲート絶縁膜上に第２のゲート電極を有するｐ型ＭＩＳトランジスタとを備えた半導体装置の製造方法である。具体的には、半導体基板に、素子分離領域によって囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、第１の活性領域上に第１のゲート絶縁膜及び第１のゲート電極を形成する共に、第２の活性領域上に第２のゲート絶縁膜及び第２のゲート電極を形成する工程（ｂ）と、第１のゲート電極の側面上に第１のサイドウォールを形成すると共に、第２のゲート電極の側面上に第１のサイドウォールと同じサイドウォール幅を有する第２のサイドウォールを形成する工程（ｃ）と、工程（ｃ）の後に、第２のサイドウォールをエッチングすることにより、第２のサイドウォールのサイドウォール幅を第１のサイドウォールのサイドウォール幅に比べて小さくする工程（ｄ）とを備えている。
【００２３】
上記製造方法では、ｎ型ＭＩＳトランジスタのホットキャリア耐性を向上させることができ、また、ｐ型ＭＩＳトランジスタの駆動力を上昇させることができる。よって、信頼性が高いｎ型ＭＩＳトランジスタと性能に優れたｐ型ＭＩＳトランジスタとを備えた半導体装置を製造することができる。
【００２４】
本発明における半導体装置の製造方法では、工程（ｂ）の後で工程（ｃ）の前に、第１の活性領域における第１のゲート電極の側方下の領域にｎ型エクステンション領域を形成する一方、第２の活性領域における第２のゲート電極の側方下の領域にｐ型エクステンション領域を形成する工程（ｅ）を備えていることが好ましく、また、工程（ｄ）の後に、第１の活性領域における第１のサイドウォールの外側方下の領域にｎ型ソースドレイン領域を形成する一方、第２の活性領域における第２のサイドウォールの外側方下の領域にｐ型ソースドレイン領域を形成する工程（ｆ）をさらに備えていることが好ましい。
【００２５】
上記製造方法では、サイドウォール直下の領域における電界集中を緩和することができるので、ホットキャリアの発生がさらに抑制された半導体装置を製造することができる。
【００２６】
また、工程（ｆ）の後に、ｐ型ソースドレイン領域の上に金属シリサイド膜を形成し、その金属シリサイド膜に接続するコンタクトプラグを形成する場合がある。この場合、ｎ型ＭＩＳトランジスタにおけるサイドウォール幅よりもｐ型ＭＩＳトランジスタにおけるサイドウォール幅の方が小さいので、コンタクトプラグが第２ゲート電極寄りにずれて形成されても、そのコンタクトプラグがｐ型エクステンション領域の一部分に直接接して形成されることを抑制できる。よって、ソースコンタクト抵抗の上昇及びリーク電流の増大を抑制することができる。
【発明の効果】
【００２７】
本発明に係る半導体装置及びその製造方法によると、ｐ型ＭＩＳトランジスタにおける第２のサイドウォールはｎ型ＭＩＳトランジスタにおける第１のサイドウォールに比べてサイドウォール幅が小さいため、ｎ型ＭＩＳトランジスタのホットキャリア耐性を向上させることができるとともにｐ型ＭＩＳトランジスタの駆動力の向上を図ることができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は以下に示す実施形態に限定されない。また、以下では、同一の部材には同一の符号を付け、その説明を省略する場合がある。
【００２９】
《第１の実施形態》
本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００３０】
本実施形態に係る半導体装置の製造方法について、図１（ａ）〜（ｆ）を参照しながら説明する。図１（ａ）〜（ｆ）は、本実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、ゲート長さ方向における要部断面図である。なお、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【００３１】
まず、図１（ａ）に示すように、例えば埋め込み素子分離（Shallow Trench Isolation：ＳＴＩ）法により、例えばｐ型シリコンからなる半導体基板１０の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１を選択的に形成する。これにより、ｎ型ＭＩＳ形成領域には、素子分離領域１１によって囲まれた半導体基板１０からなる第１の活性領域１０ａが形成され、ｐ型ＭＩＳ形成領域には、素子分離領域１１によって囲まれた半導体基板１０からなる第２の活性領域１０ｂが形成される（工程（ａ））。その後、リソグラフィ法及びイオン注入法により、半導体基板１０におけるｎ型ＭＩＳ形成領域に、例えばＢ（ホウ素）等のｐ型不純物を注入する一方、半導体基板１０におけるｐ型ＭＩＳ形成領域に、例えばＰ（リン）等のｎ型不純物を注入する。その後、半導体基板１０に対して熱処理を施す。これにより、半導体基板１０におけるｎ型ＭＩＳ形成領域にｐ型ウェル領域１２ａを形成する一方、半導体基板１０におけるｐ型ＭＩＳ形成領域にｎ型ウェル領域１２ｂを形成する。
【００３２】
その後、半導体基板１０上にゲート絶縁膜形成膜（ゲート絶縁膜となる膜）とポリシリコン膜からなるシリコン膜とを順次形成した後、ｎ型ＭＩＳ形成領域のシリコン膜にＰ（リン）又はＡｓ（ヒ素）等のｎ型不純物をイオン注入する一方、ｐ型ＭＩＳ形成領域のシリコン膜にＢ（ボロン）等のｐ型不純物をイオン注入する。その後、フォトリソグラフィ法により、シリコン膜上に、ゲートパターン形状を有するレジスト（図示せず）を形成した後、そのレジストをマスクにしてドライエッチング法によりシリコン膜及びゲート絶縁膜形成膜をパターニングする。これにより、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａ上に第１のゲート絶縁膜１３ａ及びｎ型シリコンからなる第１のゲート電極１４ａを順次形成するとともに、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂ上に第２のゲート絶縁膜１３ｂ及びｐ型シリコンからなる第２のゲート電極１４ｂを順次形成する（工程（ｂ））。そして、上記レジストを除去する。
【００３３】
その後、半導体基板１０上にｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うレジスト（図示せず）を形成し、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａに、第１のゲート電極１４ａをマスクにして例えばＡｓ（ヒ素）等のｎ型不純物を注入する。これにより、第１の活性領域１０ａにおける第１のゲート電極１４ａの側方下の領域に、接合深さが比較的浅いｎ型エクステンション領域１５ａを自己整合的に形成する（工程（ｅ））。さらに、第１のゲート電極１４ａをマスクにして、例えばＢ（ボロン）、Ｉｎ（インジウム）又はＢ及びＩ等のｐ型不純物を注入する。これにより、第１の活性領域１０ａにおけるｎ型エクステンション領域１５ａの下側に、ｐ型ポケット領域（図示せず）を自己整合的に形成する。その後、上記レジストを除去する。一方、半導体基板１０上にｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するレジスト（図示せず）を形成し、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂに、第２のゲート電極１４ｂをマスクにして例えばＢ又はＢＦ２等のｐ型不純物を注入する。これにより、第２の活性領域１０ｂにおける第２のゲート電極１４ｂの側方下の領域に、接合深さが比較的浅いｐ型エクステンション領域１５ｂを自己整合的に形成する（工程（ｅ））。さらに、第２のゲート電極１４ｂをマスクにして、例えばＰ又はＡｓ等のｎ型不純物を注入する。これにより、第２の活性領域１０ｂにおけるｐ型エクステンション領域１５ｂの下側に、ｎ型ポケット領域（図示せず）を自己整合的に形成する。その後、上記レジストを除去する。ここで、第１のゲート電極１４ａ及び第２のゲート電極１４ｂの側面上にオフセットスペーサを形成した後に、エクステンション領域及びポケット領域を形成するためのイオン注入を行っても良い。
【００３４】
次に、図１（ｂ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、半導体基板１０上の全面に、例えば、膜厚が１０ｎｍのシリコン酸化膜と、シリコン酸化膜上に形成された膜厚が３０ｎｍのシリコン窒化膜とからなる絶縁膜１６を形成する。
【００３５】
次に、図１（ｃ）に示すように、絶縁膜１６に対して異方性エッチングを行う。これにより、第１のゲート電極１４ａの側面上に第１のサイドウォール１６ａを形成すると共に、第２のゲート電極１４ｂの側面上に第２のサイドウォール１６ｂを形成する。このとき、第１のサイドウォール１６ａのサイドウォール幅ｄ１は、第２のサイドウォール１６ｂのサイドウォール幅ｄ２と同じ幅（ｄ１＝ｄ２）で形成され、例えば４０ｎｍとなる（工程（ｃ））。
【００３６】
次に、図１（ｄ）に示すように、半導体基板１０上にｐ型ＭＩＳ形成領域を開口しｎ型ＭＩＳ形成領域を覆うレジスト１７を形成した後、第２のサイドウォール１６ｂに対してさらに異方性エッチングを行う。これにより、第２のサイドウォール１６ｂのサイドウォール幅ｄ２が第１のサイドウォール１６ａのサイドウォール幅ｄ１よりも狭くする（工程（ｄ））。例えば、第１のサイドウォール１６ａのサイドウォール幅ｄ１が４０ｎｍであるのに対して、第２のサイドウォール１６ｂのサイドウォール幅ｄ２を３６ｎｍとする。その後、レジスト１７を除去する。
【００３７】
次に、図１（ｅ）に示すように、半導体基板１０上にｎ型ＭＩＳ形成領域を開口しｐ型ＭＩＳ形成領域を覆うレジスト（図示せず）を形成し、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａに、第１のゲート電極１４ａ及び第１のサイドウォール１６ａをマスクにして例えばＡｓ又はＡｓ及びＰ等のｎ型不純物を注入する。その後、そのレジストを除去する。その後、半導体基板１０上にｎ型ＭＩＳ形成領域を覆いｐ型ＭＩＳ形成領域を開口するレジスト（図示せず）を形成し、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂに、第２のゲート電極１４ｂ及び第２のサイドウォール１６ｂをマスクにして例えばＢ又はＢ及びＢＦ２等のｐ型不純物を注入する。その後、そのレジストを除去した後、半導体基板１０に対して熱処理を施す。これにより、ｎ型ＭＩＳ形成領域の第１の活性領域１０ａにおける第１のサイドウォール１６ａの外側方下の領域に、ｎ型エクステンション領域１５ａの接合深さよりも深い接合深さを有するｎ型ソースドレイン領域１８ａを自己整合的に形成する一方、ｐ型ＭＩＳ形成領域の第２の活性領域１０ｂにおける第２のサイドウォール１６ｂの外側方下の領域に、ｐ型エクステンション領域１５ｂの接合深さよりも深い接合深さを有するｐ型ソースドレイン領域１８ｂを自己整合的に形成する（工程（ｆ））。
【００３８】
次に、図１（ｆ）に示すように、第１のゲート電極１４ａ及びｎ型ソースドレイン領域１８ａの各上部をシリサイド化して金属シリサイド膜１９ａを形成すると共に、第２のゲート電極１４ｂ及びｐ型ソースドレイン領域１８ｂの各上部をシリサイド化して金属シリサイド膜１９ｂを形成する。その後、半導体基板１０上に層間絶縁膜２０を形成した後、層間絶縁膜２０を貫通してｎ型ソースドレイン領域１８ａ上の金属シリサイド膜１９ａに到達するコンタクトプラグ２１ａを形成するとともに、層間絶縁膜２０を貫通してｐ型ソースドレイン領域１８ｂ上の金属シリサイド膜１９ｂに到達するコンタクトプラグ２１ｂを形成する。その後、層間絶縁膜２０上にコンタクトプラグ２１ａ，２１ｂに接続する金属配線（図示せず）を形成する。
【００３９】
以上のようにして、本実施形態に係る半導体装置、すなわち、第１のゲート電極１４ａの側面上にサイドウォール幅ｄ１で形成された第１のサイドウォール１６ａを有するｎ型ＭＩＳトランジスタと、第２のゲート電極１４ｂの側面上に第１のサイドウォール１６ａのサイドウォール幅ｄ１よりも小さいサイドウォール幅ｄ２で形成された第２のサイドウォール１６ｂを有するｐ型ＭＩＳトランジスタとを備えた半導体装置を製造することができる。
【００４０】
以下に、本実施形態に係る半導体装置の構造について、図１（ｆ）及び図２を参照しながら説明する。図２は、本実施形態に係る半導体装置を示す平面図である。なお、図２では、第１のゲート電極１４ａの上に形成された金属シリサイド膜１９ａを図示せずに省略しており、第２のゲート電極１４ｂの上に形成された金属シリサイド膜１９ｂを図示せずに省略している。また、図２中において、上側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、下側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。また、図１（ｆ）の左側は図２のＡ−Ａ箇所における断面図であり、図１（ｆ）の右側は図２のＢ−Ｂ箇所における断面図である。
【００４１】
図１（ｆ）に示すように、半導体基板１０の上部には、第１の活性領域１０ａと第２の活性領域１０ｂとを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域１１が形成されている。そして、半導体装置は、第１の活性領域１０ａに設けられたｎ型ＭＩＳトランジスタと、第２の活性領域１０ｂに設けられたｐ型ＭＩＳトランジスタとを備えている。
【００４２】
ここで、ｎ型ＭＩＳトランジスタは、図１（ｆ）に示すように、第１の活性領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上にサイドウォール幅ｄ１で形成された第１のサイドウォール１６ａと、第１の活性領域１０ａにおける第１のゲート電極１４ａの側方下の領域に形成されたｎ型エクステンション領域１５ａと、第１の活性領域１０ａにおける第１のサイドウォール１６ａの外側方下の領域に形成され、ｎ型エクステンション領域１５ａよりも接合深さの深いｎ型ソースドレイン領域１８ａと、ｎ型ソースドレイン領域１８ａ及び第１のゲート電極１４ａの上に形成された金属シリサイド膜１９ａと、第１のゲート電極１４ａ上に形成された層間絶縁膜２０と、ｎ型ソースドレイン領域１８ａ上に、層間絶縁膜２０を貫通して金属シリサイド膜１９ａに接続するように設けられたコンタクトプラグ２１ａとを備えている。
【００４３】
一方、ｐ型ＭＩＳトランジスタは、図１（ｆ）に示すように、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成された第２のゲート電極１４ｂと、第２のゲート電極１４ｂの側面上に第１のサイドウォール１６ａのサイドウォール幅ｄ１よりも小さいサイドウォール幅ｄ２で形成された第２のサイドウォール１６ｂと、第２の活性領域１０ｂにおける第２のゲート電極１４ｂの側方下の領域に形成されたｐ型エクステンション領域１５ｂと、第２の活性領域１０ｂにおける第２のサイドウォール１６ｂの外側方下の領域に形成され、ｐ型エクステンション領域１５ｂよりも接合深さの深いｐ型ソースドレイン領域１８ｂと、ｐ型ソースドレイン領域１８ｂ及び第２のゲート電極１４ｂの上に形成された金属シリサイド膜１９ｂと、第２のゲート電極１４ｂ上に形成された層間絶縁膜２０と、ｐ型ソースドレイン領域１８ｂ上に、層間絶縁膜２０を貫通して金属シリサイド膜１９ｂに接続するように設けられたコンタクトプラグ２１ｂとを備えている。
【００４４】
ここで、本実施形態に係る半導体装置の構造上の特徴点は、以下に示す点である。
【００４５】
図２に示すように、ｐ型ＭＩＳトランジスタの第２のゲート電極１４ｂの側面上に形成された第２のサイドウォール１６ｂのサイドウォール幅ｄ２は、ｎ型ＭＩＳトランジスタの第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１６ａのサイドウォール幅ｄ１よりも小さい。この構成によれば、ｎ型ＭＩＳトランジスタにおいては、基板電流を低減させることができるのでホットキャリア耐性の向上を図ることができる。また、ｐ型ＭＩＳトランジスタにおいては、駆動力の向上を図ることができる。従って、本実施形態では、信頼性に優れたｎ型ＭＩＳトランジスタと高性能なｐ型ＭＩＳトランジスタとを備えた半導体装置を提供することができる。
【００４６】
《第２の実施形態》
本発明の第２の実施形態に係る半導体装置について図面を参照しながら説明する。図３は、本実施形態に係る半導体装置を示す断面図である。なお、図中において、左側に示す「ｎＭＩＳ」とはｎ型ＭＩＳトランジスタが形成されるｎ型ＭＩＳ形成領域を示し、右側に示す「ｐＭＩＳ」とはｐ型ＭＩＳトランジスタが形成されるｐ型ＭＩＳ形成領域を示している。
【００４７】
以下では、本実施形態に係る半導体装置について、前述の第１の実施形態に係る半導体装置と相違する点を中心に説明し、共通する点については適宜省略して説明する。
【００４８】
ここで、前述の第１の実施形態と第２の実施形態との構造上での相違点は、以下に示す点である。
【００４９】
前述の第１の実施形態では、図１（ｆ）に示すように、ｐ型ＭＩＳ形成領域に形成されたｐ型ＭＩＳトランジスタは、第２の活性領域１０ｂにおける第２のサイドウォール１６ｂの外側方下の領域に、ｐ型ソースドレイン領域１８ｂのみを有している。一方、本実施形態では、図３に示すように、ｐ型ＭＩＳ形成領域に形成されたｐ型ＭＩＳトランジスタは、第２の活性領域１０ｂにおける第２のサイドウォール１６ｂの外側方下の領域に、ｐ型ソースドレイン領域１８ｂとｐ型ＳｉＧｅ層２２とを有している。すなわち、本実施形態の特徴点は、第２の活性領域１０ｂにおける第２のサイドウォール１６ｂの外側方下の領域がｐ型ソースドレイン領域１８ｂとｐ型ソースドレイン領域１８ｂの上部に設けられたリセス部内に埋め込まれたｐ型ＳｉＧｅ層２２とで構成されている点である。なお、ｎ型ＭＩＳトランジスタは前述の第１の実施形態と同じ構造を有しており、ｐ型ＭＩＳトランジスタもｐ型ＳｉＧｅ層２２が形成されている点以外では前述の第１の実施形態と同じ構造を有している。ｐ型ＳｉＧｅ層２２は、ｐ型ＭＩＳトランジスタのソースドレイン領域の一部として機能する。
【００５０】
以上、本実施形態に係る半導体装置によれば、前述の第１の実施形態と同様に、ｐ型ＭＩＳトランジスタの第２のゲート電極１４ｂの側面上に形成された第２のサイドウォール１６ｂのサイドウォール幅ｄ２は、ｎ型ＭＩＳトランジスタの第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１６ａのサイドウォール幅ｄ１よりも小さい。この構成によれば、ｎ型ＭＩＳトランジスタのホットキャリア耐性の向上を図るとともにｐ型ＭＩＳトランジスタの駆動力の向上を図ることができる半導体装置を提供できる。
【００５１】
さらに、第２の活性領域１０ｂにおける第２のサイドウォール１６ｂの外側方下の領域はｐ型ソースドレイン領域１８ｂとｐ型ソースドレイン領域１８ｂの上部に設けられたリセス部内に埋め込まれたｐ型ＳｉＧｅ層２２とで構成されているので、ｐ型ＭＩＳトランジスタのチャネル領域におけるゲート長方向（図３において実線矢印で示す方向）に圧縮応力を加えて歪みを生じさせることができる。よって、ｎ型ＭＩＳトランジスタの一対の第１のサイドウォール１６ａ端間の距離ｘ１よりもｐ型ＭＩＳトランジスタの一対の第２のサイドウォール１６ｂ端間の距離ｘ２を短くすることができる。これにより、ｐ型ＭＩＳトランジスタの駆動力の更なる向上を図ることができる。
【００５２】
なお、本実施形態に係る半導体装置の製造方法に関しては詳細な説明を省略したが、前述の第１の実施形態に係る半導体装置の製造方法に対して、図１（ｅ）の工程の後に、ｐ型ソースドレイン領域１８ｂの上部をエッチングしてリセス部を形成し、そのリセス部内に選択的にｐ型ＳｉＧｅ層２２を形成する工程を追加すればよい。
【００５３】
《第３の実施形態》
本発明の第３の実施形態においては、前述の第１の実施形態に係る半導体装置を用いてＳＲＡＭメモリセルを構成した場合について図面を参照しながら説明する。図４（ａ）はＳＲＡＭメモリセルのレイアウトを示す平面図であり、図４（ｂ）は図４（ａ）のＣ−Ｃ箇所においてコンタクトプラグの位置ずれが生じていない場合を示す断面図であり、図４（ｃ）は図４（ａ）のＣ−Ｃ箇所においてコンタクトプラグの位置ずれが生じている場合を示す断面図である。
【００５４】
ＳＲＡＭメモリセルは、図４（ａ）に示すように、ロードトランジスタＬＴ１，ＬＴ２と、ドライブトランジスタＤＴ１，ＤＴ２と、アクセストランジスタＴＦ１，ＴＦ２とを有している。ロードトランジスタＬＴ１，ＬＴ２は、ｐ型ＭＩＳトランジスタ形成領域に形成されており、つまり、ｐ型ＭＩＳトランジスタである。ドライブトランジスタＤＴ１，ＤＴ２とアクセストランジスタＴＦ１，ＴＦ２とは、ｎ型ＭＩＳトランジスタ形成領域に形成されており、つまり、ｎ型ＭＩＳトランジスタである。
【００５５】
図４（ｂ）を参照して、ロードトランジスタＬＴ２の構成に関して説明する。
【００５６】
ロードトランジスタＬＴ２は、前述の第１の実施形態におけるｐ型ＭＩＳトランジスタ（図１（ｆ）参照）と同様の構成を有している。すなわち、半導体基板１０に形成されたｎ型ウェル領域１２ｂと、素子分離領域１１によって囲まれた半導体基板１０からなる第２の活性領域１０ｂと、第２の活性領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成された第２のゲート電極１４ｂ２と、第２のゲート電極１４ｂ２の側面上に形成された第２のサイドウォール１６ｂと、第２の活性領域１０ｂにおける第２のゲート電極１４ｂ２の側方下の領域に形成されたｐ型エクステンション領域１５ｂと、第２の活性領域１０ｂにおける第２のサイドウォール１６ｂの外側方下の領域に形成されたｐ型ソースドレイン領域１８ｂと、ｐ型ソースドレイン領域１８ｂ及び第２のゲート電極１４ｂ２の上に形成された金属シリサイド膜１９ｂと、第２のゲート電極１４ｂ２上に形成された層間絶縁膜２０と、ｐ型ソースドレイン領域１８ｂ上の層間絶縁膜２０を貫通して金属シリサイド膜１９ｂに接続するように設けられたコンタクトプラグ２１ｂ及びシェアードコンタクトプラグ２１ｂＳとを備えている。シェアードコンタクトプラグ２１ｂＳは、ｐ型ソースドレイン領域１８ｂの一方（ドレイン領域）側と、素子分離領域１１上に延伸しているロードトランジスタＬＴ１の第２のゲート電極１４ｂ１とに共通に接続されている。また、ｐ型ソースドレイン領域１８ｂの他方（ソース領域）側は、隣り合うロードトランジスタと共通のソース領域となっており、コンタクトプラグ２１ｂを介して上層の配線（図示せず）と接続されている。
【００５７】
本実施形態におけるＳＲＡＭメモリセルでは、例えばｐ型ＭＩＳトランジスタであるロードトランジスタＬＴ２とｎ型ＭＩＳトランジスタであるドライブトランジスタＤＴ２とは、図２に示す構成と同様の構成を有しており、同一のゲート長幅を有するデュアルゲート構造を有している。そして、ロードトランジスタＬＴ２の第２のゲート電極１４ｂ２の側面上に形成された第２のサイドウォール１６ｂのサイドウォール幅ｄ２は、ドライブトランジスタＤＴ２の第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１６ａのサイドウォール幅ｄ１よりも小さく形成されている。これに対して、従来のＳＲＡＭメモリセルでは、ロードトランジスタのサイドウォール幅は、ドライブトランジスタのサイドウォール幅ｄ１と同じである。従って、本実施形態の構成では、コンタクトプラグ２１ｂの端からロードトランジスタＬＴ２のソース側の第２のサイドウォール１６ｂの端までの距離（図４（ｂ）に示す「Ｌ」）は、従来の構成に比べて、サイドウォール幅の差分（ｄ１−ｄ２）だけ大きくなっている。これにより、本実施形態の構成では、ｐ型ソースドレイン領域１８ｂの他方（ソース領域）側において、金属シリサイド膜１９ｂを第２のゲート電極１４ｂ２側にサイドウォール幅の差分の分だけ広く形成することができる。
【００５８】
この結果、本実施形態におけるＳＲＡＭメモリセルでは、図４（ｃ）に示すように、コンタクトプラグ２１ｂが第２のゲート電極１４ｂ２側にずれた場合でも、金属シリサイド膜１９ｂのみに接するようにコンタクトプラグ２１ｂを形成することができる。これに対して、従来の構成では、ロードトランジスタのサイドウォール幅がドライブトランジスタのサイドウォール幅ｄ１と同じであるため、コンタクトプラグ２１ｂが第２のゲート電極１４ｂ２側にずれると、コンタクトプラグ２１ｂがロードトランジスタのサイドウォールの一部分を除去して形成される。このため、従来の構成では、コンタクトプラグ２１ｂがｐ型エクステンション領域１５ｂの一部分に直接接して形成されることとなり、ソースコンタクト抵抗の上昇又はリーク電流の増大によりロードトランジスタの駆動力が劣化するという課題があった。一方、本実施形態の構成であれば、コンタクトプラグ２１ｂがｐ型エクステンション領域１５ｂの一部分に直接接して形成される虞が極めて低いので、ソースコンタクト抵抗の上昇又はリーク電流の増大を抑制することができる。
【００５９】
本実施形態では、サイドウォール幅を小さくしたトランジスタとしてＳＲＡＭメモリセルのロードトランジスタを用いて説明したが、これに限定されるものではない。例えば、半導体集積回路を構成する全てのトランジスタのうち、全てのｐ型ＭＩＳトランジスタのサイドウォール幅をｎ型ＭＩＳトランジスタのサイドウォール幅よりも小さくしても良く、あるいは、全てのｐ型ＭＩＳトランジスタのうち特定のｐ型ＭＩＳトランジスタ、例えばＳＲＡＭメモリセルのロードトランジスタのみのサイドウォール幅を小さくしても良い。
【００６０】
また、ｐ型ＭＩＳトランジスタのサイドウォール幅をｎ型ＭＩＳトランジスタのサイドウォール幅よりも小さくする構成について説明したが、これに限定されるものではない。例えば、周辺回路部を構成するｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタのサイドウォール幅を何れも幅ｄ１とした場合、ＳＲＡＭメモリセルを構成するｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタのサイドウォール幅を何れも幅ｄ１よりも小さい幅ｄ２にしても良い。
【産業上の利用可能性】
【００６１】
本発明は、ｎ型ＭＩＳトランジスタのホットキャリア耐性の向上及びｐ型ＭＩＳトランジスタの駆動力の向上を図る半導体装置並びにその製造方法に有用である。
【図面の簡単な説明】
【００６２】
【図１】（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図であり、ゲート長さ方向における要部断面図である。
【図２】本発明の第１の実施形態に係る半導体装置を示す平面図である。
【図３】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図４】（ａ）は本発明の第３の実施形態におけるＳＲＡＭメモリセルのレイアウトを示す平面図であり、（ｂ）は（ａ）のＣ−Ｃ箇所においてコンタクトプラグの位置ずれが生じていない場合を示す断面図であり、（ｃ）は（ａ）のＣ−Ｃ箇所においてコンタクトプラグの位置ずれが生じている場合を示す断面図である。
【図５】（ａ）及び（ｂ）は、それぞれ、従来の半導体装置を示す平面図及び断面図である。
【符号の説明】
【００６３】
１０ 半導体基板
１０ａ 第１の活性領域
１０ｂ 第２の活性領域
１１ 素子分離領域
１２ａ ｐ型ウェル領域
１２ｂ ｎ型ウェル領域
１３ａ 第１のゲート絶縁膜
１３ｂ 第２のゲート絶縁膜
１４ａ 第１のゲート電極
１４ｂ 第２のゲート電極
１５ａ ｎ型エクステンション領域
１５ｂ ｐ型エクステンション領域
１６ 絶縁膜
１６ａ 第１のサイドウォール
１６ｂ 第２のサイドウォール
１７ レジスト
１８ａ ｎ型ソースドレイン領域
１８ｂ ｐ型ソースドレイン領域
１９ａ 金属シリサイド膜
１９ｂ 金属シリサイド膜
２０ 層間絶縁膜
２１ａ コンタクトプラグ
２１ｂ コンタクトプラグ
２１ｂＳ シェアードコンタクトプラグ
２２ ｐ型ＳｉＧｅ層
ＬＴ１ ロードトランジスタ
ＤＴ２ ドライブトランジスタ
ＬＴ２ ロードトランジスタ
【特許請求の範囲】
【請求項１】
ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えた半導体装置であって、
前記ｎ型ＭＩＳトランジスタは、
半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極の側面上に形成された第１のサイドウォールとを備え、
前記ｐ型ＭＩＳトランジスタは、
前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の側面上に形成された第２のサイドウォールとを備え、
前記第２のサイドウォールは、前記第１のサイドウォールに比べてサイドウォール幅が小さいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の活性領域における前記第１のゲート電極の側方下の領域に形成されたｎ型エクステンション領域と、
前記第１の活性領域における前記第１のサイドウォールの外側方下の領域に形成されたｎ型ソースドレイン領域と、
前記第２の活性領域における前記第２のゲート電極の側方下の領域に形成されたｐ型エクステンション領域と、
前記第２の活性領域における前記第２のサイドウォールの外側方下の領域に形成されたｐ型ソースドレイン領域とをさらに備えていることを特徴とする半導体装置。
【請求項３】
請求項１又２に記載の半導体装置において、
前記第２の活性領域における前記ｐ型ソースドレイン領域の上部に設けられたリセス部内に埋め込まれたｐ型ＳｉＧｅ層をさらに備えていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記ｎ型ＭＩＳトランジスタは、ＳＲＡＭメモリセルにおけるドライブトランジスタであり、
前記ｐ型ＭＩＳトランジスタは、前記ＳＲＡＭメモリセルにおけるロードトランジスタであることを特徴とする半導体装置。
【請求項５】
第１のゲート絶縁膜上に第１のゲート電極を有するｎ型ＭＩＳトランジスタと、第２のゲート絶縁膜上に第２のゲート電極を有するｐ型ＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
半導体基板に、素子分離領域によって囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、
前記第１の活性領域上に前記第１のゲート絶縁膜及び前記第１のゲート電極を形成する共に、前記第２の活性領域上に前記第２のゲート絶縁膜及び第２のゲート電極を形成する工程（ｂ）と、
前記第１のゲート電極の側面上に第１のサイドウォールを形成すると共に、前記第２のゲート電極の側面上に前記第１のサイドウォールと同じサイドウォール幅を有する第２のサイドウォールを形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記第２のサイドウォールをエッチングすることにより、前記第２のサイドウォールのサイドウォール幅を前記第１のサイドウォールのサイドウォール幅に比べて小さくする工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記工程（ｂ）の後で前記工程（ｃ）の前に、前記第１の活性領域における前記第１のゲート電極の側方下の領域にｎ型エクステンション領域を形成する一方、前記第２の活性領域における前記第２のゲート電極の側方下の領域にｐ型エクステンション領域を形成する工程（ｅ）を備え、
前記工程（ｄ）の後に、前記第１の活性領域における前記第１のサイドウォールの外側方下の領域にｎ型ソースドレイン領域を形成する一方、前記第２の活性領域における前記第２のサイドウォールの外側方下の領域にｐ型ソースドレイン領域を形成する工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項１】
ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとを備えた半導体装置であって、
前記ｎ型ＭＩＳトランジスタは、
半導体基板における第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極の側面上に形成された第１のサイドウォールとを備え、
前記ｐ型ＭＩＳトランジスタは、
前記半導体基板における第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の側面上に形成された第２のサイドウォールとを備え、
前記第２のサイドウォールは、前記第１のサイドウォールに比べてサイドウォール幅が小さいことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の活性領域における前記第１のゲート電極の側方下の領域に形成されたｎ型エクステンション領域と、
前記第１の活性領域における前記第１のサイドウォールの外側方下の領域に形成されたｎ型ソースドレイン領域と、
前記第２の活性領域における前記第２のゲート電極の側方下の領域に形成されたｐ型エクステンション領域と、
前記第２の活性領域における前記第２のサイドウォールの外側方下の領域に形成されたｐ型ソースドレイン領域とをさらに備えていることを特徴とする半導体装置。
【請求項３】
請求項１又２に記載の半導体装置において、
前記第２の活性領域における前記ｐ型ソースドレイン領域の上部に設けられたリセス部内に埋め込まれたｐ型ＳｉＧｅ層をさらに備えていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記ｎ型ＭＩＳトランジスタは、ＳＲＡＭメモリセルにおけるドライブトランジスタであり、
前記ｐ型ＭＩＳトランジスタは、前記ＳＲＡＭメモリセルにおけるロードトランジスタであることを特徴とする半導体装置。
【請求項５】
第１のゲート絶縁膜上に第１のゲート電極を有するｎ型ＭＩＳトランジスタと、第２のゲート絶縁膜上に第２のゲート電極を有するｐ型ＭＩＳトランジスタとを備えた半導体装置の製造方法であって、
半導体基板に、素子分離領域によって囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、
前記第１の活性領域上に前記第１のゲート絶縁膜及び前記第１のゲート電極を形成する共に、前記第２の活性領域上に前記第２のゲート絶縁膜及び第２のゲート電極を形成する工程（ｂ）と、
前記第１のゲート電極の側面上に第１のサイドウォールを形成すると共に、前記第２のゲート電極の側面上に前記第１のサイドウォールと同じサイドウォール幅を有する第２のサイドウォールを形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記第２のサイドウォールをエッチングすることにより、前記第２のサイドウォールのサイドウォール幅を前記第１のサイドウォールのサイドウォール幅に比べて小さくする工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記工程（ｂ）の後で前記工程（ｃ）の前に、前記第１の活性領域における前記第１のゲート電極の側方下の領域にｎ型エクステンション領域を形成する一方、前記第２の活性領域における前記第２のゲート電極の側方下の領域にｐ型エクステンション領域を形成する工程（ｅ）を備え、
前記工程（ｄ）の後に、前記第１の活性領域における前記第１のサイドウォールの外側方下の領域にｎ型ソースドレイン領域を形成する一方、前記第２の活性領域における前記第２のサイドウォールの外側方下の領域にｐ型ソースドレイン領域を形成する工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−２３２２１５（Ｐ２０１０−２３２２１５Ａ）
【公開日】平成２２年１０月１４日（２０１０．１０．１４）
【国際特許分類】
【出願番号】特願２００９−７５１３３（Ｐ２００９−７５１３３）
【出願日】平成２１年３月２５日（２００９．３．２５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２２年１０月１４日（２０１０．１０．１４）
【国際特許分類】
【出願日】平成２１年３月２５日（２００９．３．２５）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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