半導体装置及びその製造方法
【課題】絶縁層上の半導体層に形成された部分空乏型のトランジスターにおいて、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現できるようにした半導体装置及びその製造方法を提供する。
【解決手段】ＢＯＸ層１上のＳＯＩ層２に形成された部分空乏型のトランジスター１０と、ダイオード２０とを備え、トランジスター１０は、ＳＯＩ層２上に絶縁膜１３を介して形成されたゲート電極１４と、ゲート電極１４の両側下のＳＯＩ層２に形成されたＮ型のソース１５ａ又はドレイン１５ｂとを有し、ダイオード２０は、ＳＯＩ層２の浅い部分に形成されたＰ型不純物層２１と、ＳＯＩ層２の深い部分に形成されたＮ型不純物層２２と、を有する。Ｐ型不純物層２１と、Ｎ型不純物層２２は深さ方向に積層されており、Ｐ型不純物層２１の側面とＮ型不純物層２２の側面はそれぞれトランジスター１０のボディ領域２に接している。
【解決手段】ＢＯＸ層１上のＳＯＩ層２に形成された部分空乏型のトランジスター１０と、ダイオード２０とを備え、トランジスター１０は、ＳＯＩ層２上に絶縁膜１３を介して形成されたゲート電極１４と、ゲート電極１４の両側下のＳＯＩ層２に形成されたＮ型のソース１５ａ又はドレイン１５ｂとを有し、ダイオード２０は、ＳＯＩ層２の浅い部分に形成されたＰ型不純物層２１と、ＳＯＩ層２の深い部分に形成されたＮ型不純物層２２と、を有する。Ｐ型不純物層２１と、Ｎ型不純物層２２は深さ方向に積層されており、Ｐ型不純物層２１の側面とＮ型不純物層２２の側面はそれぞれトランジスター１０のボディ領域２に接している。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁層上の半導体層に部分空乏型のトランジスターを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスを、絶縁膜上に形成した薄い半導体膜に形成する技術（ＳＯＩ：Silicon On Insulator）は、次世代に向けた低パワー半導体デバイスとして開発・実用化が進められている。ＳＯＩはドレイン電流の高ＯＮ／ＯＦＦ比あるいは急峻なサブスレッショルド特性、低雑音、低寄生容量といった特長を持ち、ウォッチや携帯機器等に用いられる集積回路への応用が進んでいる。現在、ＳＯＩ構造を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor）は、様々な半導体集積回路に用いられている。特に、従来からあるバルク構造のＭＩＳＦＥＴの製造方法と同等に容易に製造できる部分空乏型（ＰＤ：Partially Depleted）のＳＯＩ構造からなるＭＩＳＦＥＴ（以下、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ）は、半導体製品に広く応用されている。ＰＤ−ＳＯＩ ＭＩＳＦＥＴの構造については、例えば特許文献１に開示されている。
【０００３】
ＰＤ−ＳＯＩ ＭＩＳＦＥＴでは、素子分離膜と絶縁層（ＢＯＸ層ともいう。）とによって、ボディ領域が他の領域から電気的に分離されており、その電位（即ち、ボディ電位）は浮遊している。このため、基板浮遊効果と呼ばれる現象のデバイス特性への影響（例えば、ヒストリー効果）を考慮しなくてはならない。ここで、ヒストリー効果とは、ゲート、ドレイン、ソースに印加されていた電圧の履歴によって、ボディ電位及びドレイン電流が変動し、デバイス特性が不安定になってしまう現象のことである。
また、ヒストリー効果は、例えば図１０に示すような既知のボディ電位固定方法により抑制することができる。
【０００４】
図１０（ａ）及び（ｂ）は、従来例に係るＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０の構成例を示す断面図である。図１０（ａ）及び（ｂ）に示すように、このＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０は、ＢＯＸ層９１上のＳＯＩ層９２の表面に形成されたゲート絶縁膜９３と、ゲート絶縁膜９３を介してＳＯＩ層９２上に形成されたゲート電極９４と、ゲート電極９４の両側下のＳＯＩ層９２に形成されたＮ型のソース９５ａ又はドレイン９５ｂと、ゲート電極９４直下の領域のＳＯＩ層（即ち、ボディ領域）９２に接続するＰ型不純物層９６と、を有する。
【０００５】
このＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０では、その動作時には図１０（ｂ）に示すように、空乏層９２ａがＢＯＸ層９１まで達せずに中性領域９２ｂが残る。また、コンタクト９７及びＰ型不純物層９６を介してボディ領域９２の電位（即ち、ボディ電位）が所望の電位（例えば、接地電位）に固定されるため、基板浮遊効果が抑えられ、ヒストリー効果が抑制される。このような構造は、ボディコンタクトと呼ばれ、又はボディタイとも呼ばれており、例えば特許文献２に開示されている。なお、図１０（ａ）では、図面の複雑化を回避するために、図１０（ｂ）に示した層間絶縁膜９８を省略している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１２８２５４号公報
【特許文献２】特開２００４―１１９８８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０において、そのボディ電位を固定した場合（即ち、ボディコンタクトの場合）は、デバイス特性は安定するが、その一方で、ボディ領域に寄生容量が生じるため、ＯＮ（オン）電流が低下し、ドレイン電流のＯＮ／ＯＦＦ（オフ）比が低下したり、サブスレッショルドスイング値（Ｓ値）が増加したりしてしまうという課題があった。つまり、ＰＤ−ＳＯＩ ＭＯＳＦＥＴ９０の駆動電流が低下し、その電流駆動能力はバルクシリコンと同程度となってしまうという課題があった。このため、図１０（ａ）及び（ｂ）に示した構造では、ＳＯＩの長所を十分に活かすことができない可能性があった。
そこで、本発明のいくつかの態様は、このような事情に鑑みてなされたものであって、絶縁層上の半導体層に形成された部分空乏型のトランジスターにおいて、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様に係る半導体装置は、絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層に形成された部分空乏型の第１トランジスターと、前記半導体層に形成された第１ダイオードと、を備え、前記第１トランジスターは、前記半導体層上に絶縁膜を介して形成された第１ゲート電極と、前記ゲート電極の両側下の前記半導体層に形成された第１導電型の第１ソース又は第１ドレインと、を有し、前記第１ダイオードは、前記半導体層の浅い部分に形成された第２導電型の第１不純物層と、前記半導体層の深い部分に形成された第１導電型の第２不純物層と、を有し、前記第１不純物層と前記第２不純物層は前記半導体層の深さ方向に積層されており、前記第１不純物層の側面と前記第２不純物層の側面はそれぞれ、前記第１ゲート電極直下の領域の前記半導体層に接していることを特徴とするものである。
【０００９】
ここで、「絶縁層」は例えばＢＯＸ層、「半導体層」は例えばＳＯＩ層とも呼ばれる。また、「部分空乏型のトランジスター」とは、トランジスターの動作時に、ゲート電極直下の領域の半導体層（即ち、ボディ領域）が完全に空乏化するのではなく、部分的に空乏化する（つまり、空乏層が絶縁層まで達せずに中性領域が残る）トランジスターのことである。また、「第１導電型」はＰ型又はＮ型の一方であり、「第２導電型」はＰ型又はＮ型の他方である。なお、ゲート電極と半導体層との間にある絶縁膜は、半導体層の熱酸化により形成されるゲート酸化膜であっても良いし、その他の絶縁膜（例えば、ｈｉｇｈ−ｋ膜）であっても良い。
【００１０】
このような構成であれば、第１トランジスターがＯＮのときはボディ領域に生じる空乏層は下方向に伸び、空乏層下の中性領域は、例えば、深さ方向に積層された第２不純物層及び第１不純物層を介して、Ｐ−Ｎ−Ｐ（又は、Ｎ−Ｐ−Ｎ）構造となる。従って、ボディ領域と、ボディ領域の電位（即ち、ボディ電位）を固定するための固定ボディ電極との間を電気的に分離することができ、第１トランジスターをボディ電位が浮遊した構造（即ち、ボディーフロート構造）にすることができる。
【００１１】
また、第１トランジスターがＯＦＦになれば、ボディ領域はダイオードのうちの第１不純物層を介して、Ｐ−Ｐ（又は、Ｎ−Ｎ）構造となるため、ボディ領域と固定ボディ電極との間を電気的に接続することができる。従って、第１トランジスターをボディ電位が固定された構造（即ち、ボディーコンタクト構造）にすることができる。
このように、第１トランジスターのＯＮ、ＯＦＦに合わせて、ボディフロート構造とボディコンタクト構造とを切り替えることができる。この場合、第１トランジスターのＯＮ電流はボディフロートの効果により高くなり、ＯＦＦ電流はボディコンタクトの効果により低くなる。また、第１トランジスターのＯＦＦ時は、ボディコンタクトの効果によりボディ電位はリセットされるため、第１トランジスターにおけるヒストリー効果は抑制される。従って、第１トランジスターにおいて、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現することができる。
【００１２】
また、上記の半導体装置において、前記第１不純物層と前記第２不純物層の境界は、前記第１ゲート電極に閾値以上の電圧が印加されたときに前記第１ゲート電極直下の領域の前記半導体層に生じる空乏層と中性領域との境界よりも、前記半導体層の表面からの深さが浅いことを特徴としても良い。このような構成であれば、第１トランジスターがＯＮするときは、中性領域をダイオードのうちの第１不純物層のみと接触させ、第２不純物層とは接触させないようにすることができる。
【００１３】
また、上記の半導体装置において、前記第１ゲート電極の側面に形成されたサイドウォール、をさらに備えることを特徴としても良い。このような構成であれば、例えば、半導体層の浅い部分に第１不純物層を形成する際に、サイドウォールをマスクに用いて第２導電型の不純物をイオン注入することができ、半導体層であってダイオード側の端部に、第２導電型の不純物が入りにくくすることができる。これにより、上記端部において第２導電型の不純物濃度を低く抑えることができ、第１トランジスターがＯＮするときに半導体層の端部で空乏層が伸び易くなるので、ボディフロート構造が形成し易くなる。
【００１４】
また、上記の半導体装置において、前記第１ゲート電極直下の領域の前記半導体層であって前記ダイオード側の端部に形成された第２導電型の第３不純物層、をさらに備え、前記第３不純物層における第２導電型の不純物濃度は、前記第１ゲート電極直下の領域の前記半導体層であって前記端部以外の部分における第２導電型の不純物濃度、よりも低いことを特徴としても良い。このような構成であれば、第１トランジスターがＯＮするときに半導体層の端部で空乏層が伸び易くなるので、ボディフロート構造が形成し易くなる。
【００１５】
また、上記の半導体装置において、前記半導体層に形成された部分空乏型の第２トランジスターと、前記半導体層に形成された第２ダイオードと、をさらに備え、前記第２トランジスターは、前記半導体層上に絶縁膜を介して形成された第２ゲート電極と、前記第３ゲート電極の両側下の前記半導体層に形成された第２導電型の第２ソース又は第２ドレインと、を有し、前記第２ダイオードは、前記半導体層の浅い部分に形成された第１導電型の第４不純物層と、前記半導体層の深い部分に形成された第２導電型の第５不純物層と、を有し、前記第４不純物層と前記第５不純物層は前記半導体層の深さ方向に積層されており、前記第４不純物層の側面と前記第５不純物層の側面はそれぞれ、前記第２ゲート電極直下の領域の前記半導体層に接し、前記第１トランジスターと前記第２トランジスターとによってインバーター回路が構成されていることを特徴としても良い。
【００１６】
このような構成であれば、第２トランジスターがＯＮするときは、そのボディ領域をボディフロート構造にすることができる。また、第２トランジスターがＯＦＦするときは、そのボディ領域をボディコンタクト構造にすることができる。従って、第１トランジスターと同様、第２トランジスターにおいても、ＯＮ電流は高くなりＯＦＦ電流は低くなり、ヒストリー効果も抑制される。従って、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現したインバーター回路を提供することができる。
【００１７】
また、本発明の別の態様に係る半導体装置の製造方法は、絶縁層上の半導体層に部分空乏型の第１トランジスターを形成する工程と、前記半導体層の厚さ方向に第１不純物層と第２不純物層とが積層された第１ダイオードを形成する工程と、を含み、前記第１トランジスターを形成する工程は、前記半導体層上に絶縁膜を介して第１ゲート電極を形成する工程と、前記ゲート電極の両側下の前記半導体層に第１導電型の第１ソース又は第１ドレインを形成する工程と、を有し、前記第１ダイオードを形成する工程は、前記半導体層の浅い部分に第２導電型の不純物を導入して、前記第１ゲート電極直下の領域の前記半導体層に側面が接するように、第２導電型の前記第１不純物層を形成する工程と、前記半導体層の深い部分に第１導電型の不純物を導入して、前記第１ゲート電極直下の領域の前記半導体層に側面が接するように、第１導電型の前記第２不純物層を形成する工程と、を有することを特徴とするものである。
【００１８】
このような製造方法であれば、第１トランジスターのＯＮ、ＯＦＦに合わせて、ボディフロート構造とボディコンタクト構造とを切り替えることができ、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現できるようにした半導体装置を提供することができる。
また、上記の製造方法において、前記第１ゲート電極の側面にサイドウォールを形成する工程、をさらに含み、前記第１不純物層を形成する工程では、前記ゲート電極と前記サイドウォールをマスクに用いて、前記半導体層の浅い部分に第２導電型の不純物を導入することを特徴としても良い。このような製造方法であれば、第１トランジスターがＯＮするときに半導体層の端部で空乏層が伸び易く、ボディフロート構造の形成が容易な半導体装置を提供することができる。
【００１９】
また、上記の製造方法において、前記第１ゲート電極直下の領域の前記半導体層であって前記ダイオード側の端部に第２導電型の第３不純物層を形成する工程、をさらに含み、前記第３不純物層における第２導電型の不純物濃度を、前記第１ゲート電極直下の領域の前記半導体層であって前記端部以外の部分における第２導電型の不純物濃度、よりも低くすることを特徴としても良い。このような製造方法であれば、第１トランジスターがＯＮするときに半導体層の端部で空乏層が伸び易く、ボディフロート構造の形成が容易な半導体装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態に係る半導体装置の構成例を示す図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第２実施形態に係る半導体装置の構成例を示す図。
【図７】本発明の第３実施形態に係る半導体装置の構成例を示す図。
【図８】本発明の第４実施形態に係る半導体装置の構成例を示す図。
【図９】本発明の第５実施形態に係る半導体装置の構成例を示す図。
【図１０】従来例を示す図。
【図１１】インパクトイオン化現象によるＶｔｈの変化を模式的に示す図。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）第１実施形態
図１（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の構成例を示す平面図と断面図である。図１（ｂ）はトランジスターがＯＦＦのときの状態を示し、図１（ｃ）はトランジスターがＯＮのときの状態を示す。なお、図１（ａ）では、図面の複雑化を回避するために層間絶縁膜を省略している。
【００２２】
図１（ａ）〜（ｃ）に示すように、この半導体装置は、ＢＯＸ層１上のＳＯＩ層２に形成されたＮチャネル型のトランジスター１０と、ＰＮ接合型のダイオード２０とを含んで構成されている。ＢＯＸ層１は例えばシリコン酸化膜（ＳｉＯ２）であり、ＳＯＩ層２は例えば単結晶のシリコン層（Ｓｉ）である。また、トランジスター１０とダイオード２０は層間絶縁膜５で覆われており、ダイオード２０の一端は、例えば接地電位の固定ボディ電極２７に電気的に接続されている。
【００２３】
トランジスター１０は、例えば、絶縁膜１３を介してＳＯＩ層２上に形成されたゲート電極１４と、このゲート電極１４の両側下のＳＯＩ層２に形成されたＮ型のソース１５ａ又はドレイン１５ｂと、を有する。絶縁膜１３は、例えば、ＳＯＩ層２の熱酸化により形成されるゲート酸化膜（ＳｉＯ２若しくはＳｉＯＮ）、又はｈｉｇｈ−ｋ膜である。また、ゲート電極１４は、例えばリン、ボロン等の不純物を含むポリシリコン、又は、金属からなる。このトランジスター１０は、部分空乏型のＭＩＳＦＥＴ（即ち、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ）であり、その動作時（即ち、ゲート電極１４に閾値以上の電圧が印加されて、トランジスターがＯＮするとき）には、図１（ｃ）に示すように、ゲート電極１４直下の領域のＳＯＩ層（即ち、ボディ領域）２において、空乏層２ａがＢＯＸ層１まで達せずに中性領域２ｂが残る。
【００２４】
また、ダイオード２０は、ＳＯＩ層２の浅い部分に形成されたＰ型不純物層２１と、ＳＯＩ層２の深い部分に形成されたＮ型不純物層２２と、を有する。図１（ｂ）及び（ｃ）に示すように、Ｐ型不純物層２１とＮ型不純物層２２はＳＯＩ層２の深さ方向に積層されており、Ｐ型不純物層２１の下面とＮ型不純物層２２の上面とが直に接している。また、Ｐ型不純物層２１の側面とＮ型不純物層２２の側面はそれぞれ、ボディ領域２に接している。さらに、図１（ｃ）において、ＳＯＩ層２の表面からの深さに着目すると、Ｐ型不純物層２１とＮ型不純物層２２の境界は、空乏層２ａと中性領域２ｂの境界よりも浅くなっている。
【００２５】
この半導体装置では、図１（ｃ）に示すように、トランジスター１０がＯＮするときは、空乏層２ａは下方向に伸びる。その結果、中性領域２ｂとダイオード２０は、固定ボディ電極２７に対してＰ−Ｎ−Ｐ構造となる。
これにより、ボディ領域２を固定ボディ電極２７から分離することができ、トランジスター１０をボディフロート構造にすることができる。また、図１（ｂ）に示すように、トランジスター１０がＯＦＦになれば、ボディ領域２の空乏化はほぼ解消され、ボディ領域２とＰ型不純物層２１は、固定ボディ電極２７に対してＰ−Ｐ構造となる。これにより、ボディ領域２を固定ボディ電極２７に導通させることができ、トランジスター１０をボディコンタクト構造にすることができる。次に、この半導体装置の製造方法について説明する。
【００２６】
図２（ａ）〜図５（ｂ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す工程図である。
図２（ａ）及び（ｂ）では、まず、支持基板（図示せず）上にＢＯＸ層１が形成され、その上にＳＯＩ層２が形成されたＳＯＩ基板を用意する。このＳＯＩ基板は、例えばＳＩＭＯＸ（Separation by Implanted Oxygen）法や、貼り合わせ法により形成されたものである。次に、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて、ＳＯＩ層２に素子分離層３を形成する。素子分離層３により平面視で囲まれた領域が、素子領域となる。
【００２７】
次に、図３（ａ）及び（ｂ）に示すように、ＳＯＩ層２に例えば、ボロン等のＰ型不純物をイオン注入する。これにより、ＳＯＩ層２の導電型をＰ型にする。次に、ＳＯＩ層２に熱酸化を施して、その表面にゲート絶縁膜を形成する。そして、ゲート絶縁膜上に、ゲート電極の材料となる膜（例えば、ポリシリコン膜、又は、金属膜）を形成し、この膜をパターニングしてゲート電極を形成する。
【００２８】
次に、図４（ａ）及び（ｂ）に示すように、素子領域のうちのダイオードが形成される領域を、例えばレジストパターンＲ１で覆う。このとき、素子領域のうちのトランジスターが形成される領域は、レジストパターンＲ１下から露出させておく。そして、ゲート電極１４、及びレジストパターンＲ１をマスクにして、ＳＯＩ層２にリン又はヒ素等のＮ型不純物をイオン注入する。これにより、ゲート電極１４の両側下のＳＯＩ層２にソース１５ａ又はドレイン１５ｂを形成する。この工程では、ボディ領域２はゲート電極１４でマスクされ、ダイオードが形成される領域はレジストパターンＲ１でマスクされているため、これら両領域へはＮ型不純物は導入されず、その導電型はＰ型に保持される。この工程の後は、ダイオードが形成される領域上からレジストパターンＲ１を除去する。
【００２９】
次に、図５（ａ）及び（ｂ）に示すように、素子領域のうちのトランジスターが形成される領域を、例えばレジストパターンＲ２で覆う。このとき、素子領域のうちのダイオードが形成される領域は、レジストパターンＲ２下から露出させておく。そして、このレジストパターンＲ２をマスクに、リン又はヒ素等のＮ型不純物をイオン注入する。これにより、ＳＯＩ層２の深い部分にＮ型不純物層２２を形成する。ここでは、Ｎ型不純物のほぼ全てがＳＯＩ層２の深い部分に到達しＳＯＩ層の浅い部分には留まらないように、その注入エネルギーを調整する。続いて、レジストパターンＲ２をマスクに、ボロン等のＰ型不純物をイオン注入して、ＳＯＩ層２の浅い部分にＰ型不純物層２１を形成する。ここでは、Ｐ型不純物のほぼ全てがＳＯＩ層２の浅い部分に留まり、ＳＯＩ層２の深い部分には到達しないように、その注入エネルギーを調整する。
【００３０】
即ち、ＳＯＩ層２の深い部分への不純物の注入エネルギーをＥ１とし、ＳＯＩ層２の浅い部分への不純物の注入エネルギーをＥ２としたとき、Ｅ１＞Ｅ２とする。これにより、
Ｐ型不純物層２１とＮ型不純物層２２とからなるＰＮ接合型のダイオード２０が形成される。この工程の後は、トランジスターが形成される領域上からレジストパターンＲ２を除去する。
なお、本実施の形態では、ＳＯＩ層２の浅い部分へのイオン注入は、必ずしも必要ではない。その理由は、図３（ａ）及び（ｂ）の工程で、ＳＯＩ層２の導電型は既にＰ型となっているからである。図５（ａ）及び（ｂ）の工程で、Ｐ型不純物をイオン注入した場合は、Ｐ型不純物層２１におけるＰ型不純物の濃度をボディ領域よりも高めることができる。また、この工程でＰ型不純物をイオン注入しない場合は、Ｐ型不純物層２１におけるＰ型不純物の濃度をボディ領域と同等に保つことができる。
【００３１】
その後、ＳＯＩ基板に熱処理を施して、ＳＯＩ層２に導入した、Ｐ型不純物、Ｎ型不純物をそれぞれ拡散させる。次に、ＳＯＩ基板上に層間絶縁膜（図示せず）を堆積する。そして、ソース１５ａ上と、ドレイン１５ｂ上と、ゲート電極１４上と、ダイオード２０上とに、それぞれ開口部（図示せず）を形成する。さらに、これらの開口部内に例えばタングステン等の導電部材を埋め込んで電極２５〜２７（図１（ａ）参照。）を形成する。これにより、図１（ａ）〜（ｃ）に示した半導体装置が完成する。
【００３２】
このように、本発明の第１実施形態によれば、トランジスター１０がＯＮするときは空乏層２ａが下方向に伸び、その下の中性領域２ｂはＮ型不純物層２２及びＰ型不純物層２１を介して、Ｐ−Ｎ−Ｐ構造となる。従って、ボディ領域２と、固定ボディ電極２７との間を電気的に分離することができ、トランジスター１０をボディフロート構造にすることができる。また、トランジスター１０がＯＦＦになれば、ボディ領域２はＰ型不純物層２１を介してＰ−Ｐ構造となるため、ボディ領域２と固定ボディ電極２７との間を電気的に接続することができる。従って、トランジスター１０をボディコンタクト構造にすることができる。
【００３３】
このように、トランジスター１０のＯＮ、ＯＦＦに合わせて、ボディフロート構造とボディコンタクト構造とを切り替えることができる。この場合、トランジスター１０のＯＮ電流はボディフロートの効果により高くなり、ＯＦＦ電流はボディコンタクトの効果により低くなる。また、トランジスター１０のＯＦＦ時は、ボディコンタクトの効果によりボディ電位はリセットされるため、トランジスター１０におけるヒストリー効果は抑制される。従って、トランジスター１０において、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現することができる。
【００３４】
この第１実施形態では、ＢＯＸ層１が本発明の「絶縁層」に対応し、ＳＯＩ層２が本発明の「半導体層」に対応している。また、トランジスター１０が本発明の「第１トランジスター」に対応し、ゲート電極１４が本発明の「第１ゲート電極」に対応し、ソース１５ａが本発明の「第１ソース」に対応し、ドレイン１５ｂが本発明の「第１ドレイン」に対応している。また、ダイオード２０が本発明の「第１ダイオード」に対応し、Ｐ型不純物層２１が本発明の「第１不純物層」に対応し、Ｎ型不純物層２２が本発明の「第２不純物層」に対応している。
【００３５】
なお、本発明において、ＯＦＦ電流が低くなる理由を以下に説明する。
ＭＩＳＦＥＴにおいて、ドレイン電圧Ｖｄ＞１．１Ｖ程度の条件下では、インパクトイオン化現象が発生する（この現象はＳＯＩ固有の現象ではない。）。ここで、インパクトイオン化現象とは、荷電粒子とＳｉ原子との衝突により、多数の電子‐ホール対が発生する現象のことである。即ち、チャネルがＯＮのときにチャネルを流れる荷電粒子（ｎは電子、ｐはホール）がドレイン近傍の電界によって加速されて、ある程度以上（約１．５ｅＶ以上）のエネルギーを得てＳｉ原子に衝突すると、そのエネルギーによってＳｉはイオン化し、電子を放出する。また、電子放出に伴い、ホールも生成される。つまり、インパクトイオン化現象により多数の電子−ホール対ができる。
【００３６】
ＭＩＳＦＥＴがＮチャネル型の場合、生成された電子は電位の高いドレインに流れ、ホールは電位の低いボディ領域に流れ込む（Ｐチャネル型の場合は電子とホールの流れが逆となる。）。Ｎチャネル型の場合はホールの供給によってボディ電位は上がる。Ｐチャネル型の場合は電子の供給によってボディ電位が下がる。いずれにしてもＭＩＳＦＥＴの閾値電圧Ｖｔｈはインパクトイオンによって低下する。さらに、キャリア自体も増えるため、ＯＮ電流の増加につながる。ここで、ＳＯＩの場合はボディが浮遊しているため、その影響はバルクの場合と比べて、明らかに大きい。
【００３７】
図１１はＰＤ−ＳＯＩ ＭＩＳＦＥＴがＮチャネル型の場合のインパクトイオン化現象によるＶｔｈの変化を模式的に示す図である。チャネル電流（即ち、ＯＮ電流）が流れるとインパクトイオン化現象によりＶｔｈが下がる。従って、ＰＤ−ＳＯＩ ＭＩＳＦＥＴがＯＮからＯＦＦへと変化したときに、Ｖｔｈは既に下がっているため、ＯＦＦ電流が増加してしまう。これに対し、本発明では、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ（例えば、トランジスター１０）がＯＦＦのときに、ボディ領域にたまったホールを排出するパス（例えば、Ｐ型不純物層２１）があるため、ＯＦＦ電流を低くすることができる。
【００３８】
（２）第２実施形態
上記の第１実施形態では、本発明の「第１導電型」がＮ型で、「第２導電型」がＰ型である場合について説明した。しかしながら、本発明はこれに限られることはない。「第１導電型」がＰ型で、「第２導電型」がＮ型であっても良い。
図６（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の構成例を示す平面図と断面図である。図６（ｂ）はトランジスターがＯＦＦのときの状態を示し、図６（ｃ）はトランジスターがＯＮのときの状態を示す。なお、図６（ａ）では、図面の複雑化を回避するために層間絶縁膜を省略している。
【００３９】
図６（ａ）〜（ｃ）に示すように、この半導体装置は、ＢＯＸ層１上のＳＯＩ層２に形成されたＰチャネル型のトランジスター３０と、ＰＮ接合型のダイオード４０とを含んで構成されている。また、トランジスター３０とダイオード４０は層間絶縁膜５で覆われており、ダイオード４０の一端は、例えば接地電位の固定ボディ電極４７に電気的に接続されている。
【００４０】
トランジスター３０は、例えば、絶縁膜３３を介してＳＯＩ層２上に形成されたゲート電極３４と、このゲート電極３４の両側下のＳＯＩ層２に形成されたＰ型のソース３５ａ又はドレイン３５ｂと、を有する。絶縁膜３３は、例えば、ＳＯＩ層２の熱酸化により形成されるゲート酸化膜（ＳｉＯ２若しくはＳｉＯＮ）、又はｈｉｇｈ−ｋ膜である。また、ゲート電極３４は、例えばリン、ボロン等の不純物を含むポリシリコンからなる。このトランジスター３０は、ＰＤ−ＳＯＩ ＭＩＳＦＥＴであり、その動作時には図３（ｂ）に示すように、空乏層２ａがＢＯＸ層１まで達せずに中性領域２ｂが残る。
【００４１】
また、ダイオード４０は、ＳＯＩ層２の浅い部分に形成されたＮ型不純物層４１と、ＳＯＩ層２の深い部分に形成されたＰ型不純物層４２と、を有する。図６（ｂ）及び（ｃ）に示すように、Ｎ型不純物層４１とＰ型不純物層４２はＳＯＩ層２の深さ方向に積層されており、Ｎ型不純物層４１の下面とＰ型不純物層４２の上面とが直に接している。図６（ｃ）に示すように、Ｎ型不純物層４１のＰ型不純物層４２の境界は、空乏層２ａと中性領域２ｂとの境界よりも浅く形成されている。さらに、Ｎ型不純物層４１の側面とＰ型不純物層４２の側面とはそれぞれ、ボディ領域２に接している。
【００４２】
この半導体装置では、図６（ｃ）に示すように、トランジスター１０がＯＮするときは、空乏層２ａは下方向に伸び、中性領域２ｂとダイオード４０は、固定ボディ電極４７に対してＮ−Ｐ−Ｎ構造となる。これにより、ボディ領域２を固定ボディ電極４７から分離することができ、トランジスター３０をボディフロート構造にすることができる。また、図６（ｂ）に示すように、トランジスター３０がＯＦＦになれば、ボディ領域２の空乏化はほぼ解消され、ボディ領域２とＮ型不純物層４１は、固定ボディ電極４７に対してＮ−Ｎ構造となる。これにより、ボディ領域２を固定ボディ電極４７に導通させることができ、トランジスター３０をボディコンタクト構造にすることができる。
【００４３】
このように、本発明の第２実施形態によれば、第１実施形態と同様、トランジスター３０がＯＮするときはボディフロート構造にすることができ、トランジスター３０がＯＦＦのときはボディコンタクト構造にすることができる。従って、トランジスター３０において、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現することができる。
この第２実施形態では、トランジスター３０が本発明の「第１トランジスター」に対応し、ゲート電極３４が本発明の「第１ゲート電極」に対応し、ソース３５ａが本発明の「第１ソース」に対応し、ドレイン３５ｂが本発明の「第１ドレイン」に対応している。また、ダイオード４０が本発明の「第１ダイオード」に対応し、Ｎ型不純物層４１が本発明の「第１不純物層」に対応し、Ｐ型不純物層４２が本発明の「第２不純物層」に対応している。
【００４４】
（３）第３実施形態
図７は、本発明の第３実施形態に係る半導体装置の構成例を示す平面図である。図７に示すように、この半導体装置は、例えば、第１実施形態で説明したトランジスター１０及びダイオード２０と、第２実施形態で説明したトランジスター３０及びダイオード４０と、を有し、これらトランジスター１０、３０と、ダイオード２０、４０との組み合わせにより、ＣＭＯＳインバーター回路５０を構成している。
【００４５】
図７に示すように、このＣＭＯＳインバーター回路５０では、トランジスター１０のソース１５ａと電源線ＶＳＳとが電気的に接続され、トランジスター１０のドレイン１５ｂとトランジスター３０のドレイン３５ｂとが電気的に接続され、トランジスター３０のソース３５ａが電源線ＶＤＤに接続されている。また、ダイオード２０のＰ型不純物層２１がＶＳＳに電気的に接続され、ダイオード４０のＮ型不純物層４１がＶＤＤに接続されている。また、トランジスター１０のゲート電極１４と、トランジスター３０のゲート電極３４とが共に入力信号線Ａに電気的に接続されている。さらに、トランジスター１０のドレイン１５ｂと、トランジスター３０のドレイン３５ｂとが共に出力信号線Ｂに電気的に接続されている。
【００４６】
このような構成を有するＣＭＯＳインバーター回路５０において、例えば、入力信号線Ａの電位がＶＤＤ（＞ＶＳＳ）のときは、トランジスター１０がＯＮになり、トランジスター３０がＯＦＦになる。このため、出力信号線Ｂの電位はＶＳＳとほぼ等しくなる。また、トランジスター１０のボディ領域とＶＳＳとの間がＰ−Ｎ−Ｐ構造となるため、トランジスター１０はボディフロート構造となる。従って、トランジスター１０のＯＮ電流を（ボディコンタクト構造と比べて）高くすることができる。一方、トランジスター３０のボディ領域とＶＤＤとの間はＮ−Ｎ構造となるため、トランジスター３０はボディコンタクト構造となる。従って、トランジスター３０のＯＦＦ電流を（ボディフロート構造と比べて）低くすることができる。さらに、ボディコンタクト構造により、トランジスター３０のボディ電位はリセットされるため、トランジスター３０におけるヒストリー効果は抑制される。
【００４７】
また、入力信号線Ａの電位が−ＶＤＤ（＜ＶＳＳ）のときは、トランジスター１０がＯＦＦになり、トランジスター３０がＯＮになる。このため、出力信号線Ｂの電位はＶＤＤとほぼ等しくなる。ここで、トランジスター１０のボディ領域とＶＳＳとの間はＰ−Ｐ構造となるため、トランジスター１０はボディコンタクト構造となる。従って、トランジスター１０のＯＦＦ電流を（ボディフロート構造と比べて）低くすることができる。さらに、ボディコンタクト構造により、トランジスター１０のボディ電位はリセットされるため、トランジスター１０におけるヒストリー効果は抑制される。一方、トランジスター３０のボディ領域とＶＤＤとの間はＮ−Ｐ−Ｎ構造となるため、トランジスター３０はボディフロート構造となる。従って、トランジスター３０のＯＮ電流を（ボディコンタクト構造と比べて）高くすることができる。
【００４８】
このように、本発明の第３実施形態によれば、第１、第２実施形態で説明したトランジスター１０、３０と、ダイオード２０、４０が応用されるため、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現したＣＭＯＳインバーター回路５０を提供することができる。
この第３実施形態では、トランジスター３０が本発明の「第２トランジスター」に対応し、ゲート電極３４が本発明の「第２ゲート電極」に対応し、ソース３５ａが本発明の「第２ソース」に対応し、ドレイン３５ｂが本発明の「第２ドレイン」に対応している。また、ダイオード４０が本発明の「第２ダイオード」に対応し、Ｎ型不純物層４１が本発明の「第４不純物層」に対応し、Ｐ型不純物層４２が本発明の「第５不純物層」に対応している。また、ＣＭＯＳインバーター回路５０が本発明の「インバーター回路」に対応している。その他の対応関係は第１実施形態と同じである。
【００４９】
（４）その他の実施形態
なお、本発明では、例えば図８に示すように、ゲート電極１４の側面にサイドウォール６１を形成しても良い。このような構成であれば、例えばＰ型不純物層２１を形成する際に、このサイドウォール６１をマスクに用いてＰ型不純物をイオン注入することができ、ＳＯＩ層２であってダイオード２０側の端部６２に、Ｐ型不純物が入りにくくすることができる。これにより、上記端部６２において空乏層が伸び易くなるので、トランジスター１０がＯＮするときにＰ−Ｎ−Ｐ構造を形成し易くなる。
【００５０】
また、本発明では、例えば図９に示すように、ボディ領域２であってダイオード２０側の端部に、ボディ領域２と同一導電型で、端部以外のボディ領域２よりも不純物濃度が低い不純物層６３を形成しても良い。例えば、上記の端部にリン等のＮ型不純物をイオン注入して、Ｐ型不純物の濃度を相対的に低くし、Ｐ−のボディ領域２に対して、Ｐ−−の不純物層６３を形成する。このような構成であれば、不純物層６３において空乏層が伸び易くなるので、トランジスター１０がＯＮするときにＰ−Ｎ−Ｐ構造を形成し易くなる。
さらに、本発明では、図８に示したサイドウォール６１と、図９に示した不純物層６３の両方をトランジスター１０に形成しても良い。これにより、Ｐ−Ｎ−Ｐ構造をさらに形成し易くなる。ここでは、不純物層６３が本発明の「第３不純物層」に対応している。
【符号の説明】
【００５１】
１ ＢＯＸ層、２ ＳＯＩ層（ボディ領域）、２ａ 空乏層、２ｂ 中性領域、３ 素子分離層、５ 層間絶縁膜、１０、３０ トランジスター（ＰＤ−ＳＯＩ ＭＯＳＦＥＴ）、１３、３３ 絶縁膜、１４、３４ ゲート電極、１５ａ、３５ａ ソース、１５ｂ、３５ｂ ドレイン、２０、４０ ダイオード、２１、４２ Ｐ型不純物層、２２、４１ Ｎ型不純物層、２４〜２７ コンタクト、５０ ＣＭＯＳインバーター回路、６１ サイドウォール、６２ 端部、６３ 不純物層
【技術分野】
【０００１】
本発明は、絶縁層上の半導体層に部分空乏型のトランジスターを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体デバイスを、絶縁膜上に形成した薄い半導体膜に形成する技術（ＳＯＩ：Silicon On Insulator）は、次世代に向けた低パワー半導体デバイスとして開発・実用化が進められている。ＳＯＩはドレイン電流の高ＯＮ／ＯＦＦ比あるいは急峻なサブスレッショルド特性、低雑音、低寄生容量といった特長を持ち、ウォッチや携帯機器等に用いられる集積回路への応用が進んでいる。現在、ＳＯＩ構造を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor）は、様々な半導体集積回路に用いられている。特に、従来からあるバルク構造のＭＩＳＦＥＴの製造方法と同等に容易に製造できる部分空乏型（ＰＤ：Partially Depleted）のＳＯＩ構造からなるＭＩＳＦＥＴ（以下、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ）は、半導体製品に広く応用されている。ＰＤ−ＳＯＩ ＭＩＳＦＥＴの構造については、例えば特許文献１に開示されている。
【０００３】
ＰＤ−ＳＯＩ ＭＩＳＦＥＴでは、素子分離膜と絶縁層（ＢＯＸ層ともいう。）とによって、ボディ領域が他の領域から電気的に分離されており、その電位（即ち、ボディ電位）は浮遊している。このため、基板浮遊効果と呼ばれる現象のデバイス特性への影響（例えば、ヒストリー効果）を考慮しなくてはならない。ここで、ヒストリー効果とは、ゲート、ドレイン、ソースに印加されていた電圧の履歴によって、ボディ電位及びドレイン電流が変動し、デバイス特性が不安定になってしまう現象のことである。
また、ヒストリー効果は、例えば図１０に示すような既知のボディ電位固定方法により抑制することができる。
【０００４】
図１０（ａ）及び（ｂ）は、従来例に係るＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０の構成例を示す断面図である。図１０（ａ）及び（ｂ）に示すように、このＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０は、ＢＯＸ層９１上のＳＯＩ層９２の表面に形成されたゲート絶縁膜９３と、ゲート絶縁膜９３を介してＳＯＩ層９２上に形成されたゲート電極９４と、ゲート電極９４の両側下のＳＯＩ層９２に形成されたＮ型のソース９５ａ又はドレイン９５ｂと、ゲート電極９４直下の領域のＳＯＩ層（即ち、ボディ領域）９２に接続するＰ型不純物層９６と、を有する。
【０００５】
このＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０では、その動作時には図１０（ｂ）に示すように、空乏層９２ａがＢＯＸ層９１まで達せずに中性領域９２ｂが残る。また、コンタクト９７及びＰ型不純物層９６を介してボディ領域９２の電位（即ち、ボディ電位）が所望の電位（例えば、接地電位）に固定されるため、基板浮遊効果が抑えられ、ヒストリー効果が抑制される。このような構造は、ボディコンタクトと呼ばれ、又はボディタイとも呼ばれており、例えば特許文献２に開示されている。なお、図１０（ａ）では、図面の複雑化を回避するために、図１０（ｂ）に示した層間絶縁膜９８を省略している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−１２８２５４号公報
【特許文献２】特開２００４―１１９８８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ９０において、そのボディ電位を固定した場合（即ち、ボディコンタクトの場合）は、デバイス特性は安定するが、その一方で、ボディ領域に寄生容量が生じるため、ＯＮ（オン）電流が低下し、ドレイン電流のＯＮ／ＯＦＦ（オフ）比が低下したり、サブスレッショルドスイング値（Ｓ値）が増加したりしてしまうという課題があった。つまり、ＰＤ−ＳＯＩ ＭＯＳＦＥＴ９０の駆動電流が低下し、その電流駆動能力はバルクシリコンと同程度となってしまうという課題があった。このため、図１０（ａ）及び（ｂ）に示した構造では、ＳＯＩの長所を十分に活かすことができない可能性があった。
そこで、本発明のいくつかの態様は、このような事情に鑑みてなされたものであって、絶縁層上の半導体層に形成された部分空乏型のトランジスターにおいて、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現できるようにした半導体装置及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の一態様に係る半導体装置は、絶縁層と、前記絶縁層上に形成された半導体層と、前記半導体層に形成された部分空乏型の第１トランジスターと、前記半導体層に形成された第１ダイオードと、を備え、前記第１トランジスターは、前記半導体層上に絶縁膜を介して形成された第１ゲート電極と、前記ゲート電極の両側下の前記半導体層に形成された第１導電型の第１ソース又は第１ドレインと、を有し、前記第１ダイオードは、前記半導体層の浅い部分に形成された第２導電型の第１不純物層と、前記半導体層の深い部分に形成された第１導電型の第２不純物層と、を有し、前記第１不純物層と前記第２不純物層は前記半導体層の深さ方向に積層されており、前記第１不純物層の側面と前記第２不純物層の側面はそれぞれ、前記第１ゲート電極直下の領域の前記半導体層に接していることを特徴とするものである。
【０００９】
ここで、「絶縁層」は例えばＢＯＸ層、「半導体層」は例えばＳＯＩ層とも呼ばれる。また、「部分空乏型のトランジスター」とは、トランジスターの動作時に、ゲート電極直下の領域の半導体層（即ち、ボディ領域）が完全に空乏化するのではなく、部分的に空乏化する（つまり、空乏層が絶縁層まで達せずに中性領域が残る）トランジスターのことである。また、「第１導電型」はＰ型又はＮ型の一方であり、「第２導電型」はＰ型又はＮ型の他方である。なお、ゲート電極と半導体層との間にある絶縁膜は、半導体層の熱酸化により形成されるゲート酸化膜であっても良いし、その他の絶縁膜（例えば、ｈｉｇｈ−ｋ膜）であっても良い。
【００１０】
このような構成であれば、第１トランジスターがＯＮのときはボディ領域に生じる空乏層は下方向に伸び、空乏層下の中性領域は、例えば、深さ方向に積層された第２不純物層及び第１不純物層を介して、Ｐ−Ｎ−Ｐ（又は、Ｎ−Ｐ−Ｎ）構造となる。従って、ボディ領域と、ボディ領域の電位（即ち、ボディ電位）を固定するための固定ボディ電極との間を電気的に分離することができ、第１トランジスターをボディ電位が浮遊した構造（即ち、ボディーフロート構造）にすることができる。
【００１１】
また、第１トランジスターがＯＦＦになれば、ボディ領域はダイオードのうちの第１不純物層を介して、Ｐ−Ｐ（又は、Ｎ−Ｎ）構造となるため、ボディ領域と固定ボディ電極との間を電気的に接続することができる。従って、第１トランジスターをボディ電位が固定された構造（即ち、ボディーコンタクト構造）にすることができる。
このように、第１トランジスターのＯＮ、ＯＦＦに合わせて、ボディフロート構造とボディコンタクト構造とを切り替えることができる。この場合、第１トランジスターのＯＮ電流はボディフロートの効果により高くなり、ＯＦＦ電流はボディコンタクトの効果により低くなる。また、第１トランジスターのＯＦＦ時は、ボディコンタクトの効果によりボディ電位はリセットされるため、第１トランジスターにおけるヒストリー効果は抑制される。従って、第１トランジスターにおいて、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現することができる。
【００１２】
また、上記の半導体装置において、前記第１不純物層と前記第２不純物層の境界は、前記第１ゲート電極に閾値以上の電圧が印加されたときに前記第１ゲート電極直下の領域の前記半導体層に生じる空乏層と中性領域との境界よりも、前記半導体層の表面からの深さが浅いことを特徴としても良い。このような構成であれば、第１トランジスターがＯＮするときは、中性領域をダイオードのうちの第１不純物層のみと接触させ、第２不純物層とは接触させないようにすることができる。
【００１３】
また、上記の半導体装置において、前記第１ゲート電極の側面に形成されたサイドウォール、をさらに備えることを特徴としても良い。このような構成であれば、例えば、半導体層の浅い部分に第１不純物層を形成する際に、サイドウォールをマスクに用いて第２導電型の不純物をイオン注入することができ、半導体層であってダイオード側の端部に、第２導電型の不純物が入りにくくすることができる。これにより、上記端部において第２導電型の不純物濃度を低く抑えることができ、第１トランジスターがＯＮするときに半導体層の端部で空乏層が伸び易くなるので、ボディフロート構造が形成し易くなる。
【００１４】
また、上記の半導体装置において、前記第１ゲート電極直下の領域の前記半導体層であって前記ダイオード側の端部に形成された第２導電型の第３不純物層、をさらに備え、前記第３不純物層における第２導電型の不純物濃度は、前記第１ゲート電極直下の領域の前記半導体層であって前記端部以外の部分における第２導電型の不純物濃度、よりも低いことを特徴としても良い。このような構成であれば、第１トランジスターがＯＮするときに半導体層の端部で空乏層が伸び易くなるので、ボディフロート構造が形成し易くなる。
【００１５】
また、上記の半導体装置において、前記半導体層に形成された部分空乏型の第２トランジスターと、前記半導体層に形成された第２ダイオードと、をさらに備え、前記第２トランジスターは、前記半導体層上に絶縁膜を介して形成された第２ゲート電極と、前記第３ゲート電極の両側下の前記半導体層に形成された第２導電型の第２ソース又は第２ドレインと、を有し、前記第２ダイオードは、前記半導体層の浅い部分に形成された第１導電型の第４不純物層と、前記半導体層の深い部分に形成された第２導電型の第５不純物層と、を有し、前記第４不純物層と前記第５不純物層は前記半導体層の深さ方向に積層されており、前記第４不純物層の側面と前記第５不純物層の側面はそれぞれ、前記第２ゲート電極直下の領域の前記半導体層に接し、前記第１トランジスターと前記第２トランジスターとによってインバーター回路が構成されていることを特徴としても良い。
【００１６】
このような構成であれば、第２トランジスターがＯＮするときは、そのボディ領域をボディフロート構造にすることができる。また、第２トランジスターがＯＦＦするときは、そのボディ領域をボディコンタクト構造にすることができる。従って、第１トランジスターと同様、第２トランジスターにおいても、ＯＮ電流は高くなりＯＦＦ電流は低くなり、ヒストリー効果も抑制される。従って、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現したインバーター回路を提供することができる。
【００１７】
また、本発明の別の態様に係る半導体装置の製造方法は、絶縁層上の半導体層に部分空乏型の第１トランジスターを形成する工程と、前記半導体層の厚さ方向に第１不純物層と第２不純物層とが積層された第１ダイオードを形成する工程と、を含み、前記第１トランジスターを形成する工程は、前記半導体層上に絶縁膜を介して第１ゲート電極を形成する工程と、前記ゲート電極の両側下の前記半導体層に第１導電型の第１ソース又は第１ドレインを形成する工程と、を有し、前記第１ダイオードを形成する工程は、前記半導体層の浅い部分に第２導電型の不純物を導入して、前記第１ゲート電極直下の領域の前記半導体層に側面が接するように、第２導電型の前記第１不純物層を形成する工程と、前記半導体層の深い部分に第１導電型の不純物を導入して、前記第１ゲート電極直下の領域の前記半導体層に側面が接するように、第１導電型の前記第２不純物層を形成する工程と、を有することを特徴とするものである。
【００１８】
このような製造方法であれば、第１トランジスターのＯＮ、ＯＦＦに合わせて、ボディフロート構造とボディコンタクト構造とを切り替えることができ、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現できるようにした半導体装置を提供することができる。
また、上記の製造方法において、前記第１ゲート電極の側面にサイドウォールを形成する工程、をさらに含み、前記第１不純物層を形成する工程では、前記ゲート電極と前記サイドウォールをマスクに用いて、前記半導体層の浅い部分に第２導電型の不純物を導入することを特徴としても良い。このような製造方法であれば、第１トランジスターがＯＮするときに半導体層の端部で空乏層が伸び易く、ボディフロート構造の形成が容易な半導体装置を提供することができる。
【００１９】
また、上記の製造方法において、前記第１ゲート電極直下の領域の前記半導体層であって前記ダイオード側の端部に第２導電型の第３不純物層を形成する工程、をさらに含み、前記第３不純物層における第２導電型の不純物濃度を、前記第１ゲート電極直下の領域の前記半導体層であって前記端部以外の部分における第２導電型の不純物濃度、よりも低くすることを特徴としても良い。このような製造方法であれば、第１トランジスターがＯＮするときに半導体層の端部で空乏層が伸び易く、ボディフロート構造の形成が容易な半導体装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態に係る半導体装置の構成例を示す図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第２実施形態に係る半導体装置の構成例を示す図。
【図７】本発明の第３実施形態に係る半導体装置の構成例を示す図。
【図８】本発明の第４実施形態に係る半導体装置の構成例を示す図。
【図９】本発明の第５実施形態に係る半導体装置の構成例を示す図。
【図１０】従来例を示す図。
【図１１】インパクトイオン化現象によるＶｔｈの変化を模式的に示す図。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その重複する説明は省略する。
（１）第１実施形態
図１（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の構成例を示す平面図と断面図である。図１（ｂ）はトランジスターがＯＦＦのときの状態を示し、図１（ｃ）はトランジスターがＯＮのときの状態を示す。なお、図１（ａ）では、図面の複雑化を回避するために層間絶縁膜を省略している。
【００２２】
図１（ａ）〜（ｃ）に示すように、この半導体装置は、ＢＯＸ層１上のＳＯＩ層２に形成されたＮチャネル型のトランジスター１０と、ＰＮ接合型のダイオード２０とを含んで構成されている。ＢＯＸ層１は例えばシリコン酸化膜（ＳｉＯ２）であり、ＳＯＩ層２は例えば単結晶のシリコン層（Ｓｉ）である。また、トランジスター１０とダイオード２０は層間絶縁膜５で覆われており、ダイオード２０の一端は、例えば接地電位の固定ボディ電極２７に電気的に接続されている。
【００２３】
トランジスター１０は、例えば、絶縁膜１３を介してＳＯＩ層２上に形成されたゲート電極１４と、このゲート電極１４の両側下のＳＯＩ層２に形成されたＮ型のソース１５ａ又はドレイン１５ｂと、を有する。絶縁膜１３は、例えば、ＳＯＩ層２の熱酸化により形成されるゲート酸化膜（ＳｉＯ２若しくはＳｉＯＮ）、又はｈｉｇｈ−ｋ膜である。また、ゲート電極１４は、例えばリン、ボロン等の不純物を含むポリシリコン、又は、金属からなる。このトランジスター１０は、部分空乏型のＭＩＳＦＥＴ（即ち、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ）であり、その動作時（即ち、ゲート電極１４に閾値以上の電圧が印加されて、トランジスターがＯＮするとき）には、図１（ｃ）に示すように、ゲート電極１４直下の領域のＳＯＩ層（即ち、ボディ領域）２において、空乏層２ａがＢＯＸ層１まで達せずに中性領域２ｂが残る。
【００２４】
また、ダイオード２０は、ＳＯＩ層２の浅い部分に形成されたＰ型不純物層２１と、ＳＯＩ層２の深い部分に形成されたＮ型不純物層２２と、を有する。図１（ｂ）及び（ｃ）に示すように、Ｐ型不純物層２１とＮ型不純物層２２はＳＯＩ層２の深さ方向に積層されており、Ｐ型不純物層２１の下面とＮ型不純物層２２の上面とが直に接している。また、Ｐ型不純物層２１の側面とＮ型不純物層２２の側面はそれぞれ、ボディ領域２に接している。さらに、図１（ｃ）において、ＳＯＩ層２の表面からの深さに着目すると、Ｐ型不純物層２１とＮ型不純物層２２の境界は、空乏層２ａと中性領域２ｂの境界よりも浅くなっている。
【００２５】
この半導体装置では、図１（ｃ）に示すように、トランジスター１０がＯＮするときは、空乏層２ａは下方向に伸びる。その結果、中性領域２ｂとダイオード２０は、固定ボディ電極２７に対してＰ−Ｎ−Ｐ構造となる。
これにより、ボディ領域２を固定ボディ電極２７から分離することができ、トランジスター１０をボディフロート構造にすることができる。また、図１（ｂ）に示すように、トランジスター１０がＯＦＦになれば、ボディ領域２の空乏化はほぼ解消され、ボディ領域２とＰ型不純物層２１は、固定ボディ電極２７に対してＰ−Ｐ構造となる。これにより、ボディ領域２を固定ボディ電極２７に導通させることができ、トランジスター１０をボディコンタクト構造にすることができる。次に、この半導体装置の製造方法について説明する。
【００２６】
図２（ａ）〜図５（ｂ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す工程図である。
図２（ａ）及び（ｂ）では、まず、支持基板（図示せず）上にＢＯＸ層１が形成され、その上にＳＯＩ層２が形成されたＳＯＩ基板を用意する。このＳＯＩ基板は、例えばＳＩＭＯＸ（Separation by Implanted Oxygen）法や、貼り合わせ法により形成されたものである。次に、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法を用いて、ＳＯＩ層２に素子分離層３を形成する。素子分離層３により平面視で囲まれた領域が、素子領域となる。
【００２７】
次に、図３（ａ）及び（ｂ）に示すように、ＳＯＩ層２に例えば、ボロン等のＰ型不純物をイオン注入する。これにより、ＳＯＩ層２の導電型をＰ型にする。次に、ＳＯＩ層２に熱酸化を施して、その表面にゲート絶縁膜を形成する。そして、ゲート絶縁膜上に、ゲート電極の材料となる膜（例えば、ポリシリコン膜、又は、金属膜）を形成し、この膜をパターニングしてゲート電極を形成する。
【００２８】
次に、図４（ａ）及び（ｂ）に示すように、素子領域のうちのダイオードが形成される領域を、例えばレジストパターンＲ１で覆う。このとき、素子領域のうちのトランジスターが形成される領域は、レジストパターンＲ１下から露出させておく。そして、ゲート電極１４、及びレジストパターンＲ１をマスクにして、ＳＯＩ層２にリン又はヒ素等のＮ型不純物をイオン注入する。これにより、ゲート電極１４の両側下のＳＯＩ層２にソース１５ａ又はドレイン１５ｂを形成する。この工程では、ボディ領域２はゲート電極１４でマスクされ、ダイオードが形成される領域はレジストパターンＲ１でマスクされているため、これら両領域へはＮ型不純物は導入されず、その導電型はＰ型に保持される。この工程の後は、ダイオードが形成される領域上からレジストパターンＲ１を除去する。
【００２９】
次に、図５（ａ）及び（ｂ）に示すように、素子領域のうちのトランジスターが形成される領域を、例えばレジストパターンＲ２で覆う。このとき、素子領域のうちのダイオードが形成される領域は、レジストパターンＲ２下から露出させておく。そして、このレジストパターンＲ２をマスクに、リン又はヒ素等のＮ型不純物をイオン注入する。これにより、ＳＯＩ層２の深い部分にＮ型不純物層２２を形成する。ここでは、Ｎ型不純物のほぼ全てがＳＯＩ層２の深い部分に到達しＳＯＩ層の浅い部分には留まらないように、その注入エネルギーを調整する。続いて、レジストパターンＲ２をマスクに、ボロン等のＰ型不純物をイオン注入して、ＳＯＩ層２の浅い部分にＰ型不純物層２１を形成する。ここでは、Ｐ型不純物のほぼ全てがＳＯＩ層２の浅い部分に留まり、ＳＯＩ層２の深い部分には到達しないように、その注入エネルギーを調整する。
【００３０】
即ち、ＳＯＩ層２の深い部分への不純物の注入エネルギーをＥ１とし、ＳＯＩ層２の浅い部分への不純物の注入エネルギーをＥ２としたとき、Ｅ１＞Ｅ２とする。これにより、
Ｐ型不純物層２１とＮ型不純物層２２とからなるＰＮ接合型のダイオード２０が形成される。この工程の後は、トランジスターが形成される領域上からレジストパターンＲ２を除去する。
なお、本実施の形態では、ＳＯＩ層２の浅い部分へのイオン注入は、必ずしも必要ではない。その理由は、図３（ａ）及び（ｂ）の工程で、ＳＯＩ層２の導電型は既にＰ型となっているからである。図５（ａ）及び（ｂ）の工程で、Ｐ型不純物をイオン注入した場合は、Ｐ型不純物層２１におけるＰ型不純物の濃度をボディ領域よりも高めることができる。また、この工程でＰ型不純物をイオン注入しない場合は、Ｐ型不純物層２１におけるＰ型不純物の濃度をボディ領域と同等に保つことができる。
【００３１】
その後、ＳＯＩ基板に熱処理を施して、ＳＯＩ層２に導入した、Ｐ型不純物、Ｎ型不純物をそれぞれ拡散させる。次に、ＳＯＩ基板上に層間絶縁膜（図示せず）を堆積する。そして、ソース１５ａ上と、ドレイン１５ｂ上と、ゲート電極１４上と、ダイオード２０上とに、それぞれ開口部（図示せず）を形成する。さらに、これらの開口部内に例えばタングステン等の導電部材を埋め込んで電極２５〜２７（図１（ａ）参照。）を形成する。これにより、図１（ａ）〜（ｃ）に示した半導体装置が完成する。
【００３２】
このように、本発明の第１実施形態によれば、トランジスター１０がＯＮするときは空乏層２ａが下方向に伸び、その下の中性領域２ｂはＮ型不純物層２２及びＰ型不純物層２１を介して、Ｐ−Ｎ−Ｐ構造となる。従って、ボディ領域２と、固定ボディ電極２７との間を電気的に分離することができ、トランジスター１０をボディフロート構造にすることができる。また、トランジスター１０がＯＦＦになれば、ボディ領域２はＰ型不純物層２１を介してＰ−Ｐ構造となるため、ボディ領域２と固定ボディ電極２７との間を電気的に接続することができる。従って、トランジスター１０をボディコンタクト構造にすることができる。
【００３３】
このように、トランジスター１０のＯＮ、ＯＦＦに合わせて、ボディフロート構造とボディコンタクト構造とを切り替えることができる。この場合、トランジスター１０のＯＮ電流はボディフロートの効果により高くなり、ＯＦＦ電流はボディコンタクトの効果により低くなる。また、トランジスター１０のＯＦＦ時は、ボディコンタクトの効果によりボディ電位はリセットされるため、トランジスター１０におけるヒストリー効果は抑制される。従って、トランジスター１０において、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現することができる。
【００３４】
この第１実施形態では、ＢＯＸ層１が本発明の「絶縁層」に対応し、ＳＯＩ層２が本発明の「半導体層」に対応している。また、トランジスター１０が本発明の「第１トランジスター」に対応し、ゲート電極１４が本発明の「第１ゲート電極」に対応し、ソース１５ａが本発明の「第１ソース」に対応し、ドレイン１５ｂが本発明の「第１ドレイン」に対応している。また、ダイオード２０が本発明の「第１ダイオード」に対応し、Ｐ型不純物層２１が本発明の「第１不純物層」に対応し、Ｎ型不純物層２２が本発明の「第２不純物層」に対応している。
【００３５】
なお、本発明において、ＯＦＦ電流が低くなる理由を以下に説明する。
ＭＩＳＦＥＴにおいて、ドレイン電圧Ｖｄ＞１．１Ｖ程度の条件下では、インパクトイオン化現象が発生する（この現象はＳＯＩ固有の現象ではない。）。ここで、インパクトイオン化現象とは、荷電粒子とＳｉ原子との衝突により、多数の電子‐ホール対が発生する現象のことである。即ち、チャネルがＯＮのときにチャネルを流れる荷電粒子（ｎは電子、ｐはホール）がドレイン近傍の電界によって加速されて、ある程度以上（約１．５ｅＶ以上）のエネルギーを得てＳｉ原子に衝突すると、そのエネルギーによってＳｉはイオン化し、電子を放出する。また、電子放出に伴い、ホールも生成される。つまり、インパクトイオン化現象により多数の電子−ホール対ができる。
【００３６】
ＭＩＳＦＥＴがＮチャネル型の場合、生成された電子は電位の高いドレインに流れ、ホールは電位の低いボディ領域に流れ込む（Ｐチャネル型の場合は電子とホールの流れが逆となる。）。Ｎチャネル型の場合はホールの供給によってボディ電位は上がる。Ｐチャネル型の場合は電子の供給によってボディ電位が下がる。いずれにしてもＭＩＳＦＥＴの閾値電圧Ｖｔｈはインパクトイオンによって低下する。さらに、キャリア自体も増えるため、ＯＮ電流の増加につながる。ここで、ＳＯＩの場合はボディが浮遊しているため、その影響はバルクの場合と比べて、明らかに大きい。
【００３７】
図１１はＰＤ−ＳＯＩ ＭＩＳＦＥＴがＮチャネル型の場合のインパクトイオン化現象によるＶｔｈの変化を模式的に示す図である。チャネル電流（即ち、ＯＮ電流）が流れるとインパクトイオン化現象によりＶｔｈが下がる。従って、ＰＤ−ＳＯＩ ＭＩＳＦＥＴがＯＮからＯＦＦへと変化したときに、Ｖｔｈは既に下がっているため、ＯＦＦ電流が増加してしまう。これに対し、本発明では、ＰＤ−ＳＯＩ ＭＩＳＦＥＴ（例えば、トランジスター１０）がＯＦＦのときに、ボディ領域にたまったホールを排出するパス（例えば、Ｐ型不純物層２１）があるため、ＯＦＦ電流を低くすることができる。
【００３８】
（２）第２実施形態
上記の第１実施形態では、本発明の「第１導電型」がＮ型で、「第２導電型」がＰ型である場合について説明した。しかしながら、本発明はこれに限られることはない。「第１導電型」がＰ型で、「第２導電型」がＮ型であっても良い。
図６（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の構成例を示す平面図と断面図である。図６（ｂ）はトランジスターがＯＦＦのときの状態を示し、図６（ｃ）はトランジスターがＯＮのときの状態を示す。なお、図６（ａ）では、図面の複雑化を回避するために層間絶縁膜を省略している。
【００３９】
図６（ａ）〜（ｃ）に示すように、この半導体装置は、ＢＯＸ層１上のＳＯＩ層２に形成されたＰチャネル型のトランジスター３０と、ＰＮ接合型のダイオード４０とを含んで構成されている。また、トランジスター３０とダイオード４０は層間絶縁膜５で覆われており、ダイオード４０の一端は、例えば接地電位の固定ボディ電極４７に電気的に接続されている。
【００４０】
トランジスター３０は、例えば、絶縁膜３３を介してＳＯＩ層２上に形成されたゲート電極３４と、このゲート電極３４の両側下のＳＯＩ層２に形成されたＰ型のソース３５ａ又はドレイン３５ｂと、を有する。絶縁膜３３は、例えば、ＳＯＩ層２の熱酸化により形成されるゲート酸化膜（ＳｉＯ２若しくはＳｉＯＮ）、又はｈｉｇｈ−ｋ膜である。また、ゲート電極３４は、例えばリン、ボロン等の不純物を含むポリシリコンからなる。このトランジスター３０は、ＰＤ−ＳＯＩ ＭＩＳＦＥＴであり、その動作時には図３（ｂ）に示すように、空乏層２ａがＢＯＸ層１まで達せずに中性領域２ｂが残る。
【００４１】
また、ダイオード４０は、ＳＯＩ層２の浅い部分に形成されたＮ型不純物層４１と、ＳＯＩ層２の深い部分に形成されたＰ型不純物層４２と、を有する。図６（ｂ）及び（ｃ）に示すように、Ｎ型不純物層４１とＰ型不純物層４２はＳＯＩ層２の深さ方向に積層されており、Ｎ型不純物層４１の下面とＰ型不純物層４２の上面とが直に接している。図６（ｃ）に示すように、Ｎ型不純物層４１のＰ型不純物層４２の境界は、空乏層２ａと中性領域２ｂとの境界よりも浅く形成されている。さらに、Ｎ型不純物層４１の側面とＰ型不純物層４２の側面とはそれぞれ、ボディ領域２に接している。
【００４２】
この半導体装置では、図６（ｃ）に示すように、トランジスター１０がＯＮするときは、空乏層２ａは下方向に伸び、中性領域２ｂとダイオード４０は、固定ボディ電極４７に対してＮ−Ｐ−Ｎ構造となる。これにより、ボディ領域２を固定ボディ電極４７から分離することができ、トランジスター３０をボディフロート構造にすることができる。また、図６（ｂ）に示すように、トランジスター３０がＯＦＦになれば、ボディ領域２の空乏化はほぼ解消され、ボディ領域２とＮ型不純物層４１は、固定ボディ電極４７に対してＮ−Ｎ構造となる。これにより、ボディ領域２を固定ボディ電極４７に導通させることができ、トランジスター３０をボディコンタクト構造にすることができる。
【００４３】
このように、本発明の第２実施形態によれば、第１実施形態と同様、トランジスター３０がＯＮするときはボディフロート構造にすることができ、トランジスター３０がＯＦＦのときはボディコンタクト構造にすることができる。従って、トランジスター３０において、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現することができる。
この第２実施形態では、トランジスター３０が本発明の「第１トランジスター」に対応し、ゲート電極３４が本発明の「第１ゲート電極」に対応し、ソース３５ａが本発明の「第１ソース」に対応し、ドレイン３５ｂが本発明の「第１ドレイン」に対応している。また、ダイオード４０が本発明の「第１ダイオード」に対応し、Ｎ型不純物層４１が本発明の「第１不純物層」に対応し、Ｐ型不純物層４２が本発明の「第２不純物層」に対応している。
【００４４】
（３）第３実施形態
図７は、本発明の第３実施形態に係る半導体装置の構成例を示す平面図である。図７に示すように、この半導体装置は、例えば、第１実施形態で説明したトランジスター１０及びダイオード２０と、第２実施形態で説明したトランジスター３０及びダイオード４０と、を有し、これらトランジスター１０、３０と、ダイオード２０、４０との組み合わせにより、ＣＭＯＳインバーター回路５０を構成している。
【００４５】
図７に示すように、このＣＭＯＳインバーター回路５０では、トランジスター１０のソース１５ａと電源線ＶＳＳとが電気的に接続され、トランジスター１０のドレイン１５ｂとトランジスター３０のドレイン３５ｂとが電気的に接続され、トランジスター３０のソース３５ａが電源線ＶＤＤに接続されている。また、ダイオード２０のＰ型不純物層２１がＶＳＳに電気的に接続され、ダイオード４０のＮ型不純物層４１がＶＤＤに接続されている。また、トランジスター１０のゲート電極１４と、トランジスター３０のゲート電極３４とが共に入力信号線Ａに電気的に接続されている。さらに、トランジスター１０のドレイン１５ｂと、トランジスター３０のドレイン３５ｂとが共に出力信号線Ｂに電気的に接続されている。
【００４６】
このような構成を有するＣＭＯＳインバーター回路５０において、例えば、入力信号線Ａの電位がＶＤＤ（＞ＶＳＳ）のときは、トランジスター１０がＯＮになり、トランジスター３０がＯＦＦになる。このため、出力信号線Ｂの電位はＶＳＳとほぼ等しくなる。また、トランジスター１０のボディ領域とＶＳＳとの間がＰ−Ｎ−Ｐ構造となるため、トランジスター１０はボディフロート構造となる。従って、トランジスター１０のＯＮ電流を（ボディコンタクト構造と比べて）高くすることができる。一方、トランジスター３０のボディ領域とＶＤＤとの間はＮ−Ｎ構造となるため、トランジスター３０はボディコンタクト構造となる。従って、トランジスター３０のＯＦＦ電流を（ボディフロート構造と比べて）低くすることができる。さらに、ボディコンタクト構造により、トランジスター３０のボディ電位はリセットされるため、トランジスター３０におけるヒストリー効果は抑制される。
【００４７】
また、入力信号線Ａの電位が−ＶＤＤ（＜ＶＳＳ）のときは、トランジスター１０がＯＦＦになり、トランジスター３０がＯＮになる。このため、出力信号線Ｂの電位はＶＤＤとほぼ等しくなる。ここで、トランジスター１０のボディ領域とＶＳＳとの間はＰ−Ｐ構造となるため、トランジスター１０はボディコンタクト構造となる。従って、トランジスター１０のＯＦＦ電流を（ボディフロート構造と比べて）低くすることができる。さらに、ボディコンタクト構造により、トランジスター１０のボディ電位はリセットされるため、トランジスター１０におけるヒストリー効果は抑制される。一方、トランジスター３０のボディ領域とＶＤＤとの間はＮ−Ｐ−Ｎ構造となるため、トランジスター３０はボディフロート構造となる。従って、トランジスター３０のＯＮ電流を（ボディコンタクト構造と比べて）高くすることができる。
【００４８】
このように、本発明の第３実施形態によれば、第１、第２実施形態で説明したトランジスター１０、３０と、ダイオード２０、４０が応用されるため、高いＯＮ／ＯＦＦ比と、安定動作を同時に実現したＣＭＯＳインバーター回路５０を提供することができる。
この第３実施形態では、トランジスター３０が本発明の「第２トランジスター」に対応し、ゲート電極３４が本発明の「第２ゲート電極」に対応し、ソース３５ａが本発明の「第２ソース」に対応し、ドレイン３５ｂが本発明の「第２ドレイン」に対応している。また、ダイオード４０が本発明の「第２ダイオード」に対応し、Ｎ型不純物層４１が本発明の「第４不純物層」に対応し、Ｐ型不純物層４２が本発明の「第５不純物層」に対応している。また、ＣＭＯＳインバーター回路５０が本発明の「インバーター回路」に対応している。その他の対応関係は第１実施形態と同じである。
【００４９】
（４）その他の実施形態
なお、本発明では、例えば図８に示すように、ゲート電極１４の側面にサイドウォール６１を形成しても良い。このような構成であれば、例えばＰ型不純物層２１を形成する際に、このサイドウォール６１をマスクに用いてＰ型不純物をイオン注入することができ、ＳＯＩ層２であってダイオード２０側の端部６２に、Ｐ型不純物が入りにくくすることができる。これにより、上記端部６２において空乏層が伸び易くなるので、トランジスター１０がＯＮするときにＰ−Ｎ−Ｐ構造を形成し易くなる。
【００５０】
また、本発明では、例えば図９に示すように、ボディ領域２であってダイオード２０側の端部に、ボディ領域２と同一導電型で、端部以外のボディ領域２よりも不純物濃度が低い不純物層６３を形成しても良い。例えば、上記の端部にリン等のＮ型不純物をイオン注入して、Ｐ型不純物の濃度を相対的に低くし、Ｐ−のボディ領域２に対して、Ｐ−−の不純物層６３を形成する。このような構成であれば、不純物層６３において空乏層が伸び易くなるので、トランジスター１０がＯＮするときにＰ−Ｎ−Ｐ構造を形成し易くなる。
さらに、本発明では、図８に示したサイドウォール６１と、図９に示した不純物層６３の両方をトランジスター１０に形成しても良い。これにより、Ｐ−Ｎ−Ｐ構造をさらに形成し易くなる。ここでは、不純物層６３が本発明の「第３不純物層」に対応している。
【符号の説明】
【００５１】
１ ＢＯＸ層、２ ＳＯＩ層（ボディ領域）、２ａ 空乏層、２ｂ 中性領域、３ 素子分離層、５ 層間絶縁膜、１０、３０ トランジスター（ＰＤ−ＳＯＩ ＭＯＳＦＥＴ）、１３、３３ 絶縁膜、１４、３４ ゲート電極、１５ａ、３５ａ ソース、１５ｂ、３５ｂ ドレイン、２０、４０ ダイオード、２１、４２ Ｐ型不純物層、２２、４１ Ｎ型不純物層、２４〜２７ コンタクト、５０ ＣＭＯＳインバーター回路、６１ サイドウォール、６２ 端部、６３ 不純物層
【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層に形成された部分空乏型の第１トランジスターと、
前記半導体層に形成された第１ダイオードと、を備え、
前記第１トランジスターは、
前記半導体層上に絶縁膜を介して形成された第１ゲート電極と、
前記ゲート電極の両側下の前記半導体層に形成された第１導電型の第１ソース又は第１ドレインと、を有し、
前記第１ダイオードは、
前記半導体層の浅い部分に形成された第２導電型の第１不純物層と、
前記半導体層の深い部分に形成された第１導電型の第２不純物層と、を有し、
前記第１不純物層と前記第２不純物層は前記半導体層の深さ方向に積層されており、
前記第１不純物層の側面と前記第２不純物層の側面はそれぞれ、前記第１ゲート電極直下の領域の前記半導体層に接していることを特徴とする半導体装置。
【請求項２】
前記第１不純物層と前記第２不純物層の境界は、前記第１ゲート電極に閾値以上の電圧が印加されたときに前記第１ゲート電極直下の領域の前記半導体層に生じる空乏層と中性領域との境界よりも、前記半導体層の表面からの深さが浅いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート電極の側面に形成されたサイドウォール、をさらに備えることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１ゲート電極直下の領域の前記半導体層であって前記ダイオード側の端部に形成された第２導電型の第３不純物層、をさらに備え、
前記第３不純物層における第２導電型の不純物濃度は、前記第１ゲート電極直下の領域の前記半導体層であって前記端部以外の部分における第２導電型の不純物濃度、よりも低いことを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置。
【請求項５】
前記半導体層に形成された部分空乏型の第２トランジスターと、
前記半導体層に形成された第２ダイオードと、をさらに備え、
前記第２トランジスターは、
前記半導体層上に絶縁膜を介して形成された第２ゲート電極と、
前記第３ゲート電極の両側下の前記半導体層に形成された第２導電型の第２ソース又は第２ドレインと、を有し、
前記第２ダイオードは、
前記半導体層の浅い部分に形成された第１導電型の第４不純物層と、
前記半導体層の深い部分に形成された第２導電型の第５不純物層と、を有し、
前記第４不純物層と前記第５不純物層は前記半導体層の深さ方向に積層されており、
前記第４不純物層の側面と前記第５不純物層の側面はそれぞれ、前記第２ゲート電極直下の領域の前記半導体層に接し、
前記第１トランジスターと前記第２トランジスターとによってインバーター回路が構成されていることを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置
【請求項６】
絶縁層上の半導体層に部分空乏型の第１トランジスターを形成する工程と、
前記半導体層の厚さ方向に第１不純物層と第２不純物層とが積層された第１ダイオードを形成する工程と、を含み、
前記第１トランジスターを形成する工程は、
前記半導体層上に絶縁膜を介して第１ゲート電極を形成する工程と、
前記ゲート電極の両側下の前記半導体層に第１導電型の第１ソース又は第１ドレインを形成する工程と、を有し、
前記第１ダイオードを形成する工程は、
前記半導体層の浅い部分に第２導電型の不純物を導入して、前記第１ゲート電極直下の領域の前記半導体層に側面が接するように、第２導電型の前記第１不純物層を形成する工程と、
前記半導体層の深い部分に第１導電型の不純物を導入して、前記第１ゲート電極直下の領域の前記半導体層に側面が接するように、第１導電型の前記第２不純物層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１ゲート電極の側面にサイドウォールを形成する工程、をさらに含み、
前記第１不純物層を形成する工程では、
前記ゲート電極と前記サイドウォールをマスクに用いて、前記半導体層の浅い部分に第２導電型の不純物を導入することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１ゲート電極直下の領域の前記半導体層であって前記ダイオード側の端部に第２導電型の第３不純物層を形成する工程、をさらに含み、
前記第３不純物層における第２導電型の不純物濃度を、前記第１ゲート電極直下の領域の前記半導体層であって前記端部以外の部分における第２導電型の不純物濃度、よりも低くすることを特徴とする請求項６又は請求項７に記載の半導体装置の製造方法。
【請求項１】
絶縁層と、
前記絶縁層上に形成された半導体層と、
前記半導体層に形成された部分空乏型の第１トランジスターと、
前記半導体層に形成された第１ダイオードと、を備え、
前記第１トランジスターは、
前記半導体層上に絶縁膜を介して形成された第１ゲート電極と、
前記ゲート電極の両側下の前記半導体層に形成された第１導電型の第１ソース又は第１ドレインと、を有し、
前記第１ダイオードは、
前記半導体層の浅い部分に形成された第２導電型の第１不純物層と、
前記半導体層の深い部分に形成された第１導電型の第２不純物層と、を有し、
前記第１不純物層と前記第２不純物層は前記半導体層の深さ方向に積層されており、
前記第１不純物層の側面と前記第２不純物層の側面はそれぞれ、前記第１ゲート電極直下の領域の前記半導体層に接していることを特徴とする半導体装置。
【請求項２】
前記第１不純物層と前記第２不純物層の境界は、前記第１ゲート電極に閾値以上の電圧が印加されたときに前記第１ゲート電極直下の領域の前記半導体層に生じる空乏層と中性領域との境界よりも、前記半導体層の表面からの深さが浅いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート電極の側面に形成されたサイドウォール、をさらに備えることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記第１ゲート電極直下の領域の前記半導体層であって前記ダイオード側の端部に形成された第２導電型の第３不純物層、をさらに備え、
前記第３不純物層における第２導電型の不純物濃度は、前記第１ゲート電極直下の領域の前記半導体層であって前記端部以外の部分における第２導電型の不純物濃度、よりも低いことを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置。
【請求項５】
前記半導体層に形成された部分空乏型の第２トランジスターと、
前記半導体層に形成された第２ダイオードと、をさらに備え、
前記第２トランジスターは、
前記半導体層上に絶縁膜を介して形成された第２ゲート電極と、
前記第３ゲート電極の両側下の前記半導体層に形成された第２導電型の第２ソース又は第２ドレインと、を有し、
前記第２ダイオードは、
前記半導体層の浅い部分に形成された第１導電型の第４不純物層と、
前記半導体層の深い部分に形成された第２導電型の第５不純物層と、を有し、
前記第４不純物層と前記第５不純物層は前記半導体層の深さ方向に積層されており、
前記第４不純物層の側面と前記第５不純物層の側面はそれぞれ、前記第２ゲート電極直下の領域の前記半導体層に接し、
前記第１トランジスターと前記第２トランジスターとによってインバーター回路が構成されていることを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置
【請求項６】
絶縁層上の半導体層に部分空乏型の第１トランジスターを形成する工程と、
前記半導体層の厚さ方向に第１不純物層と第２不純物層とが積層された第１ダイオードを形成する工程と、を含み、
前記第１トランジスターを形成する工程は、
前記半導体層上に絶縁膜を介して第１ゲート電極を形成する工程と、
前記ゲート電極の両側下の前記半導体層に第１導電型の第１ソース又は第１ドレインを形成する工程と、を有し、
前記第１ダイオードを形成する工程は、
前記半導体層の浅い部分に第２導電型の不純物を導入して、前記第１ゲート電極直下の領域の前記半導体層に側面が接するように、第２導電型の前記第１不純物層を形成する工程と、
前記半導体層の深い部分に第１導電型の不純物を導入して、前記第１ゲート電極直下の領域の前記半導体層に側面が接するように、第１導電型の前記第２不純物層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１ゲート電極の側面にサイドウォールを形成する工程、をさらに含み、
前記第１不純物層を形成する工程では、
前記ゲート電極と前記サイドウォールをマスクに用いて、前記半導体層の浅い部分に第２導電型の不純物を導入することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１ゲート電極直下の領域の前記半導体層であって前記ダイオード側の端部に第２導電型の第３不純物層を形成する工程、をさらに含み、
前記第３不純物層における第２導電型の不純物濃度を、前記第１ゲート電極直下の領域の前記半導体層であって前記端部以外の部分における第２導電型の不純物濃度、よりも低くすることを特徴とする請求項６又は請求項７に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１０−２２６００３（Ｐ２０１０−２２６００３Ａ）
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願番号】特願２００９−７３８１５（Ｐ２００９−７３８１５）
【出願日】平成２１年３月２５日（２００９．３．２５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願日】平成２１年３月２５日（２００９．３．２５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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