【課題】 特性の優れた高耐圧トランジスタを形成することができる素子分離膜の形成方法を提供する。
【解決手段】
基板上にまず先にゲート酸化膜１０２を形成しておき、その上にＣＭＰストッパ膜１０４を形成後、ゲート酸化膜とＣＭＰストッパ膜をエッチングし、半導体基板をエッチングしてトレンチ１０８を形成する。また、トレンチ内をフィールド絶縁膜で充填する前に、ライナー絶縁膜１１２をトレンチ内壁に形成し、ＣＭＰストッパ膜の下のゲート酸化膜の側面の凹み部分をライナー絶縁膜で埋め込むことにより、ゲート酸化膜の側方の素子分離膜に空隙（ボイド）が形成されるのを抑止する。 （もっと読む）

【課題】 被保護素子であるＭＯＳＦＥＴと、静電保護用のＭＯＳＦＥＴを同一基板上に搭載する半導体装置において、高い保護能力を備えながらも少ない工程数で製造することができる半導体装置を提供する。
【解決手段】 低濃度領域６，１５，１６、ゲート電極１１，１２，１３を形成した後、全面に絶縁膜を成膜する。そして、レジストパターンをマスクにエッチングを行って、領域Ａ１及びＡ３内においては、ゲート電極の一部上方から低濃度領域の一部上方にかけてオーバーラップするように残存させ（２１ａ，２１ｃ）、領域Ａ２内においてはゲート電極の側壁に残存させる（２１ｂ）。その後、ゲート電極１１〜１３及び絶縁膜２１ａ〜２１ｃをマスクとして高濃度イオン注入を行った後、シリサイド化の工程を行う。 （もっと読む）

【課題】半導体装置内の電界集中を緩和し、高耐圧化を図る。
【解決手段】ｎ^-層１１０の一側にはＭＯＳＦＥＴのチャネル領域となるｐウェル１１１が、他側にはｎ⁺ドレイン領域１１８が形成される。ｎ^-層１１０の上方には、第１絶縁膜ＬＡおよび第２絶縁膜ＬＢを介して複数の第２フローティングフィールドプレートＦＢが形成される。その上には第３絶縁膜ＬＣを介して、複数の第３フローティングフィールドプレートＦＣが形成される。ｎ⁺ドレイン領域１１８の上に接続したドレイン電極１１９は、第１絶縁膜ＬＡ上に延びる第１ドレイン電極部ＤＡを有する。 （もっと読む）

【課題】半導体装置の性能を向上させる。
【解決手段】半導体基板１上に複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１と、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１と、複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２と、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２とが混載されている。複数のロジック用ｐチャネル型ＭＩＳＦＥＴＱｐ１のうちの少なくとも一部は、シリコンゲルマニウムで構成されたソース・ドレイン領域を有し、複数のロジック用ｎチャネル型ＭＩＳＦＥＴＱｎ１の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。複数のメモリ用ｐチャネル型ＭＩＳＦＥＴＱｐ２の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有し、複数のメモリ用ｎチャネル型ＭＩＳＦＥＴＱｎ２の全ては、それぞれシリコンで構成されたソース・ドレイン領域を有している。 （もっと読む）

【課題】チップの外周部に出力保護領域を有し、内部回路との間にガードリングによる出力保護パターンが設けられたＣＭＯＳ半導体集積回路において、周辺部のパターンを改善し、チップサイズを縮小したＣＭＯＳ集積回路を提供する。
【解決手段】出力保護領域２に接して内部回路領域３が設けられ、出力保護パターンが、出力保護領域２に最も近接したＣＭＯＳ両半導体型の内部回路領域３の出力保護領域２の近辺に、内部回路領域のトランジスタの基板を形成する半導体と同じ型で且つ濃度の濃く連続して形成されたガードリング用半導体４、５と、ガードリング用半導体上に一定形状のパターンで所定間隔に連続して形成された導体層とのコンタクトパターンと、を有するガードリングで形成されたことを特徴とする。 （もっと読む）

【課題】半導体装置とその製造方法において、素子間の耐圧を高めることを目的とする。
【解決手段】シリコン基板１０に第１、第２素子分離絶縁膜１３ａ、１３ｂを形成する工程と、シリコン基板１０に形成された第１絶縁膜２１を介して、第１領域I、第２領域II、及び４領域IVに、第１導電型の第１不純物をシリコン基板の第１の深さD1にまで注入する工程と、シリコン基板１０に形成され、且つ第１絶縁膜２１よりも薄い第２絶縁膜３０を介して、第３領域IIIに、第２導電型の第２不純物を、シリコン基板１０の第２の深さD2にまで注入する工程と、第３領域IIIに、第２導電型の第３不純物を、第２の深さD2よりも浅い第３の深さD3にまで注入する工程と、第３領域に、第１トランジスタTR_n(1)を形成する工程と、第４領域に、第２トランジスタTR_p(low)を形成する工程とを有する半導体装置の製造方法による （もっと読む）

【課題】ＭＯＳトランジスタの高耐圧化、オン抵抗の低減、ＨＣＩ耐性の向上、及びデザインルールの縮小を実現する。
【解決手段】ＭＯＳトランジスタのドレインは、チャネル長方向で一端がＰ型低濃度ウェル３内に配置され、他端がＰ型ウェル５内に配置されたＮ型低濃度ドレイン７と、低濃度ウェル３上の低濃度ドレイン７内に低濃度ドレイン７の端部とは間隔をもって配置されたＮ型高濃度ドレイン９からなる。ソースは、チャネル長方向で一端が低濃度ドレイン７とは間隔をもって低濃度ウェル３内に配置され、他端がウェル５内に配置されたＮ型高濃度ソース１１と、低濃度ウェル３内で高濃度ソース１１に隣接し、低濃度ドレイン７とは間隔をもって配置されたＮ型低濃度ソース１３からなる。ゲート電極１９は、高濃度ドレイン９−低濃度ソース１３間の低濃度ウェル３上及び低濃度ドレイン７上に高濃度ドレイン９とは間隔をもって配置されている。 （もっと読む）

【課題】本発明は、簡素な工程で、デバイスの特性を均一化することができる半導体装置の製造方法及び半導体集積回路装置を提供することを目的とする。
【解決手段】半導体基板４０の表面の所定領域４１に、ＬＯＣＯＳ酸化膜７０を形成するＬＯＣＯＳ酸化膜形成工程と、
該ＬＯＣＯＳ酸化膜７０と前記半導体基板４０の表面の境界を覆うように、ポリシリコン膜９０を形成するポリシリコン形成工程と、
該ポリシリコン膜９０をマスクとして、前記半導体基板４０の表面にイオンの打ち込みを行い、前記半導体基板４０の表面に、不純物領域６０を形成するイオン打ち込み工程と、を含むことを特徴とする。 （もっと読む）

【目的】裏面工程追加などの複雑な製造プロセスを一切伴わず、レベルシフタ素子である高耐圧ＮＭＯＳＦＥＴの高耐圧化が安価で実現できるほか、安定した高電位配線、低いオン電圧による低電圧駆動かつ高速応答性の実現を可能とする高耐圧半導体装置および高電圧集積回路装置を提供することにある。
【構成】支持基板１００上に埋め込み酸化膜２００を介して半導体層１０１が形成され、半導体層１０１上に高電位側第２段トランジスタ３０２とそれを囲むように低電位側第１段トランジスタ３０１を形成し、第２段トランジスタのドレイン電極１０７１と第１段トランジスタ３０１のソース電極１０７２を接続する。第２段トランジスタ３０２のドレイン電極１１４はドレインパッド１１９と接続される。 （もっと読む）

【課題】隣接する保護装置を備える半導体装置において、クロストークノイズの低減を実現する。
【解決手段】本発明に係る半導体装置に備えられた隣接位置に配置される保護装置５０Ａ，５０Ｂは、第１導電型半導体基板１と、第１導電型ウェル１２と、保護対象の回路の端子に接続された第２導電型の第１の領域２２、２１ｃと、第１の電圧が印加される、第２導電型の第２の領域２１ｂ、２１ｄと、第１導電型ウェル１２を囲むように形成された第２導電型ガードリングウェル２３と、ガードリングウェル２３の深層部に接触し、第１の領域２２、２１ｃに接触せずに隣接して形成された第２導電型深層領域２４と、第１導電型ウェル１２よりも不純物濃度が高く、第２導電型深層領域２４より下層に配置され、第１の領域２２の下層から、少なくともその近傍領域の第２導電型深層領域２４までに亘って形成された第１導電型深層領域１４とを備える。 （もっと読む）

【課題】 入出力インターフェース回路におけるラッチアップの発生を確実に防止すること。
【解決手段】 本発明の入出力インターフェース回路は、入出力端子Ｔ１と、入力バッファー１０２と、フローティングウエル領域Ｎ４に形成される第１導電型の第１ＭＯＳトランジスタＭＰ１（ＦＮＷＬ）を有し、入出力端子を経由して外部に信号を出力するための出力バッファーＩＮＶ１と、静電保護回路３９０と、フローティングウエル電位調整回路１０８と、を含み、前記静電保護回路は、第１抵抗Ｒ１と、第１抵抗Ｒ１の他端と高レベル電源電位ＶＤＤとの間に接続されるダイオードＤ１と、を有し、フローティングウエル電位調整回路１０８は、入出力端子Ｔ１に一端が接続される第２抵抗Ｒ２と、第２抵抗Ｒ２の他端に一端が接続され、他端がフローティングウエル領域Ｎ４に接続され、ゲートに高レベル電源電位ＶＤＤが接続される、第１導電型の第２ＭＯＳトランジスタＭＰ２（ＦＮＷＬ）と、を有する。 （もっと読む）

【課題】高電圧が印加される金属電極による耐圧低下を緩和する半導体装置を提供する。
【解決手段】高電位島領域１０１内のｎ^-半導体層３とｐ^-半導体基板１との界面にはｎ⁺埋め込み不純物領域２が形成されている。ｎ⁺埋め込み不純物領域２の上方ではｎ^-半導体層３表面にｐチャネルＭＯＳＦＥＴ１３０が形成されている。ｐ⁺不純物領域６及びｎ⁺不純物領域４５を有するダイオード１０２が、領域１０５内のｎ^-半導体層３表面に形成されている。ｎ⁺不純物領域４５に接続された金属電極１４は、ｐ⁺不純物領域６及びｐ⁺不純物領域４の上方を通ってｐチャネルＭＯＳＦＥＴ１３０に接続される。ｐ⁺不純物領域６に接続されたｐ^-不純物領域６１は金属電極１４の下方に位置している。ｐ^-半導体基板１及びｐ⁺不純物領域４は、ｐ⁺不純物領域６及びｎ⁺不純物領域４５よりも低い電位が与えられる。 （もっと読む）

【課題】半導体装置の信頼性を向上させる。特に、ｎチャネル型のＭＯＳＦＥＴにおけるＶｔｈのローカルばらつきＡｖｔを低減させる。
【解決手段】ｃｏ−ｉｍｐｌａ技術を用い、ｎチャネル型のＭＯＳＦＥＴのエクステンション領域９ａに窒素をシリコン基板１の主面に対して垂直もしくは垂直に近い角度（０〜３度）で打ち込むことにより、窒素が打ち込まれて形成された欠陥トラップ層もしくはアモルファス層がアニ−ル後のシリコン基板１表面近傍への不純物のパイルアップを軽減するため、チャネル表面近傍のドーパントの濃度が低減し、シリコン基板１表面近傍における不純物プロファイルの揺らぎ成分が軽減される。その結果、チャネル表面近傍の不純物揺らぎ起因のローカルばらつきを抑制することができる。 （もっと読む）

【課題】本発明は、最適な仕事関数を有するメタルゲート電極を持つ半導体装置及びその製造方法に関する。
【解決手段】n チャネルMIS トランジスタを含む半導体装置であり、n チャネルMIS トランジスタは、基板上に形成されたp 型半導体領域、p 型半導体領域に形成されたソース領域１０２及びドレイン領域１０４、ソース領域１０２及びドレイン領域１０４間のp 型半導体領域上に形成されたゲート絶縁膜１０６、ゲート絶縁膜１０６上に形成された金属層１０８及び化合物層１１０からなる積層構造を持つゲート電極を有する。金属層１０８は2 nm未満の厚さ及び4.3 eV以下の仕事関数を有し、化合物層１１０は4.4 eVを越える仕事関数を有しかつAl及び金属層１０８とは異なる金属を含んでいる。 （もっと読む）

【課題】ソフトエラー耐性に優れた、微細構造を有する半導体装置を提供すること。
【解決手段】本発明は、複数のトランジスタを含むメモリセル領域Ｃｅｌｌとメモリセル領域Ｃｅｌｌに隣接して配置されたコア領域Ｃｏｒｅとを備える。メモリセル領域Ｃｅｌｌ及びコア領域Ｃｏｒｅは、基板１と、基板１上に形成されたｐ型ウェル領域２及びｎ型ウェル領域３を備える。また、メモリセル領域Ｃｅｌｌは、基板１とｐ型ウェル領域２及びｎ型ウェル領域３の下に形成されたｐ型深ウェル領域５ａを備える。ｐ型深ウェル領域５ａは、少なくともｐ型ウェル領域２と接している。 （もっと読む）

【課題】閾値電圧が相対的に高い半導体装置のチャネル領域における不純物濃度を閾値電圧が相対的に低い半導体装置のチャネル領域における不純物濃度よりも高くすると、閾値電圧が相対的に高い半導体装置の駆動力の低下を招来する虞があった。
【解決手段】半導体装置は、第１のトランジスタと第２のトランジスタとを備えている。第１のトランジスタは、第１のチャネル領域３ａと、第１のゲート絶縁膜４ａと、第１のゲート電極５ａと、第１のエクステンション領域８ａとを有している。第２のトランジスタは、第１のトランジスタよりも高い閾値電圧を有しており、第２のチャネル領域３ｂと、第２のゲート絶縁膜４ｂと、第２のゲート電極５ｂと、第２のエクステンション領域８ｂとを有している。第２のエクステンション領域８ｂは浅接合化不純物を含んでおり、第２のエクステンション領域８ｂの接合深さは第１のエクステンション領域８ａの接合深さよりも浅い。 （もっと読む）

【課題】より高温の活性化ＦＬＡを行ってもウェハが割れることなく、ＳＤエクステンション抵抗を下げることができる半導体装置の製造方法を提供する。
【解決手段】ウェハをウェハ表面温度１１００℃以上に０．１〜１０ミリ秒で加熱するための高強度のフラッシュランプアニールを照射する際、その直前のウェハ表面温度を８００〜１０００℃と高温にする。ウェハの予備加熱を、波形を調整したフラッシュで行うことにより不純物の拡散を抑制する。この手法により、アモルファス層を形成していないウェハ表面を効果的に活性化できるため、欠陥が少なく、かつ浅く低抵抗な接合が形成できる。 （もっと読む）

【課題】半導体装置の製造方法において、半導体基板に欠陥が入るのを防止すること。
【解決手段】シリコン基板２０に素子分離溝２０ａを形成する工程と、素子分離溝２０ａ内に素子分離絶縁膜２３を形成する工程と、素子分離絶縁膜２３を形成した後、シリコン基板２０に不純物を注入する工程と、不純物を注入した後、素子分離絶縁膜２３とシリコン基板２０のそれぞれの上面に、シリコン基板２０の反りを抑制するカバー膜２６を形成する工程と、カバー膜２６が形成された状態で、シリコン基板２０をアニールする工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】MOSトランジスタとバイポーラトランジスタとが混載された半導体装置とその製造方法において、半導体装置の信頼性を高めること。
【解決手段】シリコン基板２０素子分離絶縁膜２４を形成する工程と、シリコン基板２０に低電圧p型MOSトランジスタTR_LVP用のLDD領域４５を形成する工程と、シリコン基板２０に高電圧p型MOSトランジスタTR_HVP用のLDD領域５５をLDD領域４５よりも深く形成するのと同時に、シリコン基板２０にバイポーラトランジスタTR_BIP用の第１のエミッタ領域４６を形成する工程と、各領域４５、４６、５５におけるシリコン基板２０の表層に高融点金属シリサイド層７０を形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】抵抗素子の小型化と電界効果トランジスタのラッチアップ耐性の向上とを両立させた半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板１１のＮウェル抵抗素子形成領域にＳＴＩ１２を形成する。次に、Ｐ型ＭＯＳトランジスタ形成領域に対してドナーを注入して、ドナー拡散領域２１を形成する。次に、Ｎウェル抵抗素子形成領域及びＰ型ＭＯＳトランジスタ形成領域に対してドナーを注入して、Ｎウェル抵抗素子形成領域におけるＳＴＩ１２の直下域にＮ型ウェル１４を形成すると共に、Ｐ型ＭＯＳトランジスタ形成領域にドナー拡散領域２０を形成する。ドナー拡散領域２１及び２０は重ね合わせられて、Ｐ型ＭＯＳトランジスタ７のチャネル領域を構成するＮ型ウェル１９が形成される。このとき、Ｎ型ウェル１４及びドナー拡散領域２０を形成するための不純物注入量を、ドナー拡散領域２１を形成するための不純物注入量よりも少なくする。 （もっと読む）