【課題】高精度なトランジスタ間相対比を求められるアナログ回路を実現できる半導体集積回路装置を小型・低コストで提供する。
【解決手段】１つのウェル領域内にＭＯＳトランジスタを１つのみ配し、複数のそのようなＭＯＳトランジスタを組み合わせてアナログ回路ブロックを構成することで、ウェル領域とチャネル領域間距離を同一にすることができ、高精度な半導体集積回路装置とすることができる。 （もっと読む）

【課題】素子分離領域を挟んで隣接する素子領域間におけるリーク電流の発生を抑制する素子分離構造の提供。
【解決手段】半導体基板４１上に形成され、シャロートレンチアイソレーション構造を有する素子分離領域４１Ｉと、素子分離領域４１Ｉを挟んで形成され、第１の導電型を有する第１および第２の不純物拡散領域４１Ｎ１，４１Ｎ２と、素子分離領域４１Ｉの下に形成された、第２の導電型を有する第３の不純物拡散領域４１ＰＷと、素子分離領域４１Ｉの下で、第３の不純物拡散領域４１ＰＷの深さよりもさらに深く形成され、前記第２の導電型の第３の不純物元素を含む第４の不純物拡散領域４１ＤＰＷと、第１および第２の不純物拡散領域４１Ｎ１，４１Ｎ２中、第４の不純物拡散領域ＤＰＷの深さよりも浅く形成され、前記第１の不純物元素に加え前記第３の不純物元素を含む第１および第２の不純物拡散領域部分４１ｎ１，４１ｎ２とで構成する。 （もっと読む）

【課題】互いに特性の異なるデジタル回路用のトランジスタとアナログ回路用のトランジスタとを共通の工程で形成することができる半導体装置及びその製造方法を提供する。
【解決手段】アナログ回路用Ｎ型高耐圧トランジスタ４２Ｎにおける第１の低濃度拡散層２８Ｎのゲート電極２４ａ側端部から第２の低濃度拡散層３０Ｎのゲート電極２４ａ側端部までの間の距離Ｌ１が、デジタル回路用Ｎ型高耐圧トランジスタ５２Ｎにおける第１の低濃度拡散層４８Ｎのゲート電極２４ｂ側端部から第２の低濃度拡散層５０Ｎのゲート電極２４ｂ側端部までの間の距離Ｌ３よりも長くなっている。 （もっと読む）

【課題】本発明は、半導体装置の製造方法等に関し、特にプラズマダメージを受けたゲート絶縁膜のダメージ層を除去し、ゲート絶縁膜の信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、ＭＯＮＯＳ型メモリトランジスタ領域１０１及びトランジスタ領域１００を同一の半導体基板に有する場合、ＭＯＮＯＳ型メモリトランジスタ領域の半導体基板上にトンネル酸化膜７を形成し、そのトンネル酸化膜７上及びトランジスタ領域のゲート絶縁膜５上に窒化シリコン膜８を形成し、その上に酸化シリコン膜９を形成する。ＭＯＮＯＳ型メモリトランジスタ領域にマスク膜１０を形成し、マスク膜１０を用いて酸化シリコン膜９を除去し、窒化シリコン膜８をドライエッチングにて除去し、トランジスタ領域１００のゲート絶縁膜５の上層部分をウェットエッチングにより除去することを特徴とする。 （もっと読む）

【課題】第１ウェル間の分離耐圧を向上させ、第１ウェル間の基準を縮小することが可能な半導体装置及びその製造方法を提供すること。
【解決手段】第１導電型の半導体基板１と、半導体基板１の表層にて所定間隔をおいて配されるとともに、第２導電型の第１ウェル２、３と、半導体基板１の表層にて第１ウェル２、３の間に配されるとともに、半導体基板よりも不純物濃度が高い第１導電型の第２ウェル４と、半導体基板１中であって少なくとも第２ウェル４の下方の領域に配されるとともに、半導体基板１よりも不純物濃度が高く、かつ、第２ウェル４よりも不純物濃度が低い第１導電型の第３ウェル５と、半導体基板１中であって少なくとも第３ウェル５の下方の領域に配されるとともに、半導体基板１よりも不純物濃度が高く、かつ、第２ウェル４よりも不純物濃度が低い第１導電型の第４ウェル１１と、を備える。 （もっと読む）

【課題】インパクトイオン化領域にてキャリアがゲート絶縁膜に入り込むことがない半導体装置とその製造方法を提供する。
【解決手段】トランジスタ部分２２と、ダイオード部分２３を具備し、トランジスタ部分２２は、第１導電型又は真性の半導体領域であるチャネル形成領域６と、チャネル形成領域６に接するゲート絶縁膜７と、チャネルを形成させるゲート電極８と、第２導電型あり、チャネル形成領域６に接し、ドレイン電圧が供給されるドレイン領域４と、第２導電型であり、チャネル形成領域６を介してドレイン領域４に対向し、チャネル形成領域６にチャネルが形成されたときにチャネル形成領域６を介してドレイン電圧が供給されるソース領域５とを含み、ダイオード部分２３は、ソース領域５に電気的に接続されており、ソース領域５にドレイン電圧が供給されたときに、ダイオード部分２３はインパクトイオン化現象が発生する領域を含む。 （もっと読む）

【課題】不揮発性記憶素子と、容量素子若しくは抵抗素子とを有するシステムＩＣの製造方法を提供する。
【解決手段】半導体基板の主面の素子分離領域５上に下部電極１０ｃが設けられ、かつ下部電極１０ｃ上にＯＮＯ膜１１，１２，１３からなる誘電体膜を介在して上部電極１９ｃが設けられた容量素子Ｃを有する半導体集積回路装置であって、半導体基板の主面の素子分離領域５と下部電極１０ｃとの間に耐酸化性膜８、及び下部電極１０ｃと上部電極１９ｃとの間に耐酸化性膜１２を有する。 （もっと読む）

【課題】高耐圧トランジスタが形成される回路領域の面積を低減できる半導体記憶装置を提供する。
【解決手段】トランジスタＨＶＴｒは、半導体基板１１上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４と、ゲート電極１４の両側の半導体基板１１内に形成されたソース領域１５及びドレイン領域１６とを有する。半導体基板１１にはトランジスタを分離する素子分離領域１２が形成されている。素子分離領域１２下の半導体基板１１内には不純物領域１７が形成され、半導体基板１１の表面領域には拡散層１８が形成されている。拡散層１８下で半導体基板１１の表面から不純物領域１７と同じ深さの半導体基板１１内に、不純物領域１７と同じ不純物濃度を持つ不純物領域１９が形成されている。さらに、拡散層１８上には基板コンタクト２１が形成されている。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、ドレイン領域６および抵抗性降伏領域８を有する。抵抗性降伏領域８はドレイン領域６に接し、ゲート電極４直下のウェル部分と所定の距離だけ離れたＮ型半導体領域からなる。ドレイン領域６または抵抗性降伏領域８に接合降伏が発生するドレインバイアスの印加時に抵抗性降伏領域８に電気的中性領域(８ｉ)が残るように、抵抗性降伏領域８の冶金学的接合形状と濃度プロファイルが決められている。 （もっと読む）

【課題】閾値電圧が互いに同一であることを要求される２つのトランジスタにおいて、閾値電圧が異なる値になることを抑制する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】第１素子形成領域１２には第１トランジスタ２０２及び第２トランジスタ２０４が形成され、第２素子形成領域１３には第３トランジスタ３０２が形成される。これら３つのトランジスタは同一導電型である。第１トランジスタ２０２及び第２トランジスタ２０４は同一の閾値電圧を有する。第１マスクパターンを用いて第１素子形成領域１２に第１ウェル２１０を形成し、第２マスクパターンを用いて第２素子形成領域１３に第２ウェル４１０を形成する。第１トランジスタ２０２のチャネル領域及び第２トランジスタ２０４のチャネル領域は基準線Ｌを介して線対称な形状を有している。また第１マスクパターンも、基準線Ｌを介して線対称な形状を有している。 （もっと読む）

順方向バイアスおよび修正された混合信号プロセスを用いた回路設計を用いて、アナログ回路性能を向上させる方法が提示される。複数のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む回路が規定される。ＮＭＯＳトランジスタのボディ端子は、第１の電圧ソースに連結され、ＰＭＯＳトランジスタのボディ端子は、第２の電圧ソースに連結される。回路内のトランジスタは、各選択されたＮＭＯＳトランジスタのボディ端子に該第１の電圧ソースを適用することと、各選択されたＰＭＯＳトランジスタのボディ端子に該第２の電圧ソースを適用することとによって、選択的にバイアスされる。一実施形態において、第１の電圧ソースおよび第２の電圧ソースは、順方向バイアスおよび逆方向バイアスをトランジスタのボディ端子に提供するように修正可能である。
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【課題】、製造工程数を低減させると共に、複数の独立したウェルにそれぞれ形成される半導体素子（例えばトランジスタ）が同じ特性となる半導体装置の製造方法を提供すること。
【解決手段】半導体基板１００上に、第１伝導型の領域としてＰ型のウェル１００Ａを形成する。次に、Ｐ型のウェル１００Ａ内に且つ互いに離間した領域に、２つの第２伝導型の領域として第２ウェル１０２及び第４ウェル１０４を形成する。そして、第２ウェル１０２及び第４ウェル１０４に挟まれた第３ウェル１０３（第１伝導型の領域）の底部に、第２ウェル１０２及び第４ウェル１０４をつなぐ第２伝道型の第１埋め込み領域としてＮ型の第１埋め込みウェル１０５を形成する。このようにして、３重ウェルを半導体基板１００に形成する。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、支持基板と活性層との間の絶縁膜にて構成される寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する。
【解決手段】低電位基準回路部ＬＶの下と高電位基準回路部ＨＶの下にのみ支持基板２を残す。これにより、支持基板２のうち低電位基準回路部ＬＶの下の部分と高電位基準回路部ＨＶの下の部分とが絶縁部材３０にて絶縁された状態となる。さらに、高電位基準回路部ＨＶと支持基板２との間および低電位基準回路部ＬＶと支持基板２との間の双方、もしくは、少なくとも高電位基準回路部ＨＶと支持基板２との間を同電位にする。 （もっと読む）

【課題】ローカルインタコネクトを備えた半導体装置を提供する。
【解決手段】ローカルインタコネクトを備えた半導体装置であって、基板上に配置され、実質的に同一線上にある第１ゲート線構造と第２ゲート線構造、前記第１ゲート線構造の両側の前記基板に形成された第１対ソース／ドレイン領域と前記第２ゲート線構造の両側の前記基板に形成された第２対ソース／ドレイン領域、及び前記第１ゲート線構造と前記第２ゲート線構造の両側の前記基板上に配置され、それらが前記第１対ソース／ドレイン領域のうちの１つと前記第２対ソース／ドレイン領域のうちの１つに接続された一対の導電線を含む半導体装置。 （もっと読む）

【課題】ＬＯＣＯＳ酸化膜上に層間絶縁膜を介して形成された金属配線によって形成される寄生ＭＯＳトランジスタの反転電圧の低下を防止する。
【解決手段】半導体基板１に形成されたＮ型ウエル領域５及びＰ型ウエル領域３と、Ｎ型ウエル領域５表面及びＰ型ウエル領域３表面に形成されたＬＯＣＯＳ酸化膜１３と、ＬＯＣＯＳ酸化膜１３直下のウエル領域３，５に形成されたＰ型チャネルストッパー領域２３、Ｎ型チャネルストッパー領域３３と、ＭＯＳトランジスタ形成領域のウエル領域３，５に形成されたＭＯＳトランジスタと、ＬＯＣＯＳ酸化膜１３上及びＭＯＳトランジスタ上に形成された層間絶縁膜５３と、層間絶縁膜５３上に形成された金属配線層５５，５５ｎ，５５ｐを備えている。上方から見てＰ型チャネルストッパー領域２３を覆いＮ型チャネルストッパー領域３３を覆っていないシリコン窒化膜５１をＬＯＣＯＳ酸化膜１３と層間絶縁膜５３の間に備えている。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、支持基板と活性層との間の絶縁膜にて構成される寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する。
【解決手段】低電位基準回路部ＬＶの下と高電位基準回路部ＨＶの下にのみ支持基板２を残す。これにより、支持基板２のうち低電位基準回路部ＬＶの下の部分と高電位基準回路部ＨＶの下の部分とが酸化膜にて構成された絶縁部材３０にて絶縁された状態となる。このため、埋込酸化膜３のうち高電位基準回路部ＨＶと支持基板２との間に配置される部分にて構成される寄生容量と低電位基準回路部ＬＶと支持基板２との間に配置される部分にて構成される寄生容量が電気的に遮断される。したがって、寄生容量を充放電する変位電流の発生を抑制することができ、回路を誤動作させてしまわないようにできる。 （もっと読む）

【課題】別々の配線から電源電力が供給される半導体素子が形成された互いに独立した複数のウェルを配線の延設方向に沿って隣り合わせて配置することを可能とする。
【解決手段】半導体基板２０の第１ウェル領域２２に形成された複数の半導体素子の少なくとも一部に電源電力を供給する第１配線３６と、第１配線３６上に形成された第１絶縁層４６と、半導体基板２０の第１ウェル領域２２とは独立している第２ウェル領域２４に形成された複数の半導体素子の少なくとも一部に電源電力を供給する第２配線３８と、を設け、第１配線３６と第２配線３８とを第１絶縁層４６によって電気的に絶縁する。 （もっと読む）

【課題】 高耐圧素子および低耐圧素子の特性を低下させることなく、ホットキャリア耐性を向上させることのできる半導体装置およびその製造方法を提供すること。
【解決手段】 半導体装置１の高耐圧素子領域７において、シリコン基板２の表面に高耐圧素子用ゲート絶縁膜１０を形成し、この高耐圧素子用ゲート絶縁膜１０上に、高耐圧素子用ゲート電極１１を形成する。また、高耐圧素子領域７において、シリコン基板２の表層部に、高耐圧素子用ゲート電極１１に対向するチャネル領域３８隣接する高耐圧側ソース領域１３および高耐圧側ドレイン領域１４を形成する。そして、高耐圧素子用ゲート絶縁膜１０の、高耐圧素子用ゲート電極１１の端部に対向する部分に、高耐圧素子用ゲート電極１１の中央部に対向する部分よりも大きい厚さのバーズビーク部３７を形成する。 （もっと読む）

【課題】 別の不具合を発生させることなく、高耐圧素子の耐圧を向上でき、かつ、低耐圧素子の動作速度を増加できる半導体装置およびその製造方法を提供すること。
【解決手段】 半導体装置１の製造工程において、ポリシリコン膜３１上に、開口３２を有し、高耐圧素子領域７における高耐圧素子用ゲート電極１１が形成される領域を覆うレジストマスク３３を形成する。そして、ポリシリコン膜３１を突き抜け、さらにシリコン基板２の表面からポリシリコン膜３１の厚さよりも深い位置まで達するエネルギーでＮ型不純物を注入する。これにより、シリコン基板２内にＮ型不純物を拡散させて高耐圧側低濃度ドレイン領域１７を形成する。そして、レジストマスク３３をポリシリコン膜３１のエッチングのためのマスクとして残存させたまま、開口３２から露出するポリシリコン膜３１をエッチングにより除去することにより、高耐圧素子用ゲート電極１１を形成する。 （もっと読む）

【課題】Depletion型MOS TrとEnhance型MOS Trによって形成される半導体装置において、回路的な付加によって半導体装置の面積を増大させることなく、温度特性やアナログ特性を向上させた基準電圧回路を提供する。
【解決手段】異なる濃度を有するDepletion型MOS TrとEnhance型MOS Trのウェル領域を作製する。 （もっと読む）