【課題】画素アレイの光学特性とロジック回路の演算特性との両方を容易に満足させることのできるＣＭＯＳイメージセンサ及びその製造方法を提供する。
【解決手段】上面にＰ型エピタキシャル層２１２を有する半導体基板２１０と、複数のトランジスタＴｘ、Ｒｘ、Ｄｘ、Ｓｘ及び活性領域ＢＰＤ、ＦＤ、２２０、２１４を備え、半導体基板２１０の第１領域に形成された画素アレイ領域２０１と、画素アレイ領域２０１におけるトランジスタＴｘ、Ｒｘ、Ｄｘ、Ｓｘのゲート絶縁膜２３４より薄いゲート絶縁膜２３４Ｂを有するトランジスタ２５０、２５２及び活性領域２２２、２２４を備え、半導体基板２１０の別の所定領域に形成されたロジック回路領域２０２とを有する。 （もっと読む）

【課題】複数のゲート長を有するトランジスタを形成することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に、第１の柱状体と第２の柱状体とを形成する工程と、前記第１及び第２の柱状体と前記半導体基板とを覆う半導体膜であって、前記第１の柱状体を覆う第１の部分と前記第２の柱状体を覆う第２の部分との導電型及び不純物の濃度の少なくとも一方が互いに異なるように半導体膜を形成する工程と、前記半導体膜をエッチバックして、前記第１及び第２の柱状体のそれぞれの側壁に、互いに異なる高さを有する第１の半導体膜柱状部と第２の半導体膜柱状部とを形成する工程と、を備えることを特徴とする半導体装置の製造方法を採用する。 （もっと読む）

【課題】ＥＳＤ耐性に優れ、保護素子の新たな作製を要さない半導体装置を提供する。
【解決手段】この発明にかかる半導体装置は、主電流を制御するゲート端子２２に接続されたゲート電極と、主電流を流すドレイン端子２１に接続されたドレイン電極と、主電流を流すソース端子２３に接続されたソース電極とを有する主ＭＯＳＦＥＴ素子３１と、ゲート端子２２に接続されたゲート電極と、ドレイン端子２１に接続されたドレイン電極と、電流検出用のセンスソース端子２４に接続されたソース電極とを有するセンスＭＯＳＦＥＴ素子３２と、ソース端子２３に接続されたゲート電極と、ドレイン端子２１に接続されたドレイン電極と、センスソース端子２４に接続されたソース電極およびボディ電極とを有するＥＳＤ保護素子Ａ３３と、ゲート端子２２に接続されたカソード電極と、センスソース端子２４に接続されたアノード電極とを有するＥＳＤ保護素子Ｄ４１とを備える。 （もっと読む）

【課題】電気特性の劣化を抑制できる半導体装置を提供する。
【解決手段】半導体基板ＳＵＢは、主表面を有し、かつその主表面に溝ＴＲを有している。埋め込み絶縁膜ＢＩは溝ＴＲ内を埋め込んでいる。溝ＴＲは、互いに対向する一方壁面ＦＳと他方壁面ＳＳとを有している。ゲート電極層ＧＥは少なくとも埋め込み絶縁膜ＢＩ上に位置している。溝ＴＲは、一方壁面ＦＳおよび他方壁面ＳＳの少なくともいずれかの壁面の主表面と溝ＴＲの底部ＢＴとの間に位置する角部ＣＰ１Ａ、ＣＰ２Ａを有している。 （もっと読む）

【課題】ｐｎコラム領域を用いて複数の両面電極素子が構成された半導体装置において、装置を小型化しつつ過渡的信号による短絡の発生を抑制する。
【解決手段】絶縁分離トレンチにより、半導体基板において複数の素子形成領域が区分された半導体装置であって、両面電極素子の形成領域として、半導体基板にｐｎコラム領域を設けた。そして、両面電極素子を構成する各素子形成領域がｐｎコラム領域を構成するｐ導電型半導体領域とｎ導電型半導体領域を含むように絶縁分離トレンチを形成した。また、両面電極素子としてｎチャネル型両面電極素子とｐチャネル型両面電極素子を含み、ｎチャネル型両面電極素子の素子形成領域では、ｎ導電型半導体領域が並設方向両端に位置して絶縁分離トレンチに接し、ｐチャネル型両面電極素子の素子形成領域では、ｐ導電型半導体領域が並設方向両端に位置して絶縁分離トレンチに接するようにした。 （もっと読む）

【課題】大容量化に適した構造のキャパシタを有する半導体集積装置を提供する。
【解決手段】素子分離層１２で電気的に分離された第１電極層１３と、第１電極層１３および素子分離層１２上に形成され、第１電極層１３が露出する開口１４ａを有する電極間絶縁膜１４と、電極間絶縁膜１４上に形成され、開口１４ａを介して第１電極層１３と電気的に接続された第２電極層１５の第１電極部１５ａと、第１電極部１５ａと電気的に分離された第２電極層１５の第２電極部１５ｂと、素子分離層１２の上方の第２電極部１５ｂの下面から電極間絶縁膜１４を貫通して素子分離層１２内に延伸し、第１電極層１３の側面と対向する第２電極層１５の第３電極部１５ｃとを有し、第１電極層１３と第２電極部１５ｂとで電極間絶縁膜１４を挟持する第１容量素子Ｃ１と、第１電極層１３の側面と第３電極部１５ｃとで素子分離層１２を挟持する第２容量素子Ｃ２とを形成する。 （もっと読む）

【課題】 サブ素子部のコンタクト部において、電流集中が生じ難い半導体装置を提供する。
【解決手段】 メイン素子部２０とサブ素子部４０が形成されている半導体基板１２を有する半導体装置であって、半導体基板１２の上面のうち、メイン素子部２０の上面にはメイン電極６６が形成されており、サブ素子部４０の上面には互いに分離されている複数のコンタクト部６９を介して半導体基板１２と導通しているサブ電極６８が形成されており、前記複数のコンタクト部６９は、第１方向に沿って伸びる直線状に形成されているとともに、前記第１方向と直交する第２方向に沿って配列されており、前記複数のコンタクト部６９が形成されている領域のうちの前記第２方向の少なくとも一方の端部近傍において、各コンタクト部６９の第１方向の長さが、その端部から前記領域の中央に向かうにつれて長くなっている。 （もっと読む）

【課題】共通のＰ型半導体基板上にＮチャンネルＤＭＯＳＦＥＴを含む複数の素子を形成した半導体装置において、ＮチャンネルＤＭＯＳＦＥＴのソース端子が負電圧にバイアスされると、寄生ＮＰＮトランジスタにより誤動作を発生する問題があった。
【解決手段】本発明による半導体装置４０は、Ｐ型半導体基板２１と、Ｐ型半導体基板２１上に形成された複数のｎ型ウェル２２〜２４と、複数のｎ型ウェル２２〜２４のすくなくとも１つのｎ型ウェル２２上に形成されたＮチャンネルＤＭＯＳＦＥＴ３１と、を備え、Ｐ型半導体基板２１の電位がＮチャンネルＤＭＯＳＦＥＴ３１が形成されたｎ型ウェル２２の電位以下になるように負電位−Ｅｇｅにバイアスされるように構成されたことを特徴とする。 （もっと読む）

【課題】誤動作や素子破壊が生じにくい高耐圧ドライバとして使用することができる半導体装置において、容易に製造が可能な構成とすること。
【解決手段】ｐ⁺半導体基板１上に低濃度のｐエピタキシャル層２７を積層し、その表面層に浮遊電位基準回路形成領域２１となるｎ半導体領域２と、ＧＮＤ基準回路形成領域２２となるｎ半導体領域２０２と、高耐圧接合終端構造２３としてｎ半導体領域２に接してｎ半導体領域２を囲むｎ半導体領域８を形成する。ｎ半導体領域２およびｎ半導体領域２０２の周囲を囲むように、ｐ⁺半導体基板１に達するトレンチ構造７を形成し、トレンチの側面および底面に沿って高濃度のトレンチ壁ｐ⁺半導体領域５１を形成し、その内側に電極１６を形成する。電極１６に接地電位ＧＮＤを印加し、トレンチ壁ｐ⁺半導体領域５１の電位を接地電位ＧＮＤとする。 （もっと読む）

【課題】モジュール化された、相互作用しないやり方で、単一の半導体ウェハにともに接近して実装され、十分に分離された、最適化されたトランジスタまたは他のデバイスの任意の集合の作製を可能にする。
【解決手段】
一群の半導体デバイスが、エピタキシャル層を含まない基板に形成される。一実施例では、この一群は、５ＶのＣＭＯＳペア、１２ＶのＣＭＯＳペア、５ＶのＮＰＮ、５ＶのＰＮＰ、いくつかの形状の横型トレンチＭＯＳＦＥＴ、および３０Ｖ横型Ｎ−チャネルＤＭＯＳを含む。これらのデバイスの各々は、横方向かつ縦方向の双方において極めて小型であり、基板の他のすべてのデバイスから十分に分離され得る。 （もっと読む）

【課題】
製造工程を簡略化しつつ、特性の優れた第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを製造する半導体装置の製造方法を提供する。
【解決手段】
半導体基板に、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域を画定する素子分離領域を形成し、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域に第１導電型の不純物をイオン注入し、第１導電型のウェルを形成し、第１のＭＯＳトランジスタ領域、第２のＭＯＳトランジスタ領域上に絶縁ゲート電極を形成し、第２のＭＯＳトランジスタのドレイン領域を覆うマスクを介して、半導体基板法線方向から傾いた複数方向から第１導電型の不純物をイオン注入し、第１のＭＯＳトランジスタ領域の前記絶縁ゲート電極下方に対称的なチャネルドーズ領域、第２のＭＯＳトランジスタ領域の前記絶縁ゲート電極下方に非対称なチャネルドーズ領域を形成し、半導体装置を製造する。 （もっと読む）

【課題】電源スイッチによる電源遮断技術とＤＶＦＳによる低消費電力化技術とを共存可能にし、効率的な消費電力の低減を実現する。
【解決手段】電源ＶＤＤが供給される電源スイッチ部７、該電源スイッチ部７による電源遮断が行われる回路ブロック２、およびレベルシフタ１３と、電源ＶＤＤ２が供給される電源スイッチ部８、該電源スイッチ部８による電源遮断が行われる回路ブロック３、およびレベルシフタ１４とは、異なるＤＥＥＰ−ＮＷＥＬＬ領域１９，２０にそれぞれ形成されており、これにより、ＤＥＥＰ−ＮＷＥＬＬを介しての異なる電源間でのショートを防止する。 （もっと読む）

【課題】 混合信号適用例を含むアナログ及びデジタル適用例用のＩＧＦＥＴを与える半導体製造プラットフォームに適した対称的及び非対称的の両方の絶縁ゲート電界効果トランジスタ（「ＩＧＦＥＴ」）が、高性能を達成する上で空のウエル領域を使用する。
【解決手段】 各空のウエルの上部近くにおいては半導体ウエルドーパントが比較的少量である。各ＩＧＦＥＴ（１００，１０２，１１２，１１４，１２４又は２３６）は、空のウエル（１８０，１８２，１９２，１９４，２０４又は２０６）のボディ物質のチャンネルゾーンによって横方向に分離された一対のソース／ドレインゾーンを有している。ゲート電極が該チャンネルゾーン上方でゲート誘電体層の上側に位置している。各ソース／ドレインゾーン（２４０，２４２，２８０，２８２，５２０，５２２，５５０，５５２，７２０．７２２、７５２又は７５２）が主要部分（２４０Ｍ，２４２Ｍ，２８０Ｍ，２８２Ｍ，５２０Ｍ，５２２Ｍ，５５０Ｍ，５５２Ｍ，７２０Ｍ，７２２Ｍ，７５２Ｍ又は７５２Ｍ）及び一層軽度にドープした横方向延長部（２４０Ｅ，２４２Ｅ，２８０Ｅ，２８２Ｅ，５２０Ｅ，５２２Ｅ，５５０Ｅ，５５２Ｅ，７２０Ｅ，７２２Ｅ，７５２Ｅ又は７５２Ｅ）を有している。代替的に又は付加的に、該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）が該ソース／ドレインゾーンの内の一方に沿って延在する。存在する場合には、該ポケット部分は典型的に該ＩＧＦＥＴを非対称的装置とさせる。 （もっと読む）

【課題】 絶縁ゲート電界効果トランジスタ（１００Ｗ）は、半導体ボディのボディ物質（１８０）のチャンネルゾーン（２４４）によって横方向に分離されているソース（９８０）及びドレイン（２４２）を有している。
【解決手段】 ゲート電極（２６２）が該チャンネルゾーンの上方でゲート誘電体層（２６０）の上側に位置している。該ボディ物質の一層高度にドープしたポケット部分（２５０）が、通常、該ソースのみにほぼ沿って延在しており、従って該ＩＧＦＥＴは非対称的装置である。該ソースを画定する半導体ドーパントはソース延長部を画定する場合に複数の局所的濃度最大に到達する。２つのこの様な局所的濃度最大に到達する半導体ドーパントで該ソース延長部を画定する場合に関与する手順は、３個の絶縁ゲート電界効果トランジスタ用の相互に異なる特性のソース／ドレイン延長部を２つのソース／ドレイン延長部ドーピング操作のみで画定することを可能とする。 （もっと読む）

【課題】ウェハ貫通ビア構造を有するＥＳＤネットワーク回路及びその製造方法を提供する。
【解決手段】本発明は一般に回路構造及び回路の製造方法に関し、より具体的には、ウェハ貫通ビアを有する静電放電（ＥＳＤ）回路及びその製造方法に関する。ＥＳＤ構造体は、ＥＳＤ能動デバイスと、ＥＳＤ能動デバイスから基板への低直列抵抗経路をもたらす少なくとも１つのウェハ貫通ビアとを備える。装置は、入力部と、少なくとも１つの電力レールと、入力部と少なくとも１つの電力レールとの間に電気的に接続されたＥＳＤ回路とを含み、ここでＥＳＤ回路は少なくとも１つのウェハ貫通ビアを備えて基板への低直列抵抗経路をもたらす。方法は、ＥＳＤデバイスを基板上に形成することと、基板の裏面に接地面を形成することと、ＥＳＤ能動デバイスの負電源及び接地面に電気的に接続されて基板への低直列抵抗経路をもたらす少なくとも１つのウェハ貫通ビアを形成することとを含む。 （もっと読む）

【課題】 絶縁ゲート電界効果トランジスタ（１１０，１１４又は１２２）のゲート誘電体層（５００，５６６又は７００）は、垂直濃度分布を有する窒素を含有している。
【解決手段】 該垂直濃度分布は、上側に位置しているゲート電極（５０２，５６８又は７０２）内のボロンが該ゲート誘電体層を介して下側のチャンネルゾーン（４８４，５５４又は６８４）内に著しく浸透することを防止し同時に該ゲート誘電体層から下側に存在する半導体ボディ内への窒素の移動を回避するために特別に調整されている。該チャンネルゾーン内の不所望のボロンから及び該半導体ボディにおける不所望の窒素から発生する場合がある損傷は実質的に回避される。 （もっと読む）

【課題】 半導体ボディの上部表面に沿って設けられている非対称的絶縁ゲート電界効果トランジスタ（１００Ｕ又は１０２Ｕ）は、該トランジスタボディ物質のチャンネルゾーン（２４４又は２８４）によって横方向に分離された第１及び第２ソース／ドレインゾーン（２４０及び２４２又は２８０及び２８２）を包含している。
【解決手段】 ゲート電極（２６２又は３０２）がチャンネルゾーン上方でゲート誘電体層（２６０又は３００）の上側に位置している。該ボディ物質の横方向に隣接した物質よりも一層高度にドープした該ボディ物質のポケット部分（２５０又は２９０）が該Ｓ／Ｄゾーンの内のほぼ第１のもののみに沿って該チャンネルゾーン内に延在している。該ポケット部分の垂直ドーパント分布は、互いに離隔されている夫々の位置（ＰＨ−１乃至ＰＨ−３）において複数個の局所的最大（３１６−１乃至３１６−３）に到達すべく調節されている。該調節は、典型的に、該ポケット部分の垂直方向ドーパント分布が上部半導体表面近くで比較的平坦であるように実施される。その結果、該トランジスタのリーク電流は減少されている。 （もっと読む）

【課題】統合型のインテリジェントスイッチデバイス、統合型の入力信号・伝達ＩＣまたは統合型のパワーＩＣなどに用いられる横型ＭＯＳＦＥＴにおいて、複雑な分離構造を用いずに、より小さいチップ面積で高ＥＳＤ耐量および高サージ耐量を具えた半導体装置を提供する。
【解決手段】Ｐ型半導体よりなるエミッタ領域２５、ベース領域として機能するＮウェル領域１０およびＰ型エピタキシャル成長層１３およびＰ型半導体基板１２をコレクタとするベースオープンの縦型バイポーラトランジスタの表面電極２６と、横型ＭＯＳＦＥＴのドレイン電極２２とを金属電極配線２７により電気的に接続し、高ＥＳＤ電圧や高サージ電圧が印加されたときに、ベースオープンの縦型バイポーラトランジスタの動作によりＥＳＤおよびサージエネルギーを吸収するとともに、破壊に至る横型ＭＯＳＦＥＴの降伏耐圧以下の電圧に制限する。 （もっと読む）

【課題】複数の電源系統を備える半導体装置において、電源系統を跨ぐ端子間に印加される静電気保護を、半導体層の組み合わせにより実装面積を圧縮しながら十分な放電能力を確保して提供すること。
【解決手段】Ｐ型の第１の半導体層と、第１の半導体層内に配置されるＮ型の第２の半導体層と、第１の半導体層を囲むＮ型の第３の半導体層とを備える第１のダイオード部と、Ｐ型の第４の半導体層と、第４の半導体層内に配置されるＮ型の第５の半導体層と、第４の半導体層を囲むＮ型の第６の半導体層とを備える第２のダイオード部とを備えている。半導体層間の接続は、第１の半導体層および第５の半導体層は、第１の基準電圧に接続され、第２の半導体層および第４の半導体層は、第２の基準電圧に接続され、第３の半導体層は、第２の電源電圧に接続され、第６の半導体層は、第１の電源電圧に接続されている。 （もっと読む）

【課題】歩留まりが向上して信頼性の高いフラッシュメモリセルを備えた半導体装置の製造方法を提供すること。
【解決手段】第１窓７０ａを有する第１レジストパターン７０を第２絶縁膜６９上に形成する工程と、第１レジストパターン７０をエッチングマスクにしてコンタクト領域CRが露出する第１開口６９ｄを形成する工程と、第１レジスト部７６ａを有する第２レジストパターン７６を第２導電膜７４上に形成する工程と、第２レジストパターン７６をエッチングマスクにし、第１、第２導電体６７ａ、７４ａ、フローティングゲート６７ｄ、及びコントロールゲート７４ｄを形成する工程と、第３レジストパターン８０を各領域I、IIに形成する工程と、第３レジストパターン８０をエッチングマスクにして第２窓８０ａ下の第２導電体７４ａを除去する工程と、を有する半導体装置の製造方法による。 （もっと読む）