半導体装置
【課題】ESD耐性に優れ、保護素子の新たな作製を要さない半導体装置を提供する。
【解決手段】この発明にかかる半導体装置は、主電流を制御するゲート端子22に接続されたゲート電極と、主電流を流すドレイン端子21に接続されたドレイン電極と、主電流を流すソース端子23に接続されたソース電極とを有する主MOSFET素子31と、ゲート端子22に接続されたゲート電極と、ドレイン端子21に接続されたドレイン電極と、電流検出用のセンスソース端子24に接続されたソース電極とを有するセンスMOSFET素子32と、ソース端子23に接続されたゲート電極と、ドレイン端子21に接続されたドレイン電極と、センスソース端子24に接続されたソース電極およびボディ電極とを有するESD保護素子A33と、ゲート端子22に接続されたカソード電極と、センスソース端子24に接続されたアノード電極とを有するESD保護素子D41とを備える。
【解決手段】この発明にかかる半導体装置は、主電流を制御するゲート端子22に接続されたゲート電極と、主電流を流すドレイン端子21に接続されたドレイン電極と、主電流を流すソース端子23に接続されたソース電極とを有する主MOSFET素子31と、ゲート端子22に接続されたゲート電極と、ドレイン端子21に接続されたドレイン電極と、電流検出用のセンスソース端子24に接続されたソース電極とを有するセンスMOSFET素子32と、ソース端子23に接続されたゲート電極と、ドレイン端子21に接続されたドレイン電極と、センスソース端子24に接続されたソース電極およびボディ電極とを有するESD保護素子A33と、ゲート端子22に接続されたカソード電極と、センスソース端子24に接続されたアノード電極とを有するESD保護素子D41とを備える。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に例えばモータ等を駆動するスイッチング素子としての電力半導体デバイスの過電流、過温度保護に関する。
【背景技術】
【0002】
モータ等を駆動するスイッチング素子である電力半導体デバイスとして、シリコンMOSFET(Metal Oxide Semiconductor Field Effect Transistor)やシリコンIGBT(Insulated ゲート Bipolar Transistor)が挙げられる。近年では、炭化珪素MOSFETの適用も検討されている。いずれも、絶縁ゲート型半導体装置である。
【0003】
このようなMOSFETやIGBTで、負荷短絡時の過電流、過電圧を検出する高機能化の要求がある。例えば、過電流を検出するため、主電流を制御するMOSFET素子(主MOSFET素子と略す)に対して、並列に電流検出用のMOSFET素子(センスMOSFET素子と略す)を同一基板上に配置する構造が提案されている。主MOSFET素子とセンスMOSFET素子はほぼ同一構造のものであるが、主MOSFET素子は50A前後の電流を扱うのに対して、センスMOSFET素子では、5mA前後の電流を扱う。それ故、センスMOSFET素子の物理的なサイズは極めて小さくなる。サイズが極めて小さいことに起因し、センスMOSFET素子のゲート端子とセンスソース端子間で、サージ(静電気放電(ESD:ElectroStatic−Discharge))が混入する場合に、ゲート絶縁膜が破壊する現象がみられる。このようなESDは、例えば、ゲート端子やセンスソース端子へのワイヤボンディング時や、ハンドリング時に発生することがある。
【0004】
このESDによる破壊を防止するため、ゲート端子とセンスソース端子間にツェナーダイオード素子等のESD保護素子を配置する構造が提案されている。このような構造は、特許文献1の図1〜図6に示されている。センスMOSFET素子のドレイン端子とセンスソース端子間に対しても、ドレイン端子とセンスソース端子間にもツェナーダイオード素子をESD保護素子として配置する構造が提案されている。このような構造は、特許文献1の図6に示されている。
【0005】
また、センスMOSFET素子を持たない、絶縁ゲート型半導体装置において、ゲート端子とドレイン端子間に、ESD保護素子とは異なるが、ドレイン端子とソース端子間の過電圧に対するゲート端子の保護素子としてのツェナーダイオード素子とダイオード素子を直列に配置している構造が、特許文献2の図1に示されている。このような保護素子はスナバ素子と呼ばれるものである。このスナバ素子を構成する、直列接続されたツェナーダイオード素子とダイオード素子で、ダイオード素子を感温ダイオード素子として使用することも示されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開平3−016269号公報
【特許文献2】特開平11−340459号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
前述の特許文献1において、主MOSFET素子と並列に配置されるセンスMOSFET素子が同一基板上に作製され、センスMOSFET素子に対するESD保護素子としてツェナーダイオード素子が必要とされる。特許文献2においてもツェナーダイオード素子が必要とされる。このようなツェナーダイオード素子はポリシリコンで作られるのが一般的であるが、半導体基板内にも作られることもある。しかしながら、ツェナーダイオード素子を作るための製造プロセスが別途必要であった。よって半導体装置の作製コストが増加するという問題があった。
【0008】
本発明の目的は上記の問題を解決すべく、ツェナーダイオード素子が不要で、ESD耐性に優れるセンスMOSFET素子を搭載した半導体装置を提供することである。
【課題を解決するための手段】
【0009】
この発明の第1の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、前記ソース端子に接続された第3ゲート電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極およびボディ電極とを有する第3MOSFETと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子とを備える。
【0010】
また、この発明の第2の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、抵抗を介し前記センスソース端子に接続された第3ゲート電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極およびボディ電極とを有する第3MOSFETと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子とを備える。
【0011】
また、この発明の第3の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、前記センスソース端子に接続された第3ゲート電極と、フローティングであるボディ電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極とを有する第3MOSFETと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子とを備える。
【0012】
また、この発明の第4の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、前記センスソース端子に接続された第3ゲート電極と、前記ソース端子に接続されたボディ電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極とを有する第3MOSFETと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子とを備える。
【発明の効果】
【0013】
この発明の第1の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、前記ソース端子に接続された第3ゲート電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極およびボディ電極とを有する第3MOSFETと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子とを備えることにより、ESD保護素子である第3MOSFET、および第1ダイオード素子は、第1MOSFETを形成する工程により作製可能であり、新たにツェナーダイオード素子等のESD保護素子を作製する必要が無く、ESD耐性を確保したセンスMOSFET素子を備える半導体装置を作製するコストを減らすことが可能となる。
【0014】
また、この発明の第2の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、抵抗を介し前記センスソース端子に接続された第3ゲート電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極およびボディ電極とを有する第3MOSFETと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子とを備えることにより、ESD保護素子である第3MOSFET、および第1ダイオード素子は、第1MOSFETを形成する工程により作製可能であり、新たにツェナーダイオード素子等のESD保護素子を作製する必要が無く、ESD耐性を確保したセンスMOSFET素子を備える半導体装置を作製するコストを減らすことが可能となる。また、ESDストレスに対して第3MOSFETのゲート電極がフローティングとなるため、ESD保護素子として十分な機能を有することができる。
【0015】
また、この発明の第3の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、前記センスソース端子に接続された第3ゲート電極と、フローティングであるボディ電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極とを有する第3MOSFETと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子とを備えることにより、ESD保護素子である第3MOSFET、および第1ダイオード素子は、第1MOSFETを形成する工程により作製可能であり、新たにツェナーダイオード素子等のESD保護素子を作製する必要が無く、ESD耐性を確保したセンスMOSFET素子を備える半導体装置を作製するコストを減らすことが可能となる。また、ESDストレスに対して第3MOSFETのボディ電極がフローティングとなるため、ESD保護素子として十分な機能を有することができる。
【0016】
また、この発明の第4の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、前記センスソース端子に接続された第3ゲート電極と、前記ソース端子に接続されたボディ電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極とを有する第3MOSFETと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子とを備えることにより、ESD保護素子である第3MOSFET、および第1ダイオード素子は、第1MOSFETを形成する工程により作製可能であり、新たにツェナーダイオード素子等のESD保護素子を作製する必要が無く、ESD耐性を確保したセンスMOSFET素子を備える半導体装置を作製するコストを減らすことが可能となる。また、ESDストレスに対して第3MOSFETのボディ電極がフローティングとなるため、ESD保護素子として十分な機能を有することができる。
【図面の簡単な説明】
【0017】
【図1】この発明の実施の形態1に従うセンスMOSFET素子を搭載した電力半導体デバイスの等価回路を示す図である。
【図2】図1に示す電力半導体デバイスの一断面図を模式的に示す図である。
【図3】図1に示す電力半導体デバイスを上面からみて模式的に示す図である。
【図4】この発明の実施の形態1を補足説明するためのESD保護素子を搭載しない電力半導体デバイスの等価回路を示す図である。
【図5】この発明の実施の形態1に従う電力半導体デバイスを、モータ等を駆動するための一般的な適用例として示す図である。
【図6】この発明の実施の形態1に従うセンスMOSFET素子を搭載した他の構成の電力半導体デバイスの等価回路を示す図である。
【図7】この発明の実施の形態2に従うセンスMOSFET素子を搭載した電力半導体デバイスの等価回路を示す図である。
【図8】図7に示す電力半導体デバイスの一断面図を模式的に示す図である。
【図9】この発明の実施の形態2に従うセンスMOSFET素子を搭載した他の構成の電力半導体デバイスの等価回路を示す図である。
【図10】この発明の実施の形態3に従うセンスMOSFET素子を搭載した電力半導体デバイスの等価回路を示す図である。
【図11】図10に示す電力半導体デバイスの一断面図を模式的に示す図である。
【図12】この発明の実施の形態3に従う電力半導体デバイスを、モータ等を駆動するための一般的な適用例として示す図である。
【発明を実施するための形態】
【0018】
<A.実施の形態1>
<A−1.構成>
図1は、この発明の実施の形態1に従うセンスMOSFET素子を搭載した半導体装置である電力半導体デバイス61の等価回路を示す図である。
【0019】
実施の形態1の電力半導体デバイス61は、主電流を流すドレイン端子(D)21、主電流を制御するゲート端子(G)22、主電流を流すソース端子(S)23、電流検出用のセンスソース端子(SS)24を有している。主電流を制御する第1MOSFETである主MOSFET素子31と、過電流を検出する第2MOSFETであるセンスMOSFET素子32とは同一基板上に作製され、センスMOSFET素子32は主MOSFET素子31に対して並列に接続される。
【0020】
すなわち、センスMOSFET素子32のゲート電極(第2ゲート電極)と主MOSFET素子31のゲート電極(第1ゲート電極)とは共通のゲート端子22に接続され、センスMOSFET素子32のドレイン電極(第2ドレイン電極)と主MOSFET素子31のドレイン電極(第1ドレイン電極)とは共通のドレイン端子21に接続される。ただし、主MOSFET素子31のソース電極(第1ソース電極)はソース端子23に接続されるが、センスMOSFET素子32のソース電極(第2ソース電極)はセンスソース端子24に接続される。
【0021】
主MOSFET素子31はセルと呼ばれる多数のMOSFETで構成され、センスMOSFET素子32は同一構造のセルで数個のMOSFETから構成される。セル数に比例して、主MOSFET素子31は、50A前後の電流を扱い、センスMOSFET素子32は、5mA前後の電流を扱う。セル数の比は、10000:1程度である。
【0022】
センスMOSFET素子32のセルと同一構造のセルで構成される第3MOSFET、即ち、ESD保護素子A33のそのドレイン電極(第3ドレイン電極)は、センスMOSFET素子32と主MOSFET素子31に対して、共通のドレイン端子21に並列に接続される。また、ESD保護素子A33のソース電極(第3ソース電極)およびボディ電極はセンスソース端子24に接続され、ゲート電極(第3ゲート電極)はソース端子23に接続される。
【0023】
ゲート端子22とセンスソース端子24間に第1ダイオード素子、即ち、ESD保護素子D41が配置される。ESD保護素子D41は、カソード電極がゲート端子22に接続され、アノード電極がセンスソース端子24に接続される。
【0024】
図2は、図1の等価回路に対して電力半導体デバイス61の一断面図を模式的に示したものである。また図3は、上面からみた電力半導体デバイス61を模式的に示したものである。
【0025】
図2を参照し、シリコン基板又は炭化珪素基板1上に電力半導体デバイス61が作製される。主MOSFET素子31はセルと呼ばれる、数万個以上の多数のMOSFET11aで構成され、センスMOSFET素子32は数個のMOSFET11bで構成され、第3MOSFET素子、即ち、ESD保護素子A33は数十個のMOSFET11cで構成される。
【0026】
シリコン基板又は炭化珪素基板1は第1導電型であって、MOSFET11a、11b、11cのドレイン電極(第1、第2、第3ドレイン電極)となる。その基板1上に、第1導電型のドリフト層2が形成される。
【0027】
ドリフト層2の表面内に、MOSFET11aのボディとなる第2導電型のウェル層3a、およびMOSFET11bのボディとなる第2導電型のウェル層3b、ならびにMOSFET11cのボディとなる第2導電型のウェル層3cが個別に選択的に形成される。第2導電型のウェル層3a,3b,3cの濃度は、炭化珪素基板1を用いる場合には、1017〜1019/cm3の濃度となる。
【0028】
各ウェル層3a,3b,3cの表面内に、MOSFET11aのソース電極(第1ソース電極)となる第1導電型の拡散層4a、およびMOSFET11bのソース電極(第2ソース電極)となる第1導電型の拡散層4b、ならびにMOSFET11cのソース電極(第3ソース電極)となる第1導電型の拡散層4cが選択的に形成される。また、各ウェル層3a,3b,3c中に、MOSFET11aのボディ電極となる第2導電型の拡散層5a、MOSFET11bのボディ電極となる第2導電型の拡散層5b、MOSFET11cのボディ電極となる第2導電型の拡散層5cが形成される。
【0029】
ここで第1ダイオード素子であるESD保護素子D41は、図示はしないが追加の製造プロセスを必要とせず、ドリフト層中に形成されるMOSFET11aのボディとなる第2導電型のウェル層3aと、ソース電極となる第1導電型の拡散層4aとで作成することができる。
【0030】
すなわち、ESD保護素子A33を構成するMOSFET11cおよびESD保護素子D41は、主MOSFET素子31を構成するMOSFET11aと同工程で形成される。
【0031】
ドリフト層2が主表面に面した領域を、ウェル層3a,3b,3c、ソース電極である拡散層4a,4b,4cで挟む領域上に、MOSFET11aのゲート絶縁膜7a、ゲート電極8a(第1ゲート電極)、MOSFET11bのゲート絶縁膜7b、ゲート電極8b(第2ゲート電極)、MOSFET11cのゲート絶縁膜7c、ゲート電極8c(第3ゲート電極)が形成される。ゲート電極8a,8b,8cは通常、第1導電型のポリシリコンで作製されているが、第2導電型のポリシリコンで作成しても良い。MOSFET11a〜11c間には、酸化膜等で作製される素子分離領域6が形成されている。
【0032】
MOSFET11a、11b、11cのドレイン電極(第1、第2、第3ドレイン電極)は図1におけるドレイン端子21に接続される。MOSFET11aのゲート電極8a(第1ゲート電極)とMOSFET11bのゲート電極8b(第2ゲート電極)は図1におけるゲート端子22に接続される。MOSFET11cのゲート電極8c(第3ゲート電極)は図1におけるソース端子23に接続される。
【0033】
MOSFET11aのソース電極となる拡散層4aとボディ電極となる拡散層5aは図1におけるソース端子23に接続され、MOSFET11bの拡散層4bと拡散層5b、MOSFET11cの拡散層4cと拡散層5cは、図1におけるセンスソース端子24に接続される。
【0034】
ゲート端子22、ソース端子23、センスソース端子24は、図3の上面から見た模式図に示すような、外部回路と接続するためのワイヤボンディング用のゲートPAD(22PAD)、ソースPAD(23PAD)、センスソースPAD(24PAD)に接続されている。センスソースPAD(24PAD)下部に、図1におけるセンスMOSFET素子32、ESD保護素子A33、ESD保護素子D41が形成されている。
【0035】
図4(c)はESD保護素子A33とESD保護素子D41が搭載されていない電力半導体デバイス60の等価回路図である。併せて、ゲート端子(G)22とセンスソース端子(SS)24間にESDストレス印加装置100を接続した構成を示すものである。ESDストレス印加装置100は、例えば、HBM(Human Body Model)に基づく電圧サージを印加する装置である。図4(a)は、センスMOSFET素子32を搭載する(図4(c))電力半導体デバイス60のHBMストレス印加試験結果であり、4kVのHBMストレスを、ゲート端子22とセンスソース端子24間に、および図4(b)は、同HBMストレス印加試験結果であり、ドレイン端子21とセンスソース端子24間に印加した場合のセンスMOSFET素子32の破壊、若しくは劣化の有無を示したものである。なお、ゲート端子22とセンスソース端子24にHBMストレスを印加する場合に、ドレイン端子21とソース端子23には何も接続しない状態、即ちOPENとしている。電力半導体デバイス60をハンドリングする場合やワイヤボンディングする場合を想定しているためである。
【0036】
図4(a)から、ゲート端子22に+4kVを印加した場合に破壊、もしくは劣化は無く、−4kVを印加した場合は完全な破壊が見られた。+4kVで破壊、もしくは劣化が無いのは、主MOSFET素子31とセンスMOSFET素子32のドレイン端子21が共通であることから、+4kVが印加されても、主MOSFET素子31の入力容量が極めて大きいため、センスMOSFET素子32のゲート絶縁膜には、5MV/cm以下の電界強度が印加されるに留まるためである。一方、−4kVが印加される場合は、センスMOSFET素子32のゲート絶縁膜には、10MV/cm以上の電界強度が印加され、破壊に至る。
【0037】
また、図4(b)からは、+4kV、−4kVのいずれにおいても破壊が認められた。これは上記のゲート絶縁膜の破壊とは異なり、MOSFET素子のドレイン電極部のPN接合の熱的な破壊によるものである。
【0038】
即ち図4(a)から、ゲート端子22に負のESDストレスが印加され、センスソース端子24への放電の場合にESD保護素子が必要不可欠であり、ダイオード素子であればこの要求を必要最小限で満たすことがわかる。即ち、第1ダイオード素子であるESD保護素子D41を配置すればよいこととなる(図1)。前述のようにこの第1ダイオード素子は、追加の製造プロセスを必要とせず、ドリフト層中に形成されるMOSFET11aのボディとなる第2導電型のウェル層3aと、ソース電極となる第1導電型の拡散層4aとで作成することができる。すなわち第1ダイオード素子であるESD保護素子D41は、基板1上に形成された、第1導電型のドリフト層2上に形成され、ドリフト層2の表面内に個別かつ選択的に形成された第2導電型のウェル層3aと、ウェル層3aの表面内に選択的に形成された、第1導電型の拡散層4aとを備えるものである。
【0039】
ただし、主MOSFET素子、およびセンスMOSFET素子に印加されるゲート制御電圧範囲は、−0.8V〜20V程度となる。
【0040】
更に、図4(b)から、ドレイン端子21とセンスソース端子24間には双方向のESDストレスに対して耐性を有する保護素子が必要で、即ち、数十個のセルで構成されるESD保護素子A33を配置すれば良い(図1)。前述のとおりESD保護素子A33は、構成するウェル層3c、および拡散層4cが、主MOSFET素子31におけるウェル層3a、および拡散層4aと同工程で拡散され、形成されるものである。また、ESD保護素子D41も、ウェル層3a、および拡散層4aと同工程で拡散される。
【0041】
<A−2.動作>
第1ダイオード素子であるESD保護素子D41の動作としては、ゲート端子22に正のESDストレスが印加された場合には、電流を流さず(動作せず)、ゲート端子22に負のESDストレスが印加された場合には、センスソース端子24からゲート端子22の方向へ電流を流し、センスMOSFET素子32のゲート絶縁膜にかかる電界を緩和する。
【0042】
第3MOSFETであるESD保護素子A33の動作としては、ドレイン端子21に負のESDストレスが印加された場合は、ボディ(第2導電型のウェル層3c)とドレイン電極(シリコン基板または炭化珪素基板1)間の寄生ダイオード素子の順方向動作により放電する。数十個のセルで構成されるため、ESDストレスに対して十分な電流の放電能力があるためである。
【0043】
一方、正のESDストレスが印加された場合は、ESD保護素子A33のゲート電極は、接続されたソース端子23がOPENとなっているためESDストレスに対して容量結合状態となり、ドレイン端子21に印加されるESDストレス電圧値に応じて、ゲート電圧が上昇し、ゲート電圧に応じたオン電流により放電する。同様に、数十個のセルで構成されるため、上記のオン電流がESDストレスに対して十分な放電能力となっているためである。
【0044】
図5は実施の形態1の電力半導体デバイス61を、モータ等を駆動するための一般的な適用例として示したものである。
【0045】
センスソース端子24とソース端子23間に抵抗素子71を接続する。5mA程度のセンスMOSFET素子32を流れる電流は、抵抗素子71を経由して、ソース端子23に流れ込む。センスソース端子24とゲート端子22間には図示しない短絡保護回路が配置されており、抵抗素子間の電圧値V1により、電力半導体デバイスの短絡による破壊に対して電力半導体デバイス61が保護される。一方、ゲート端子22とソース端子23には、2個のツェナーダイオード素子72を逆直列で接続する。このツェナーダイオード素子72は電力半導体デバイス61を外的なサージから保護するために配置するもので、例えば、システムレベルESDと呼ばれる規格を満たすために配置されるものである。
【0046】
<A−3.変形例>
前述の電力半導体デバイス61では、第3MOSFETであるESD保護素子A33のゲート電極はソース端子(S)23に接続されているが、センスソース端子(SS)24に接続することも可能である。
【0047】
図6は、その場合の電力半導体デバイス62の等価回路を示す図である。センスソース端子24への接続は、高抵抗素子51を介して行われる。すなわちゲート電極(第3ゲート電極)が抵抗を介してセンスソース端子24に接続され、ドレイン電極(第3ドレイン電極)がドレイン端子21に接続され、ソース電極(第3ソース電極)およびボディ電極がセンスソース端子24に接続されている。ESD保護素子以外の構成に関しては、図1に示すものと同様であるので説明を省略する。
【0048】
高抵抗素子51は、ゲート電極8a〜8cと同じ第1導電型のポリシリコンで作製され、抵抗値は1kΩ以上の値を有する。
【0049】
この場合の動作は、前述した第3MOSFETであるESD保護素子A33の動作とほぼ同様であるが、本構成ではゲート電極が1kΩ以上の高抵抗素子51により、ESDストレスに対してゲートがフローティングとなるため、ドレイン端子21に正のESDストレスが印加された場合、バイポーラ動作のオン電流により効果的に流すことができ、ESD保護素子として十分な機能を有することとなる。
【0050】
なお、ドレイン端子21に負のESDストレスが印加された場合には、図1のESD保護素子A33と同様に、寄生ダイオード素子の順方向動作により放電する。
【0051】
<A−4.効果>
この発明にかかる実施の形態1によれば、半導体装置において、主電流を制御するゲート端子22に接続された第1ゲート電極であるゲート電極と、主電流を流すドレイン端子21に接続された第1ドレイン電極であるドレイン電極と、主電流を流すソース端子23に接続された第1ソース電極であるソース電極とを有する第1MOSFETである主MOSFET素子31と、ゲート端子22に接続された第2ゲート電極であるゲート電極と、ドレイン端子21に接続された第2ドレイン電極であるドレイン電極と、電流検出用のセンスソース端子24に接続された第2ソース電極であるソース電極とを有する第2MOSFETであるセンスMOSFET素子32と、ソース端子23に接続された第3ゲート電極であるゲート電極と、ドレイン端子21に接続された第3ドレイン電極であるドレイン電極と、センスソース端子24に接続された第3ソース電極であるソース電極およびボディ電極とを有する第3MOSFETであるESD保護素子A33と、ゲート端子22に接続されたカソード電極と、センスソース端子24に接続されたアノード電極とを有する第1ダイオード素子であるESD保護素子D41とを備えることで、ESD保護素子A33、およびESD保護素子D41は、主MOSFET素子31を形成する工程により作製可能であり、新たにツェナーダイオード素子等のESD保護素子を作製する必要が無く、ESD耐性を確保したセンスMOSFET素子32を備える半導体装置を作製するコストを減らすことが可能となる。電力半導体デバイス61のハンドリング時などにESDサージが印加された場合、センスMOSFET素子32が破壊されることが防止できるESD耐性を備える。
【0052】
更に、第3MOSFETであるESD保護素子A33は、通常の動作時においては電流が流れない構成であり、センスMOSFET素子32用のセンスソースPAD(24PAD)下部に配置でき、ESD保護素子追加による電力半導体デバイスサイズの増大を抑えることができる。
【0053】
また、この発明にかかる実施の形態1によれば、半導体装置において、主電流を制御するゲート端子22に接続された第1ゲート電極であるゲート電極と、主電流を流すドレイン端子21に接続された第1ドレイン電極であるドレイン電極と、主電流を流すソース端子23に接続された第1ソース電極であるソース電極とを有する第1MOSFETである主MOSFET素子31と、ゲート端子22に接続された第2ゲート電極であるゲート電極と、ドレイン端子21に接続された第2ドレイン電極であるドレイン電極と、電流検出用のセンスソース端子24に接続された第2ソース電極であるソース電極とを有する第2MOSFETであるセンスMOSFET素子32と、抵抗を介しセンスソース端子24に接続された第3ゲート電極であるゲート電極と、ドレイン端子21に接続された第3ドレイン電極であるドレイン電極と、センスソース端子24に接続された第3ソース電極であるソース電極およびボディ電極とを有する第3MOSFETであるESD保護素子A33と、ゲート端子22に接続されたカソード電極と、センスソース端子24に接続されたアノード電極とを有する第1ダイオード素子であるESD保護素子D41とを備えることで、ESD保護素子A33、およびESD保護素子D41は、主MOSFET素子31を形成する工程により作製可能であり、新たにツェナーダイオード素子等のESD保護素子を作製する必要が無く、ESD耐性を確保したセンスMOSFET素子32を備える半導体装置を作製するコストを減らすことが可能となる。また、ゲート端子22とセンスソース端子24間のESDストレスに対してESD保護素子A33のゲート電極がフローティングとなるため、ESD保護素子として十分な機能を有することができる。
【0054】
また、この発明にかかる実施の形態1によれば、半導体装置において、第1、第2、第3MOSFETである主MOSFET素子31、センスMOSFET素子32、ESD保護素子A33および前記第1ダイオード素子であるESD保護素子D41は、シリコンまたは炭化珪素基板1上に形成された、第1導電型のドリフト層2上に形成されるとともに、ドリフト層2の表面内に個別かつ選択的に形成された第2導電型のウェル層3a,3b,3cと、ウェル層3a,3b,3cの表面内に選択的に形成された、第1導電型の拡散層4a,4b,4cとを備え、主MOSFET素子31、センスMOSFET素子32、ESD保護素子A33は、ドリフト層2と第1導電型の拡散層4a,4b,4cに挟まれたウェル層3a,3b,3c上に、ゲート絶縁膜7a,7b,7cを介して形成されたゲート電極8a,8b,8cをさらに備えることで、ESD保護素子A33、およびESD保護素子D41は、主MOSFET素子31を形成する工程により作製可能であり、新たにツェナーダイオード素子等のESD保護素子を作製する必要が無く、ESD耐性を確保したセンスMOSFET素子32を備える半導体装置を作製するコストを減らすことが可能となる。
【0055】
<B.実施の形態2>
<B−1.構成>
図7、図8は、この発明の実施の形態2に従うセンスMOSFET素子32を搭載した電力半導体デバイス63の等価回路を示す図、および一断面図を模式的に示したものである。
【0056】
この図7、図8に示す電力半導体デバイス63の構成は、図1のESD保護素子A33の構成が異なるものであり、その他の構成は図1に示すものと同様であって、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0057】
本実施の形態2では、ESD保護素子A33の代わりに、第3MOSFETとしてESD保護素子B34を適用する。ESD保護素子B34のゲート電極は、センスソース端子24に接続される。ドレイン電極はドレイン端子21へ、ソース電極はセンスソース端子24へそれぞれ接続されている。
【0058】
図8において、MOSFET11cのボディ電極となる第2導電型の拡散層5cは形成されていない(図2参照)。即ち、MOSFET11cのボディ(ボディ電極)が電気的にフローティングとなっている。また、MOSFET11cのソース電極(第3ソース電極)である拡散層4c、およびゲート電極8c(第3ゲート電極)はセンスソース端子24に接続され、ドレイン電極(第3ドレイン電極)であるシリコン基板又は炭化珪素基板1は、ドレイン端子21に接続される。その他の構成に関しては、図2に示したものと同様であり、説明は省略する。
【0059】
<B−2.動作>
次に、ESD保護素子B34の動作について説明する。基本的な動作は、実施の形態1の図6で示した、ESD保護素子A33と同じであるが、ドレイン端子への正、負双方のESDストレスに対して、バイポーラ動作のオン電流での放電となる。ドレイン端子へ正のESDストレスが印加された場合について説明すると、ボディ(ボディ電極)が電気的にフローティングとなっているため、ESDストレス、即ち、100ns程度のパルスに対してはボディ電位が上昇することで、バイポーラ動作のオン電流により効果的に流すことができるのである。即ち、ESD保護素子として十分な機能を有することとなる。
【0060】
<B−3.変形例>
前述の電力半導体デバイス63では、第3MOSFETであるESD保護素子B34のボディ(ボディ電極)は電気的にフローティングとなっているが、図9に示すようにボディ(ボディ電極)を主MOSFET素子31のボディ(ボディ電極)に接続することも可能である。言い換えれば、MOSFET11cのボディとなる第2導電型のウェル層3cを、図8に図示しない領域で、第2導電型のウェル層3aと重なる領域を形成し、MOSFET11aのボディ電極5aに接続することである。つまり、ボディ電極はソース端子23に接続されることになる。なお図7に示す場合と同様に、ゲート電極(第3ゲート電極)がセンスソース端子24に接続され、ドレイン電極(第3ドレイン電極)がドレイン端子21に接続され、ソース電極(第3ソース電極)がセンスソース端子24に接続されている。
【0061】
図9は、この場合の電力半導体デバイス64の等価回路を示す図である。前述のESD保護素子B34のボディ電極の接続以外の構成は図7に示したものと同様であるので、説明を省略する。またこの場合の動作は、ボディをフローティングにした図7の場合と同様であるので、説明を省略する。
【0062】
<B−4.効果>
この発明にかかる実施の形態2によれば、半導体装置において、主電流を制御するゲート端子22に接続された第1ゲート電極であるゲート電極と、主電流を流すドレイン端子21に接続された第1ドレイン電極であるドレイン電極と、主電流を流すソース端子23に接続された第1ソース電極であるソース電極とを有する第1MOSFETである主MOSFET素子31と、ゲート端子22に接続された第2ゲート電極であるゲート電極と、ドレイン端子21に接続された第2ドレイン電極であるドレイン電極と、電流検出用のセンスソース端子24に接続された第2ソース電極であるソース電極とを有する第2MOSFETであるセンスMOSFET素子32と、センスソース端子24に接続された第3ゲート電極であるゲート電極と、フローティングであるボディ電極と、ドレイン端子21に接続された第3ドレイン電極であるドレイン電極と、センスソース端子24に接続された第3ソース電極であるソース電極とを有する第3MOSFETであるESD保護素子B34と、ゲート端子22に接続されたカソード電極と、センスソース端子24に接続されたアノード電極とを有する第1ダイオード素子であるESD保護素子D41とを備えることで、ESD保護素子B34、およびESD保護素子D41は、主MOSFET素子31を形成する工程により作製可能であり、新たにツェナーダイオード素子等のESD保護素子を作製する必要が無く、ESD耐性を確保したセンスMOSFET素子32を備える半導体装置を作製するコストを減らすことが可能となる。また、ゲート端子22とセンスソース端子24間のESDストレスに対してESD保護素子B34のボディ電極がフローティングとなるため、ESD保護素子として十分な機能を有することができる。
【0063】
また、この発明にかかる実施の形態2によれば、半導体装置において、主電流を制御するゲート端子22に接続された第1ゲート電極であるゲート電極と、主電流を流すドレイン端子21に接続された第1ドレイン電極であるドレイン電極と、主電流を流すソース端子23に接続された第1ソース電極であるソース電極とを有する第1MOSFETである主MOSFET素子31と、ゲート端子22に接続された第2ゲート電極であるゲート電極と、ドレイン端子21に接続された第2ドレイン電極であるドレイン電極と、電流検出用のセンスソース端子24に接続された第2ソース電極であるソース電極とを有する第2MOSFETであるセンスMOSFET素子32と、センスソース端子24に接続された第3ゲート電極であるゲート電極と、ソース端子23に接続されたボディ電極と、ドレイン端子21に接続された第3ドレイン電極であるドレイン電極と、センスソース端子24に接続された第3ソース電極であるソース電極とを有する第3MOSFETであるESD保護素子B34と、ゲート端子22に接続されたカソード電極と、センスソース端子24に接続されたアノード電極とを有する第1ダイオード素子であるESD保護素子D41とを備えることで、ESD保護素子B34、およびESD保護素子D41は、主MOSFET素子31を形成する工程により作製可能であり、新たにツェナーダイオード素子等のESD保護素子を作製する必要が無く、ESD耐性を確保したセンスMOSFET素子32を備える半導体装置を作製するコストを減らすことが可能となる。また、ゲート端子22とセンスソース端子24間のESDストレスに対してESD保護素子B34のボディ電極がフローティングとなるため、ESD保護素子として十分な機能を有することができる。
【0064】
<C.実施の形態3>
<C−1.構成>
図10は、この発明の実施の形態3に従うセンスMOSFET素子を搭載した電力半導体デバイス65の等価回路を示す図である。図10に示す電力半導体デバイス65の構成は、図1のESD保護素子D41の構成が異なるものであり、その他の構成は図1に示すものと同様であるので、その詳細説明は省略する。
【0065】
本実施の形態3では、ESD保護素子D41の代わりに、ESD保護素子E42を適用する。ESD保護素子E42は、2対のダイオード素子(第1、第2ダイオード素子)が近接して逆直列で接続される形態を有している。第1、第2ダイオード素子のアノード電極側がお互いに接続され、他方をゲート端子(G)22、もう一方がセンスソース端子(SS)24に接続される。アノード電極の接続点に、アノード端子(A)25が配置される。アノード端子25とセンスソース端子24間のダイオード素子は、感温ダイオード素子43として機能するものである。
【0066】
図11は、図10の等価回路に対して、電力半導体デバイス65の一断面図を模式的に示したものである。
【0067】
シリコン基板又は炭化珪素基板1上のドリフト層2中に、MOSFET11aのボディとなる第2導電型のウェル層3aと同じ、第2導電型のウェル層3dが形成される。ウェル層3d中に、ダイオード素子のカソード電極となる第1導電型の2個の拡散層4dが一定の距離(D1)を離して対向して配置される。また、ウェル層3d中にアノード電極となる第2導電型の拡散層5dが形成される。ウェル層3d、第1導電型の拡散層4d、第2導電型の拡散層5dとも、ウェル層3a〜3c、同拡散層4a〜4c、同拡散層5a〜5cと同じ工程で形成される。すなわち、第1、第2ダイオード素子としてのESD保護素子E42は、基板1上に形成された、第1導電型のドリフト層2上に形成され、ドリフト層2の表面内に個別かつ選択的に形成された第2導電型のウェル層3dと、ウェル層3dの表面内に選択的に形成された、第1導電型の拡散層4dとを備えるものである。
【0068】
アノード電極となる拡散層5dはアノード端子(A)25に接続され、カソード電極となる拡散層4dはそれぞれゲート端子(G)22、センスソース端子(SS)24に接続される。
【0069】
<C−2.動作>
次に、ESD保護素子E42の動作について説明する。基本的な動作としては、図7におけるESD保護素子B34と同じで、第2導電型のウェル層3dにアノード端子が接続されているものの、電力半導体デバイス65のハンドリング時においては、ボディであるウェル層3dが電気的にフローティングとなっているため、バイポーラ動作によりESDストレスを放電することができる。
【0070】
図12は実施の形態3の電力半導体デバイス65を、モータ等を駆動するための一般的な適用例として示したものである。
【0071】
図5と異なる点は、アノード端子25が追加されたことで、アノード端子25とセンスソース端子24間に図示しない過温度保護回路が配置されることである。過温度保護回路は、感温ダイオード素子43に一定電流、例えば10μAを供給することで、電力半導体デバイス65の温度上昇に起因する破壊に対して、電力半導体デバイス65を保護する働きを有する。具体的には、電力半導体デバイス65がオン動作中で、デバイス自体の温度変動に対して、アノード端子25とセンスソース端子24間に発生する電圧値V2がある一定値を下回る場合に、電力半導体デバイス65をオフする機能を持たせることが可能であることである。
【0072】
なお、過電流を検出するセンスMOSFET素子32に流れる電流は5mA程度であるのに対して、感温ダイオード素子43に流れる電流は10μAであるので、抵抗素子間に発生するV1値に対する、感温ダイオード素子43に流れる電流に対する寄与成分は無視できる。
【0073】
<C−3.効果>
この発明にかかる実施の形態3によれば、半導体装置において、第1ダイオード素子であるESD保護素子D41のアノード電極側にアノード電極を配置し、第1ダイオード素子であるESD保護素子D41と逆直列に接続される第2ダイオード素子である感温ダイオード素子43と、第1ダイオード素子であるESD保護素子D41のアノード電極と、第2ダイオード素子である感温ダイオード素子43のアノード電極との間に配置されたアノード端子25とをさらに備えたことで、ESDサージが印加された場合でもセンスMOSFET素子32が破壊されることを、逆直列に接続したダイオード素子であるESD保護素子E42により防止できる。
【0074】
更に、電力半導体デバイス65がオン動作中に、逆直列に接続したダイオード素子(ESD保護素子E42)の他方を感温ダイオード素子として用いることができ、電力半導体デバイス65の過温度に対する保護が可能となる。ESD保護素子E42の一部を感温ダイオード素子として使用することができるので、小型の電力半導体デバイスを提供することもできる。
【0075】
また、この発明にかかる実施の形態3によれば、半導体装置において、第1、第2、第3MOSFETである主MOSFET素子31、センスMOSFET素子32、ESD保護素子A33および前記第1ダイオード素子であるESD保護素子D41、感温ダイオード素子43は、シリコンまたは炭化珪素基板1上に形成された、第1導電型のドリフト層2上に形成されるとともに、ドリフト層2の表面内に個別かつ選択的に形成された第2導電型のウェル層3a,3b,3c,3dと、ウェル層3a,3b,3c,3dの表面内に選択的に形成された、第2導電型の拡散層5a,5b,5c,5dとを備え、主MOSFET素子31、センスMOSFET素子32、ESD保護素子A33は、ドリフト層2と拡散層5a,5b,5cに挟まれたウェル層3a,3b,3c上に、ゲート絶縁膜7a,7b,7cを介して形成されたゲート電極8a,8b,8cをさらに備えることで、ESDサージが印加された場合でもセンスMOSFET素子32が破壊されることを、逆直列に接続したダイオード素子であるESD保護素子E42により防止できる。
【0076】
なお、本実施の形態3では、実施の形態1における第3MOSFETであるESD保護素子A33を用いた形態で示したが、実施の形態2における第3MOSFETであるESD保護素子B34を用いた形態での実施も可能である。
【符号の説明】
【0077】
1 シリコン基板又は炭化珪素基板、2 ドリフト層、3a,3b,3c,3d 第2導電型のウェル層、4a,4b,4c,4d 第1導電型の拡散層、5a,5b,5c,5d 第2導電型の拡散層、6 素子分離領域、7a,7b,7c ゲート絶縁膜、8a,8b,8c ゲート電極、11a,11b,11c MOSFET、21 ドレイン端子、22 ゲート端子、23 ソース端子、24 センスソース端子、25 アノード端子、31 主MOSFET素子、32 センスMOSFET素子、33 ESD保護素子A、34 ESD保護素子B、41 ESD保護素子D、42 ESD保護素子E、43 感温ダイオード素子、51 高抵抗素子、60,61,62,63,64,65 電力半導体デバイス、71 抵抗素子、72 ツェナーダイオード素子、100 ESDストレス印加装置。
【技術分野】
【0001】
本発明は、半導体装置に関し、特に例えばモータ等を駆動するスイッチング素子としての電力半導体デバイスの過電流、過温度保護に関する。
【背景技術】
【0002】
モータ等を駆動するスイッチング素子である電力半導体デバイスとして、シリコンMOSFET(Metal Oxide Semiconductor Field Effect Transistor)やシリコンIGBT(Insulated ゲート Bipolar Transistor)が挙げられる。近年では、炭化珪素MOSFETの適用も検討されている。いずれも、絶縁ゲート型半導体装置である。
【0003】
このようなMOSFETやIGBTで、負荷短絡時の過電流、過電圧を検出する高機能化の要求がある。例えば、過電流を検出するため、主電流を制御するMOSFET素子(主MOSFET素子と略す)に対して、並列に電流検出用のMOSFET素子(センスMOSFET素子と略す)を同一基板上に配置する構造が提案されている。主MOSFET素子とセンスMOSFET素子はほぼ同一構造のものであるが、主MOSFET素子は50A前後の電流を扱うのに対して、センスMOSFET素子では、5mA前後の電流を扱う。それ故、センスMOSFET素子の物理的なサイズは極めて小さくなる。サイズが極めて小さいことに起因し、センスMOSFET素子のゲート端子とセンスソース端子間で、サージ(静電気放電(ESD:ElectroStatic−Discharge))が混入する場合に、ゲート絶縁膜が破壊する現象がみられる。このようなESDは、例えば、ゲート端子やセンスソース端子へのワイヤボンディング時や、ハンドリング時に発生することがある。
【0004】
このESDによる破壊を防止するため、ゲート端子とセンスソース端子間にツェナーダイオード素子等のESD保護素子を配置する構造が提案されている。このような構造は、特許文献1の図1〜図6に示されている。センスMOSFET素子のドレイン端子とセンスソース端子間に対しても、ドレイン端子とセンスソース端子間にもツェナーダイオード素子をESD保護素子として配置する構造が提案されている。このような構造は、特許文献1の図6に示されている。
【0005】
また、センスMOSFET素子を持たない、絶縁ゲート型半導体装置において、ゲート端子とドレイン端子間に、ESD保護素子とは異なるが、ドレイン端子とソース端子間の過電圧に対するゲート端子の保護素子としてのツェナーダイオード素子とダイオード素子を直列に配置している構造が、特許文献2の図1に示されている。このような保護素子はスナバ素子と呼ばれるものである。このスナバ素子を構成する、直列接続されたツェナーダイオード素子とダイオード素子で、ダイオード素子を感温ダイオード素子として使用することも示されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開平3−016269号公報
【特許文献2】特開平11−340459号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
前述の特許文献1において、主MOSFET素子と並列に配置されるセンスMOSFET素子が同一基板上に作製され、センスMOSFET素子に対するESD保護素子としてツェナーダイオード素子が必要とされる。特許文献2においてもツェナーダイオード素子が必要とされる。このようなツェナーダイオード素子はポリシリコンで作られるのが一般的であるが、半導体基板内にも作られることもある。しかしながら、ツェナーダイオード素子を作るための製造プロセスが別途必要であった。よって半導体装置の作製コストが増加するという問題があった。
【0008】
本発明の目的は上記の問題を解決すべく、ツェナーダイオード素子が不要で、ESD耐性に優れるセンスMOSFET素子を搭載した半導体装置を提供することである。
【課題を解決するための手段】
【0009】
この発明の第1の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、前記ソース端子に接続された第3ゲート電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極およびボディ電極とを有する第3MOSFETと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子とを備える。
【0010】
また、この発明の第2の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、抵抗を介し前記センスソース端子に接続された第3ゲート電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極およびボディ電極とを有する第3MOSFETと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子とを備える。
【0011】
また、この発明の第3の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、前記センスソース端子に接続された第3ゲート電極と、フローティングであるボディ電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極とを有する第3MOSFETと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子とを備える。
【0012】
また、この発明の第4の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、前記センスソース端子に接続された第3ゲート電極と、前記ソース端子に接続されたボディ電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極とを有する第3MOSFETと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子とを備える。
【発明の効果】
【0013】
この発明の第1の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、前記ソース端子に接続された第3ゲート電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極およびボディ電極とを有する第3MOSFETと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子とを備えることにより、ESD保護素子である第3MOSFET、および第1ダイオード素子は、第1MOSFETを形成する工程により作製可能であり、新たにツェナーダイオード素子等のESD保護素子を作製する必要が無く、ESD耐性を確保したセンスMOSFET素子を備える半導体装置を作製するコストを減らすことが可能となる。
【0014】
また、この発明の第2の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、抵抗を介し前記センスソース端子に接続された第3ゲート電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極およびボディ電極とを有する第3MOSFETと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子とを備えることにより、ESD保護素子である第3MOSFET、および第1ダイオード素子は、第1MOSFETを形成する工程により作製可能であり、新たにツェナーダイオード素子等のESD保護素子を作製する必要が無く、ESD耐性を確保したセンスMOSFET素子を備える半導体装置を作製するコストを減らすことが可能となる。また、ESDストレスに対して第3MOSFETのゲート電極がフローティングとなるため、ESD保護素子として十分な機能を有することができる。
【0015】
また、この発明の第3の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、前記センスソース端子に接続された第3ゲート電極と、フローティングであるボディ電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極とを有する第3MOSFETと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子とを備えることにより、ESD保護素子である第3MOSFET、および第1ダイオード素子は、第1MOSFETを形成する工程により作製可能であり、新たにツェナーダイオード素子等のESD保護素子を作製する必要が無く、ESD耐性を確保したセンスMOSFET素子を備える半導体装置を作製するコストを減らすことが可能となる。また、ESDストレスに対して第3MOSFETのボディ電極がフローティングとなるため、ESD保護素子として十分な機能を有することができる。
【0016】
また、この発明の第4の態様にかかる半導体装置は、主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、前記センスソース端子に接続された第3ゲート電極と、前記ソース端子に接続されたボディ電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極とを有する第3MOSFETと、前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子とを備えることにより、ESD保護素子である第3MOSFET、および第1ダイオード素子は、第1MOSFETを形成する工程により作製可能であり、新たにツェナーダイオード素子等のESD保護素子を作製する必要が無く、ESD耐性を確保したセンスMOSFET素子を備える半導体装置を作製するコストを減らすことが可能となる。また、ESDストレスに対して第3MOSFETのボディ電極がフローティングとなるため、ESD保護素子として十分な機能を有することができる。
【図面の簡単な説明】
【0017】
【図1】この発明の実施の形態1に従うセンスMOSFET素子を搭載した電力半導体デバイスの等価回路を示す図である。
【図2】図1に示す電力半導体デバイスの一断面図を模式的に示す図である。
【図3】図1に示す電力半導体デバイスを上面からみて模式的に示す図である。
【図4】この発明の実施の形態1を補足説明するためのESD保護素子を搭載しない電力半導体デバイスの等価回路を示す図である。
【図5】この発明の実施の形態1に従う電力半導体デバイスを、モータ等を駆動するための一般的な適用例として示す図である。
【図6】この発明の実施の形態1に従うセンスMOSFET素子を搭載した他の構成の電力半導体デバイスの等価回路を示す図である。
【図7】この発明の実施の形態2に従うセンスMOSFET素子を搭載した電力半導体デバイスの等価回路を示す図である。
【図8】図7に示す電力半導体デバイスの一断面図を模式的に示す図である。
【図9】この発明の実施の形態2に従うセンスMOSFET素子を搭載した他の構成の電力半導体デバイスの等価回路を示す図である。
【図10】この発明の実施の形態3に従うセンスMOSFET素子を搭載した電力半導体デバイスの等価回路を示す図である。
【図11】図10に示す電力半導体デバイスの一断面図を模式的に示す図である。
【図12】この発明の実施の形態3に従う電力半導体デバイスを、モータ等を駆動するための一般的な適用例として示す図である。
【発明を実施するための形態】
【0018】
<A.実施の形態1>
<A−1.構成>
図1は、この発明の実施の形態1に従うセンスMOSFET素子を搭載した半導体装置である電力半導体デバイス61の等価回路を示す図である。
【0019】
実施の形態1の電力半導体デバイス61は、主電流を流すドレイン端子(D)21、主電流を制御するゲート端子(G)22、主電流を流すソース端子(S)23、電流検出用のセンスソース端子(SS)24を有している。主電流を制御する第1MOSFETである主MOSFET素子31と、過電流を検出する第2MOSFETであるセンスMOSFET素子32とは同一基板上に作製され、センスMOSFET素子32は主MOSFET素子31に対して並列に接続される。
【0020】
すなわち、センスMOSFET素子32のゲート電極(第2ゲート電極)と主MOSFET素子31のゲート電極(第1ゲート電極)とは共通のゲート端子22に接続され、センスMOSFET素子32のドレイン電極(第2ドレイン電極)と主MOSFET素子31のドレイン電極(第1ドレイン電極)とは共通のドレイン端子21に接続される。ただし、主MOSFET素子31のソース電極(第1ソース電極)はソース端子23に接続されるが、センスMOSFET素子32のソース電極(第2ソース電極)はセンスソース端子24に接続される。
【0021】
主MOSFET素子31はセルと呼ばれる多数のMOSFETで構成され、センスMOSFET素子32は同一構造のセルで数個のMOSFETから構成される。セル数に比例して、主MOSFET素子31は、50A前後の電流を扱い、センスMOSFET素子32は、5mA前後の電流を扱う。セル数の比は、10000:1程度である。
【0022】
センスMOSFET素子32のセルと同一構造のセルで構成される第3MOSFET、即ち、ESD保護素子A33のそのドレイン電極(第3ドレイン電極)は、センスMOSFET素子32と主MOSFET素子31に対して、共通のドレイン端子21に並列に接続される。また、ESD保護素子A33のソース電極(第3ソース電極)およびボディ電極はセンスソース端子24に接続され、ゲート電極(第3ゲート電極)はソース端子23に接続される。
【0023】
ゲート端子22とセンスソース端子24間に第1ダイオード素子、即ち、ESD保護素子D41が配置される。ESD保護素子D41は、カソード電極がゲート端子22に接続され、アノード電極がセンスソース端子24に接続される。
【0024】
図2は、図1の等価回路に対して電力半導体デバイス61の一断面図を模式的に示したものである。また図3は、上面からみた電力半導体デバイス61を模式的に示したものである。
【0025】
図2を参照し、シリコン基板又は炭化珪素基板1上に電力半導体デバイス61が作製される。主MOSFET素子31はセルと呼ばれる、数万個以上の多数のMOSFET11aで構成され、センスMOSFET素子32は数個のMOSFET11bで構成され、第3MOSFET素子、即ち、ESD保護素子A33は数十個のMOSFET11cで構成される。
【0026】
シリコン基板又は炭化珪素基板1は第1導電型であって、MOSFET11a、11b、11cのドレイン電極(第1、第2、第3ドレイン電極)となる。その基板1上に、第1導電型のドリフト層2が形成される。
【0027】
ドリフト層2の表面内に、MOSFET11aのボディとなる第2導電型のウェル層3a、およびMOSFET11bのボディとなる第2導電型のウェル層3b、ならびにMOSFET11cのボディとなる第2導電型のウェル層3cが個別に選択的に形成される。第2導電型のウェル層3a,3b,3cの濃度は、炭化珪素基板1を用いる場合には、1017〜1019/cm3の濃度となる。
【0028】
各ウェル層3a,3b,3cの表面内に、MOSFET11aのソース電極(第1ソース電極)となる第1導電型の拡散層4a、およびMOSFET11bのソース電極(第2ソース電極)となる第1導電型の拡散層4b、ならびにMOSFET11cのソース電極(第3ソース電極)となる第1導電型の拡散層4cが選択的に形成される。また、各ウェル層3a,3b,3c中に、MOSFET11aのボディ電極となる第2導電型の拡散層5a、MOSFET11bのボディ電極となる第2導電型の拡散層5b、MOSFET11cのボディ電極となる第2導電型の拡散層5cが形成される。
【0029】
ここで第1ダイオード素子であるESD保護素子D41は、図示はしないが追加の製造プロセスを必要とせず、ドリフト層中に形成されるMOSFET11aのボディとなる第2導電型のウェル層3aと、ソース電極となる第1導電型の拡散層4aとで作成することができる。
【0030】
すなわち、ESD保護素子A33を構成するMOSFET11cおよびESD保護素子D41は、主MOSFET素子31を構成するMOSFET11aと同工程で形成される。
【0031】
ドリフト層2が主表面に面した領域を、ウェル層3a,3b,3c、ソース電極である拡散層4a,4b,4cで挟む領域上に、MOSFET11aのゲート絶縁膜7a、ゲート電極8a(第1ゲート電極)、MOSFET11bのゲート絶縁膜7b、ゲート電極8b(第2ゲート電極)、MOSFET11cのゲート絶縁膜7c、ゲート電極8c(第3ゲート電極)が形成される。ゲート電極8a,8b,8cは通常、第1導電型のポリシリコンで作製されているが、第2導電型のポリシリコンで作成しても良い。MOSFET11a〜11c間には、酸化膜等で作製される素子分離領域6が形成されている。
【0032】
MOSFET11a、11b、11cのドレイン電極(第1、第2、第3ドレイン電極)は図1におけるドレイン端子21に接続される。MOSFET11aのゲート電極8a(第1ゲート電極)とMOSFET11bのゲート電極8b(第2ゲート電極)は図1におけるゲート端子22に接続される。MOSFET11cのゲート電極8c(第3ゲート電極)は図1におけるソース端子23に接続される。
【0033】
MOSFET11aのソース電極となる拡散層4aとボディ電極となる拡散層5aは図1におけるソース端子23に接続され、MOSFET11bの拡散層4bと拡散層5b、MOSFET11cの拡散層4cと拡散層5cは、図1におけるセンスソース端子24に接続される。
【0034】
ゲート端子22、ソース端子23、センスソース端子24は、図3の上面から見た模式図に示すような、外部回路と接続するためのワイヤボンディング用のゲートPAD(22PAD)、ソースPAD(23PAD)、センスソースPAD(24PAD)に接続されている。センスソースPAD(24PAD)下部に、図1におけるセンスMOSFET素子32、ESD保護素子A33、ESD保護素子D41が形成されている。
【0035】
図4(c)はESD保護素子A33とESD保護素子D41が搭載されていない電力半導体デバイス60の等価回路図である。併せて、ゲート端子(G)22とセンスソース端子(SS)24間にESDストレス印加装置100を接続した構成を示すものである。ESDストレス印加装置100は、例えば、HBM(Human Body Model)に基づく電圧サージを印加する装置である。図4(a)は、センスMOSFET素子32を搭載する(図4(c))電力半導体デバイス60のHBMストレス印加試験結果であり、4kVのHBMストレスを、ゲート端子22とセンスソース端子24間に、および図4(b)は、同HBMストレス印加試験結果であり、ドレイン端子21とセンスソース端子24間に印加した場合のセンスMOSFET素子32の破壊、若しくは劣化の有無を示したものである。なお、ゲート端子22とセンスソース端子24にHBMストレスを印加する場合に、ドレイン端子21とソース端子23には何も接続しない状態、即ちOPENとしている。電力半導体デバイス60をハンドリングする場合やワイヤボンディングする場合を想定しているためである。
【0036】
図4(a)から、ゲート端子22に+4kVを印加した場合に破壊、もしくは劣化は無く、−4kVを印加した場合は完全な破壊が見られた。+4kVで破壊、もしくは劣化が無いのは、主MOSFET素子31とセンスMOSFET素子32のドレイン端子21が共通であることから、+4kVが印加されても、主MOSFET素子31の入力容量が極めて大きいため、センスMOSFET素子32のゲート絶縁膜には、5MV/cm以下の電界強度が印加されるに留まるためである。一方、−4kVが印加される場合は、センスMOSFET素子32のゲート絶縁膜には、10MV/cm以上の電界強度が印加され、破壊に至る。
【0037】
また、図4(b)からは、+4kV、−4kVのいずれにおいても破壊が認められた。これは上記のゲート絶縁膜の破壊とは異なり、MOSFET素子のドレイン電極部のPN接合の熱的な破壊によるものである。
【0038】
即ち図4(a)から、ゲート端子22に負のESDストレスが印加され、センスソース端子24への放電の場合にESD保護素子が必要不可欠であり、ダイオード素子であればこの要求を必要最小限で満たすことがわかる。即ち、第1ダイオード素子であるESD保護素子D41を配置すればよいこととなる(図1)。前述のようにこの第1ダイオード素子は、追加の製造プロセスを必要とせず、ドリフト層中に形成されるMOSFET11aのボディとなる第2導電型のウェル層3aと、ソース電極となる第1導電型の拡散層4aとで作成することができる。すなわち第1ダイオード素子であるESD保護素子D41は、基板1上に形成された、第1導電型のドリフト層2上に形成され、ドリフト層2の表面内に個別かつ選択的に形成された第2導電型のウェル層3aと、ウェル層3aの表面内に選択的に形成された、第1導電型の拡散層4aとを備えるものである。
【0039】
ただし、主MOSFET素子、およびセンスMOSFET素子に印加されるゲート制御電圧範囲は、−0.8V〜20V程度となる。
【0040】
更に、図4(b)から、ドレイン端子21とセンスソース端子24間には双方向のESDストレスに対して耐性を有する保護素子が必要で、即ち、数十個のセルで構成されるESD保護素子A33を配置すれば良い(図1)。前述のとおりESD保護素子A33は、構成するウェル層3c、および拡散層4cが、主MOSFET素子31におけるウェル層3a、および拡散層4aと同工程で拡散され、形成されるものである。また、ESD保護素子D41も、ウェル層3a、および拡散層4aと同工程で拡散される。
【0041】
<A−2.動作>
第1ダイオード素子であるESD保護素子D41の動作としては、ゲート端子22に正のESDストレスが印加された場合には、電流を流さず(動作せず)、ゲート端子22に負のESDストレスが印加された場合には、センスソース端子24からゲート端子22の方向へ電流を流し、センスMOSFET素子32のゲート絶縁膜にかかる電界を緩和する。
【0042】
第3MOSFETであるESD保護素子A33の動作としては、ドレイン端子21に負のESDストレスが印加された場合は、ボディ(第2導電型のウェル層3c)とドレイン電極(シリコン基板または炭化珪素基板1)間の寄生ダイオード素子の順方向動作により放電する。数十個のセルで構成されるため、ESDストレスに対して十分な電流の放電能力があるためである。
【0043】
一方、正のESDストレスが印加された場合は、ESD保護素子A33のゲート電極は、接続されたソース端子23がOPENとなっているためESDストレスに対して容量結合状態となり、ドレイン端子21に印加されるESDストレス電圧値に応じて、ゲート電圧が上昇し、ゲート電圧に応じたオン電流により放電する。同様に、数十個のセルで構成されるため、上記のオン電流がESDストレスに対して十分な放電能力となっているためである。
【0044】
図5は実施の形態1の電力半導体デバイス61を、モータ等を駆動するための一般的な適用例として示したものである。
【0045】
センスソース端子24とソース端子23間に抵抗素子71を接続する。5mA程度のセンスMOSFET素子32を流れる電流は、抵抗素子71を経由して、ソース端子23に流れ込む。センスソース端子24とゲート端子22間には図示しない短絡保護回路が配置されており、抵抗素子間の電圧値V1により、電力半導体デバイスの短絡による破壊に対して電力半導体デバイス61が保護される。一方、ゲート端子22とソース端子23には、2個のツェナーダイオード素子72を逆直列で接続する。このツェナーダイオード素子72は電力半導体デバイス61を外的なサージから保護するために配置するもので、例えば、システムレベルESDと呼ばれる規格を満たすために配置されるものである。
【0046】
<A−3.変形例>
前述の電力半導体デバイス61では、第3MOSFETであるESD保護素子A33のゲート電極はソース端子(S)23に接続されているが、センスソース端子(SS)24に接続することも可能である。
【0047】
図6は、その場合の電力半導体デバイス62の等価回路を示す図である。センスソース端子24への接続は、高抵抗素子51を介して行われる。すなわちゲート電極(第3ゲート電極)が抵抗を介してセンスソース端子24に接続され、ドレイン電極(第3ドレイン電極)がドレイン端子21に接続され、ソース電極(第3ソース電極)およびボディ電極がセンスソース端子24に接続されている。ESD保護素子以外の構成に関しては、図1に示すものと同様であるので説明を省略する。
【0048】
高抵抗素子51は、ゲート電極8a〜8cと同じ第1導電型のポリシリコンで作製され、抵抗値は1kΩ以上の値を有する。
【0049】
この場合の動作は、前述した第3MOSFETであるESD保護素子A33の動作とほぼ同様であるが、本構成ではゲート電極が1kΩ以上の高抵抗素子51により、ESDストレスに対してゲートがフローティングとなるため、ドレイン端子21に正のESDストレスが印加された場合、バイポーラ動作のオン電流により効果的に流すことができ、ESD保護素子として十分な機能を有することとなる。
【0050】
なお、ドレイン端子21に負のESDストレスが印加された場合には、図1のESD保護素子A33と同様に、寄生ダイオード素子の順方向動作により放電する。
【0051】
<A−4.効果>
この発明にかかる実施の形態1によれば、半導体装置において、主電流を制御するゲート端子22に接続された第1ゲート電極であるゲート電極と、主電流を流すドレイン端子21に接続された第1ドレイン電極であるドレイン電極と、主電流を流すソース端子23に接続された第1ソース電極であるソース電極とを有する第1MOSFETである主MOSFET素子31と、ゲート端子22に接続された第2ゲート電極であるゲート電極と、ドレイン端子21に接続された第2ドレイン電極であるドレイン電極と、電流検出用のセンスソース端子24に接続された第2ソース電極であるソース電極とを有する第2MOSFETであるセンスMOSFET素子32と、ソース端子23に接続された第3ゲート電極であるゲート電極と、ドレイン端子21に接続された第3ドレイン電極であるドレイン電極と、センスソース端子24に接続された第3ソース電極であるソース電極およびボディ電極とを有する第3MOSFETであるESD保護素子A33と、ゲート端子22に接続されたカソード電極と、センスソース端子24に接続されたアノード電極とを有する第1ダイオード素子であるESD保護素子D41とを備えることで、ESD保護素子A33、およびESD保護素子D41は、主MOSFET素子31を形成する工程により作製可能であり、新たにツェナーダイオード素子等のESD保護素子を作製する必要が無く、ESD耐性を確保したセンスMOSFET素子32を備える半導体装置を作製するコストを減らすことが可能となる。電力半導体デバイス61のハンドリング時などにESDサージが印加された場合、センスMOSFET素子32が破壊されることが防止できるESD耐性を備える。
【0052】
更に、第3MOSFETであるESD保護素子A33は、通常の動作時においては電流が流れない構成であり、センスMOSFET素子32用のセンスソースPAD(24PAD)下部に配置でき、ESD保護素子追加による電力半導体デバイスサイズの増大を抑えることができる。
【0053】
また、この発明にかかる実施の形態1によれば、半導体装置において、主電流を制御するゲート端子22に接続された第1ゲート電極であるゲート電極と、主電流を流すドレイン端子21に接続された第1ドレイン電極であるドレイン電極と、主電流を流すソース端子23に接続された第1ソース電極であるソース電極とを有する第1MOSFETである主MOSFET素子31と、ゲート端子22に接続された第2ゲート電極であるゲート電極と、ドレイン端子21に接続された第2ドレイン電極であるドレイン電極と、電流検出用のセンスソース端子24に接続された第2ソース電極であるソース電極とを有する第2MOSFETであるセンスMOSFET素子32と、抵抗を介しセンスソース端子24に接続された第3ゲート電極であるゲート電極と、ドレイン端子21に接続された第3ドレイン電極であるドレイン電極と、センスソース端子24に接続された第3ソース電極であるソース電極およびボディ電極とを有する第3MOSFETであるESD保護素子A33と、ゲート端子22に接続されたカソード電極と、センスソース端子24に接続されたアノード電極とを有する第1ダイオード素子であるESD保護素子D41とを備えることで、ESD保護素子A33、およびESD保護素子D41は、主MOSFET素子31を形成する工程により作製可能であり、新たにツェナーダイオード素子等のESD保護素子を作製する必要が無く、ESD耐性を確保したセンスMOSFET素子32を備える半導体装置を作製するコストを減らすことが可能となる。また、ゲート端子22とセンスソース端子24間のESDストレスに対してESD保護素子A33のゲート電極がフローティングとなるため、ESD保護素子として十分な機能を有することができる。
【0054】
また、この発明にかかる実施の形態1によれば、半導体装置において、第1、第2、第3MOSFETである主MOSFET素子31、センスMOSFET素子32、ESD保護素子A33および前記第1ダイオード素子であるESD保護素子D41は、シリコンまたは炭化珪素基板1上に形成された、第1導電型のドリフト層2上に形成されるとともに、ドリフト層2の表面内に個別かつ選択的に形成された第2導電型のウェル層3a,3b,3cと、ウェル層3a,3b,3cの表面内に選択的に形成された、第1導電型の拡散層4a,4b,4cとを備え、主MOSFET素子31、センスMOSFET素子32、ESD保護素子A33は、ドリフト層2と第1導電型の拡散層4a,4b,4cに挟まれたウェル層3a,3b,3c上に、ゲート絶縁膜7a,7b,7cを介して形成されたゲート電極8a,8b,8cをさらに備えることで、ESD保護素子A33、およびESD保護素子D41は、主MOSFET素子31を形成する工程により作製可能であり、新たにツェナーダイオード素子等のESD保護素子を作製する必要が無く、ESD耐性を確保したセンスMOSFET素子32を備える半導体装置を作製するコストを減らすことが可能となる。
【0055】
<B.実施の形態2>
<B−1.構成>
図7、図8は、この発明の実施の形態2に従うセンスMOSFET素子32を搭載した電力半導体デバイス63の等価回路を示す図、および一断面図を模式的に示したものである。
【0056】
この図7、図8に示す電力半導体デバイス63の構成は、図1のESD保護素子A33の構成が異なるものであり、その他の構成は図1に示すものと同様であって、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0057】
本実施の形態2では、ESD保護素子A33の代わりに、第3MOSFETとしてESD保護素子B34を適用する。ESD保護素子B34のゲート電極は、センスソース端子24に接続される。ドレイン電極はドレイン端子21へ、ソース電極はセンスソース端子24へそれぞれ接続されている。
【0058】
図8において、MOSFET11cのボディ電極となる第2導電型の拡散層5cは形成されていない(図2参照)。即ち、MOSFET11cのボディ(ボディ電極)が電気的にフローティングとなっている。また、MOSFET11cのソース電極(第3ソース電極)である拡散層4c、およびゲート電極8c(第3ゲート電極)はセンスソース端子24に接続され、ドレイン電極(第3ドレイン電極)であるシリコン基板又は炭化珪素基板1は、ドレイン端子21に接続される。その他の構成に関しては、図2に示したものと同様であり、説明は省略する。
【0059】
<B−2.動作>
次に、ESD保護素子B34の動作について説明する。基本的な動作は、実施の形態1の図6で示した、ESD保護素子A33と同じであるが、ドレイン端子への正、負双方のESDストレスに対して、バイポーラ動作のオン電流での放電となる。ドレイン端子へ正のESDストレスが印加された場合について説明すると、ボディ(ボディ電極)が電気的にフローティングとなっているため、ESDストレス、即ち、100ns程度のパルスに対してはボディ電位が上昇することで、バイポーラ動作のオン電流により効果的に流すことができるのである。即ち、ESD保護素子として十分な機能を有することとなる。
【0060】
<B−3.変形例>
前述の電力半導体デバイス63では、第3MOSFETであるESD保護素子B34のボディ(ボディ電極)は電気的にフローティングとなっているが、図9に示すようにボディ(ボディ電極)を主MOSFET素子31のボディ(ボディ電極)に接続することも可能である。言い換えれば、MOSFET11cのボディとなる第2導電型のウェル層3cを、図8に図示しない領域で、第2導電型のウェル層3aと重なる領域を形成し、MOSFET11aのボディ電極5aに接続することである。つまり、ボディ電極はソース端子23に接続されることになる。なお図7に示す場合と同様に、ゲート電極(第3ゲート電極)がセンスソース端子24に接続され、ドレイン電極(第3ドレイン電極)がドレイン端子21に接続され、ソース電極(第3ソース電極)がセンスソース端子24に接続されている。
【0061】
図9は、この場合の電力半導体デバイス64の等価回路を示す図である。前述のESD保護素子B34のボディ電極の接続以外の構成は図7に示したものと同様であるので、説明を省略する。またこの場合の動作は、ボディをフローティングにした図7の場合と同様であるので、説明を省略する。
【0062】
<B−4.効果>
この発明にかかる実施の形態2によれば、半導体装置において、主電流を制御するゲート端子22に接続された第1ゲート電極であるゲート電極と、主電流を流すドレイン端子21に接続された第1ドレイン電極であるドレイン電極と、主電流を流すソース端子23に接続された第1ソース電極であるソース電極とを有する第1MOSFETである主MOSFET素子31と、ゲート端子22に接続された第2ゲート電極であるゲート電極と、ドレイン端子21に接続された第2ドレイン電極であるドレイン電極と、電流検出用のセンスソース端子24に接続された第2ソース電極であるソース電極とを有する第2MOSFETであるセンスMOSFET素子32と、センスソース端子24に接続された第3ゲート電極であるゲート電極と、フローティングであるボディ電極と、ドレイン端子21に接続された第3ドレイン電極であるドレイン電極と、センスソース端子24に接続された第3ソース電極であるソース電極とを有する第3MOSFETであるESD保護素子B34と、ゲート端子22に接続されたカソード電極と、センスソース端子24に接続されたアノード電極とを有する第1ダイオード素子であるESD保護素子D41とを備えることで、ESD保護素子B34、およびESD保護素子D41は、主MOSFET素子31を形成する工程により作製可能であり、新たにツェナーダイオード素子等のESD保護素子を作製する必要が無く、ESD耐性を確保したセンスMOSFET素子32を備える半導体装置を作製するコストを減らすことが可能となる。また、ゲート端子22とセンスソース端子24間のESDストレスに対してESD保護素子B34のボディ電極がフローティングとなるため、ESD保護素子として十分な機能を有することができる。
【0063】
また、この発明にかかる実施の形態2によれば、半導体装置において、主電流を制御するゲート端子22に接続された第1ゲート電極であるゲート電極と、主電流を流すドレイン端子21に接続された第1ドレイン電極であるドレイン電極と、主電流を流すソース端子23に接続された第1ソース電極であるソース電極とを有する第1MOSFETである主MOSFET素子31と、ゲート端子22に接続された第2ゲート電極であるゲート電極と、ドレイン端子21に接続された第2ドレイン電極であるドレイン電極と、電流検出用のセンスソース端子24に接続された第2ソース電極であるソース電極とを有する第2MOSFETであるセンスMOSFET素子32と、センスソース端子24に接続された第3ゲート電極であるゲート電極と、ソース端子23に接続されたボディ電極と、ドレイン端子21に接続された第3ドレイン電極であるドレイン電極と、センスソース端子24に接続された第3ソース電極であるソース電極とを有する第3MOSFETであるESD保護素子B34と、ゲート端子22に接続されたカソード電極と、センスソース端子24に接続されたアノード電極とを有する第1ダイオード素子であるESD保護素子D41とを備えることで、ESD保護素子B34、およびESD保護素子D41は、主MOSFET素子31を形成する工程により作製可能であり、新たにツェナーダイオード素子等のESD保護素子を作製する必要が無く、ESD耐性を確保したセンスMOSFET素子32を備える半導体装置を作製するコストを減らすことが可能となる。また、ゲート端子22とセンスソース端子24間のESDストレスに対してESD保護素子B34のボディ電極がフローティングとなるため、ESD保護素子として十分な機能を有することができる。
【0064】
<C.実施の形態3>
<C−1.構成>
図10は、この発明の実施の形態3に従うセンスMOSFET素子を搭載した電力半導体デバイス65の等価回路を示す図である。図10に示す電力半導体デバイス65の構成は、図1のESD保護素子D41の構成が異なるものであり、その他の構成は図1に示すものと同様であるので、その詳細説明は省略する。
【0065】
本実施の形態3では、ESD保護素子D41の代わりに、ESD保護素子E42を適用する。ESD保護素子E42は、2対のダイオード素子(第1、第2ダイオード素子)が近接して逆直列で接続される形態を有している。第1、第2ダイオード素子のアノード電極側がお互いに接続され、他方をゲート端子(G)22、もう一方がセンスソース端子(SS)24に接続される。アノード電極の接続点に、アノード端子(A)25が配置される。アノード端子25とセンスソース端子24間のダイオード素子は、感温ダイオード素子43として機能するものである。
【0066】
図11は、図10の等価回路に対して、電力半導体デバイス65の一断面図を模式的に示したものである。
【0067】
シリコン基板又は炭化珪素基板1上のドリフト層2中に、MOSFET11aのボディとなる第2導電型のウェル層3aと同じ、第2導電型のウェル層3dが形成される。ウェル層3d中に、ダイオード素子のカソード電極となる第1導電型の2個の拡散層4dが一定の距離(D1)を離して対向して配置される。また、ウェル層3d中にアノード電極となる第2導電型の拡散層5dが形成される。ウェル層3d、第1導電型の拡散層4d、第2導電型の拡散層5dとも、ウェル層3a〜3c、同拡散層4a〜4c、同拡散層5a〜5cと同じ工程で形成される。すなわち、第1、第2ダイオード素子としてのESD保護素子E42は、基板1上に形成された、第1導電型のドリフト層2上に形成され、ドリフト層2の表面内に個別かつ選択的に形成された第2導電型のウェル層3dと、ウェル層3dの表面内に選択的に形成された、第1導電型の拡散層4dとを備えるものである。
【0068】
アノード電極となる拡散層5dはアノード端子(A)25に接続され、カソード電極となる拡散層4dはそれぞれゲート端子(G)22、センスソース端子(SS)24に接続される。
【0069】
<C−2.動作>
次に、ESD保護素子E42の動作について説明する。基本的な動作としては、図7におけるESD保護素子B34と同じで、第2導電型のウェル層3dにアノード端子が接続されているものの、電力半導体デバイス65のハンドリング時においては、ボディであるウェル層3dが電気的にフローティングとなっているため、バイポーラ動作によりESDストレスを放電することができる。
【0070】
図12は実施の形態3の電力半導体デバイス65を、モータ等を駆動するための一般的な適用例として示したものである。
【0071】
図5と異なる点は、アノード端子25が追加されたことで、アノード端子25とセンスソース端子24間に図示しない過温度保護回路が配置されることである。過温度保護回路は、感温ダイオード素子43に一定電流、例えば10μAを供給することで、電力半導体デバイス65の温度上昇に起因する破壊に対して、電力半導体デバイス65を保護する働きを有する。具体的には、電力半導体デバイス65がオン動作中で、デバイス自体の温度変動に対して、アノード端子25とセンスソース端子24間に発生する電圧値V2がある一定値を下回る場合に、電力半導体デバイス65をオフする機能を持たせることが可能であることである。
【0072】
なお、過電流を検出するセンスMOSFET素子32に流れる電流は5mA程度であるのに対して、感温ダイオード素子43に流れる電流は10μAであるので、抵抗素子間に発生するV1値に対する、感温ダイオード素子43に流れる電流に対する寄与成分は無視できる。
【0073】
<C−3.効果>
この発明にかかる実施の形態3によれば、半導体装置において、第1ダイオード素子であるESD保護素子D41のアノード電極側にアノード電極を配置し、第1ダイオード素子であるESD保護素子D41と逆直列に接続される第2ダイオード素子である感温ダイオード素子43と、第1ダイオード素子であるESD保護素子D41のアノード電極と、第2ダイオード素子である感温ダイオード素子43のアノード電極との間に配置されたアノード端子25とをさらに備えたことで、ESDサージが印加された場合でもセンスMOSFET素子32が破壊されることを、逆直列に接続したダイオード素子であるESD保護素子E42により防止できる。
【0074】
更に、電力半導体デバイス65がオン動作中に、逆直列に接続したダイオード素子(ESD保護素子E42)の他方を感温ダイオード素子として用いることができ、電力半導体デバイス65の過温度に対する保護が可能となる。ESD保護素子E42の一部を感温ダイオード素子として使用することができるので、小型の電力半導体デバイスを提供することもできる。
【0075】
また、この発明にかかる実施の形態3によれば、半導体装置において、第1、第2、第3MOSFETである主MOSFET素子31、センスMOSFET素子32、ESD保護素子A33および前記第1ダイオード素子であるESD保護素子D41、感温ダイオード素子43は、シリコンまたは炭化珪素基板1上に形成された、第1導電型のドリフト層2上に形成されるとともに、ドリフト層2の表面内に個別かつ選択的に形成された第2導電型のウェル層3a,3b,3c,3dと、ウェル層3a,3b,3c,3dの表面内に選択的に形成された、第2導電型の拡散層5a,5b,5c,5dとを備え、主MOSFET素子31、センスMOSFET素子32、ESD保護素子A33は、ドリフト層2と拡散層5a,5b,5cに挟まれたウェル層3a,3b,3c上に、ゲート絶縁膜7a,7b,7cを介して形成されたゲート電極8a,8b,8cをさらに備えることで、ESDサージが印加された場合でもセンスMOSFET素子32が破壊されることを、逆直列に接続したダイオード素子であるESD保護素子E42により防止できる。
【0076】
なお、本実施の形態3では、実施の形態1における第3MOSFETであるESD保護素子A33を用いた形態で示したが、実施の形態2における第3MOSFETであるESD保護素子B34を用いた形態での実施も可能である。
【符号の説明】
【0077】
1 シリコン基板又は炭化珪素基板、2 ドリフト層、3a,3b,3c,3d 第2導電型のウェル層、4a,4b,4c,4d 第1導電型の拡散層、5a,5b,5c,5d 第2導電型の拡散層、6 素子分離領域、7a,7b,7c ゲート絶縁膜、8a,8b,8c ゲート電極、11a,11b,11c MOSFET、21 ドレイン端子、22 ゲート端子、23 ソース端子、24 センスソース端子、25 アノード端子、31 主MOSFET素子、32 センスMOSFET素子、33 ESD保護素子A、34 ESD保護素子B、41 ESD保護素子D、42 ESD保護素子E、43 感温ダイオード素子、51 高抵抗素子、60,61,62,63,64,65 電力半導体デバイス、71 抵抗素子、72 ツェナーダイオード素子、100 ESDストレス印加装置。
【特許請求の範囲】
【請求項1】
主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、
前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、
前記ソース端子に接続された第3ゲート電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極およびボディ電極とを有する第3MOSFETと、
前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子と、
を備える半導体装置。
【請求項2】
主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、
前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、
抵抗を介し前記センスソース端子に接続された第3ゲート電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極およびボディ電極とを有する第3MOSFETと、
前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子と、
を備える半導体装置。
【請求項3】
主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、
前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、
前記センスソース端子に接続された第3ゲート電極と、フローティングであるボディ電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極とを有する第3MOSFETと、
前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子と、
を備える半導体装置。
【請求項4】
主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、
前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、
前記センスソース端子に接続された第3ゲート電極と、前記ソース端子に接続されたボディ電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極とを有する第3MOSFETと、
前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子と、
を備える半導体装置。
【請求項5】
前記第1ダイオード素子の前記アノード電極側にアノード電極を配置し、前記第1ダイオード素子と逆直列に接続される第2ダイオード素子と、
前記第1ダイオード素子のアノード電極と、前記第2ダイオード素子のアノード電極との間に配置されたアノード端子とをさらに備えた、
請求項1〜4のいずれかに記載の半導体装置。
【請求項6】
前記第1、第2、第3MOSFETおよび前記第1、第2ダイオード素子は、
シリコンまたは炭化珪素基板上に形成された、第1導電型のドリフト層上に形成されるとともに、
前記ドリフト層の表面内に個別かつ選択的に形成された第2導電型のウェル層と、
前記ウェル層の表面内に選択的に形成された、第1導電型の拡散層とを備え、
前記第1、第2、第3MOSFETは、
前記ドリフト層と前記拡散層に挟まれた前記ウェル層上に、ゲート絶縁膜を介して形成されたゲート電極をさらに備える、
請求項1〜5のいずれかに記載の半導体装置。
【請求項7】
各前記ウェル層および各前記拡散層は、それぞれ同時に拡散され形成される、
請求項6に記載の半導体装置。
【請求項1】
主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、
前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、
前記ソース端子に接続された第3ゲート電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極およびボディ電極とを有する第3MOSFETと、
前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子と、
を備える半導体装置。
【請求項2】
主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、
前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、
抵抗を介し前記センスソース端子に接続された第3ゲート電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極およびボディ電極とを有する第3MOSFETと、
前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子と、
を備える半導体装置。
【請求項3】
主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、
前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、
前記センスソース端子に接続された第3ゲート電極と、フローティングであるボディ電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極とを有する第3MOSFETと、
前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子と、
を備える半導体装置。
【請求項4】
主電流を制御するゲート端子に接続された第1ゲート電極と、前記主電流を流すドレイン端子に接続された第1ドレイン電極と、前記主電流を流すソース端子に接続された第1ソース電極とを有する第1MOSFETと、
前記ゲート端子に接続された第2ゲート電極と、前記ドレイン端子に接続された第2ドレイン電極と、電流検出用のセンスソース端子に接続された第2ソース電極とを有する第2MOSFETと、
前記センスソース端子に接続された第3ゲート電極と、前記ソース端子に接続されたボディ電極と、前記ドレイン端子に接続された第3ドレイン電極と、前記センスソース端子に接続された第3ソース電極とを有する第3MOSFETと、
前記ゲート端子に接続されたカソード電極と、前記センスソース端子に接続されたアノード電極とを有する第1ダイオード素子と、
を備える半導体装置。
【請求項5】
前記第1ダイオード素子の前記アノード電極側にアノード電極を配置し、前記第1ダイオード素子と逆直列に接続される第2ダイオード素子と、
前記第1ダイオード素子のアノード電極と、前記第2ダイオード素子のアノード電極との間に配置されたアノード端子とをさらに備えた、
請求項1〜4のいずれかに記載の半導体装置。
【請求項6】
前記第1、第2、第3MOSFETおよび前記第1、第2ダイオード素子は、
シリコンまたは炭化珪素基板上に形成された、第1導電型のドリフト層上に形成されるとともに、
前記ドリフト層の表面内に個別かつ選択的に形成された第2導電型のウェル層と、
前記ウェル層の表面内に選択的に形成された、第1導電型の拡散層とを備え、
前記第1、第2、第3MOSFETは、
前記ドリフト層と前記拡散層に挟まれた前記ウェル層上に、ゲート絶縁膜を介して形成されたゲート電極をさらに備える、
請求項1〜5のいずれかに記載の半導体装置。
【請求項7】
各前記ウェル層および各前記拡散層は、それぞれ同時に拡散され形成される、
請求項6に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2010−263032(P2010−263032A)
【公開日】平成22年11月18日(2010.11.18)
【国際特許分類】
【出願番号】特願2009−111768(P2009−111768)
【出願日】平成21年5月1日(2009.5.1)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
【公開日】平成22年11月18日(2010.11.18)
【国際特許分類】
【出願日】平成21年5月1日(2009.5.1)
【出願人】(000006013)三菱電機株式会社 (33,312)
【Fターム(参考)】
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