【課題】ＭＯＳトランジスタとバイポーラトランジスタとを同時に形成する構成において、ダイオード電流の特性を安定化させつつ、ＭＯＳトランジスタの加工精度を維持する。
【解決手段】半導体装置１００は、ＭＯＳトランジスタ形成領域（２１０、２２０）と、エミッタ取出領域２０２、ベース取出領域２０４、およびコレクタ取出領域２０６を含むバイポーラトランジスタ形成領域２００とを含む。各領域は、素子分離絶縁膜１１０で分離されており、各領域の表面には、シリサイド層１２４が形成されている。素子分離絶縁膜１１０は、少なくともエミッタ取出領域２０２と接する箇所の表面高さがエミッタ取出領域２０２の基板１０２の表面高さ以上で、かつ、少なくともエミッタ取出領域２０２と接する箇所の表面高さがＭＯＳトランジスタ形成領域（２１０、２２０）と接する箇所の表面高さよりも高く形成されている。 （もっと読む）

【課題】アナログ処理の特性の向上を図れる集積回路装置及び電子機器等の提供。
【解決手段】集積回路装置は、信号が入力されるパッドＰＡＮＴと、パッドＰＡＮＴを介して入力される信号についてのアナログ処理を行うアナログ回路と、アナログ回路の信号入力ノードとパッドＰＡＮＴとの間に設けられるキャパシターＣＡを含む。パッドＰＡＮＴとキャパシターＣＡの一端とが、最上層金属層ＡＬＥで形成されるパッド配線ＬＮＰにより接続される。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法のうちの一部は、大部分が既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法のうちの一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより一層正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】耐圧を確保すると共に、回路を構成する面積の増大を抑えることのできる半導体装置の静電保護回路を提供する。
【解決手段】静電保護回路は、第１の導電型のウエル６４内に形成された第２の導電型の領域であるドレイン６８を一部の外部端子に接続され、ゲート７４と第１の導電型のウエル６４内に形成された第２の導電型の領域であるソース６６を共通接続された第１のＭＯＳトランジスタと、第１の導電型のウエル８４内に形成された第２の導電型の領域であるドレイン８８を第１のＭＯＳトランジスタのゲートとソースに共通接続され、ゲート９４と第１の導電型のウエル８４内に形成された前記第２の導電型の領域であるソース８６を電源端子５６に共通接続された第２のＭＯＳトランジスタとを有し、それぞれのＭＯＳトランジスタは、ドレインをコレクタとしウエルをベースとし、ソースをエミッタとする寄生トランジスタを形成する。 （もっと読む）

【課題】同一ウェル領域にしきい値の異なる絶縁ゲート電界効果トランジスタが形成された半導体集積回路を提供する。
【解決手段】第１抵抗を有する第１領域１４ａ、１４ｂ、１４ｃと第１抵抗より高い第２抵抗を有する第２領域１５ａ、１５ｂとが連接してなる第２導電型のウェル領域１３と、第１領域１４ｂ、１４ｃに形成された絶縁ゲート電界効果トランジスタ１６、１７と、を具備する。ウェル領域１３の一端からウェル領域１３の他端に通電し、電圧降下によりウェル領域１３内に電圧分布を生じさせる。 （もっと読む）

【課題】高耐圧な半導体装置の製造方法を提供する。
【解決手段】半導体層に対してマスクを用いて選択的にイオン注入を行い、半導体層に第１導電型の第１の半導体領域と、前記第１の半導体領域よりも第１導電型不純物濃度が低い第１導電型の第２の半導体領域とを同時に形成する工程と、第１の半導体領域上に第２導電型のソース領域を形成する工程と、第２の半導体領域上であってソース領域との間にゲート電極を挟む位置に第２導電型のドレイン領域を形成する工程と、半導体層におけるゲート電極とドレイン領域との間の表層部にドレイン領域に接しドレイン領域よりも不純物濃度が低い第２導電型のドリフト領域を形成する工程とを備えている。 （もっと読む）

【課題】ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを低減させる。
【解決手段】シリコン基板１上のメモリ領域ＲＭに形成された、ｎ型導電型である第１トランジスタＱ１は、ホウ素を含むメモリ用チャネル領域ＣＨ１と、メモリ用ゲート電極ＧＥ１の両側壁側下に形成された、ｎ型のメモリ用エクステンション領域ＥＴ１および酸素を含む拡散防止領域ＰＡ１とを有している。ここで、拡散防止領域ＰＡ１はメモリ用エクステンション領域ＥＴ１を内包するようにして形成されている。また、拡散防止領域ＰＡ１は、少なくともその一部が、メモリ用エクステンション領域ＥＴ１とメモリ用チャネル領域ＣＨ１との間に配置されている。 （もっと読む）

【課題】
電子デバイスにおける電力消費を低減するシステム及び方法が開示される。この構造及び方法は、大部分が、バルクＣＭＯＳのプロセスフロー及び製造技術を再利用することによって実現され得る。この構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することを可能にするとともに、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有し、それにより、電力制御の有意義な動的制御が可能になる。
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【課題】
幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。一部の構造及び方法は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。一部の構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得る。
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【課題】 ゲートとドレインの間で生じる電界集中を緩和する半導体装置を提供する。
【解決手段】本発明によれば，半導体基板上にゲート絶縁膜を介して形成された第１のゲート電極と、前記半導体基板上に前記ゲート絶縁膜を介して形成され、かつ、第１のゲート電極の側面に絶縁性のスペーサを介して配置された第２のゲート電極と、第１及び第２のゲート電極を挟むように前記半導体基板上に形成されたソース領域及びドレイン領域と、第１のゲート電極下方における前記半導体基板の一部の領域を挟むように形成され、第２のゲート電極及び前記ソース領域及びドレイン領域と重なるように形成された電界緩和領域と、を備える半導体装置が提供される。 （もっと読む）

【課題】ゲート電極に対する不純物の突き抜けを抑止する。
【課題を解決するための手段】半導体装置の製造方法は、基板上方に成膜した多結晶シリコンをエッチングして基板の第１領域上方に第１ゲート電極を形成し、基板の第２領域上方に第２ゲート電極を形成し、第１領域及び第１ゲート電極を覆う第１パターンを形成し、第２ゲート電極及び第１パターンをマスクにして第２領域に第１不純物を第１ドーズ量で注入して第２領域に第１エクステンション領域を形成し、第１ゲート電極、第１領域及び第２ゲート電極の上面を露出させた第２パターンを形成し、第１エクステンション領域を覆い、第１ゲート電極、第２ゲート電極及び第２パターンをマスクにして第１領域に第２不純物を第１ドーズ量よりも多いドーズ量で注入して第１領域に第２エクステンション領域を形成するとともに、第１ゲート電極及び第２ゲート電極の少なくとも上部をアモルファス化する。 （もっと読む）

【課題】簡易なプロセスで、高い埋め込み性を確保する必要のない半導体装置およびその製造方法を提供する。
【解決手段】半導体基板ＳＵＢの表面に、ソース領域ＳＯおよびドレイン領域ＤＲを有する高耐圧横型ＭＯＳトランジスタが完成される。そのトランジスタを平面視において取り囲む溝ＤＴＲが半導体基板ＳＵＢの表面に形成される。そのトランジスタ上を覆うように、かつ溝ＤＴＲ内に中空ＳＰを形成するようにトランジスタ上および溝ＤＴＲ内に絶縁膜ＩＩＡが形成される。層間絶縁膜ＩＩにトランジスタのソース領域ＳＯおよびドレイン領域ＤＲの各々に達するコンタクトホールＣＨが形成される。 （もっと読む）

方法および装置はトランジスタを製造するために提供される。トランジスタが、半導体材料１０４、１０６、１０８、１１０上に配置されたゲートスタック１４２、１４４、１４６を備える。ゲートスタックが、半導体材料上に堆積される酸化物層１２６、堆積された酸化物層上に配置された酸素拡散バリア層１２８、酸素拡散バリア層上に配置された高誘電率の誘電体層１３４、および高誘電率の誘電体層上に配置された酸素ゲッター導電性層１３８を備える。酸素拡散バリア層が、堆積された酸化物層から酸素ゲッター導電性層への酸素の拡散を防止する。
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【課題】
高温、長時間のアニールを必要とすることなく、低いオン抵抗を実現可能な高耐圧ＭＯＳトランジスタを含む半導体装置を提供する。
【解決手段】
半導体基板の高耐圧トランジスタ用第１導電型領域上にゲート電極を形成し、ゲート電極のドレイン側部分及びドレイン領域を覆う第１のマスクをイオン注入マスクとして、ゲート電極を貫通する加速エネルギで第１導電型の不純物イオンを注入して、ソース領域で深く、ゲート電極下方で浅いチャネルドーズ領域を形成し、ゲート電極のドレイン側部分及びドレイン領域を覆う第２のマスク及びゲート電極をイオン注入マスクとして第２導電型の不純物をイオン注入してソースエクステンション領域を形成し、半導体装置を製造する。 （もっと読む）

【課題】ソフトエラー耐性やラッチアップ耐性の更なる向上が求められている。
【解決手段】ＣＭＯＳレイアウトを有する半導体集積回路を以下のように構成する。その半導体集積回路（１）は、基板（２）と、基板（２）に、第１方向に沿って形成されたＮウェル（５）と、基板（２）に、第１方向に沿って形成され、素子分離領域（７）を介してＮウェル（５）の隣に形成されたＰウェル（６）とを備えていることが好ましい。そして、素子分離領域（７）よりも下の基板（２）に形成され、第１方向と異なる第２方向に沿って形成されたディープＮウェル（３）と、第２方向に沿って形成され、ディープＮウェル（３）に隣接して形成されたディープＰウェル（４）とを具備することが好ましい。 （もっと読む）

【課題】ＦＩＮＦＥＴにおいて、寄生抵抗の改善を図ることができる技術を提供する。
【解決手段】本発明におけるＦＩＮＦＥＴでは、サイドウォールＳＷを積層膜から形成している。具体的に、サイドウォールＳＷは、酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＳＮ１と、窒化シリコン膜ＳＮ１上に形成された酸化シリコン膜ＯＸ２から構成されている。一方、フィンＦＩＮ１の側壁には、サイドウォールＳＷが形成されていない。このように本発明では、ゲート電極Ｇ１の側壁にサイドウォールＳＷを形成し、かつ、フィンＦＩＮ１の側壁にサイドウォールＳＷを形成しない。 （もっと読む）

【課題】寄生容量を増やさずにソフトエラー率を低減することのできる半導体装置を提供する。
【解決手段】半導体基板の主表面に形成された第１導電型ウェルと、第１導電型ウェルの表面に形成されたトランジスタと、半導体基板の主表面に形成された素子分離絶縁領域と、第１導電型ウェルの表面に前記トランジスタと素子分離絶縁領域を隔てて形成され、底面の深さがおおよそ当該素子分離絶縁領域の底面と等しく、第１導電型ウェルより不純物濃度が高い第１導電型高濃度領域と、第１導電型高濃度領域の表面に形成されたウェルコンタクト電極と、を備える。 （もっと読む）

【課題】順方向基板バイアス電圧をかけたときの、Ｖｔｈの異なるトランジスタの速度の向上率をほぼ均等にすることのできる半導体集積回路を提供する。
【解決手段】低ＶｔｈのＰＭＯＳトランジスタが形成されるＮウェル領域（ＷＮ）１１へは、基板バイアス供給部ＶＰ１から基板バイアスＶｂｓＰ１を供給し、高ＶｔｈのＰＭＯＳトランジスタが形成されるＮウェル領域（ＷＮ）１２−１、１２−２、１２−３へは、基板バイアス供給部ＶＰ２から基板バイアスＶｂｓＰ２を供給する。 （もっと読む）

【課題】素子の特性や信頼性を向上させることが可能な半導体装置およびその製造方法を提供する。
【解決手段】Ｈｆを含む高誘電率ゲート絶縁膜３上にゲート電極１３、１４を有する相補型電界効果型トランジスタにおいて、ゲート電極１３、１４の少なくともゲート絶縁膜３に接する部分は、Ｎｉ組成が４０％を超えない結晶化したＮｉシリサイドを主成分とし、ｐチャネル上のゲート電極１４に含まれるＮｉシリサイドとゲート絶縁膜３との界面にＢ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌの中の少なくともひとつの元素を含み、且つ、ｎチャネル上のゲート電極１３に含まれるＮｉシリサイドとゲート絶縁膜３との界面にＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉの中の少なくともひとつの元素を含む半導体装置を提供する。 （もっと読む）

【課題】 入出力部の電源配線の近傍にバイパスコンデンサを配置する場合、ＬＳＩの端子数が多くなると、バイパスコンデンサを配置するための領域を確保することが困難になる。
【解決手段】 半導体基板の表面に、電子回路素子が形成されている電子回路領域が画定される。半導体基板の上に、一方に基準電位が印加され、他方に電源電圧が印加される第１及び第２の配線が配置される。シールリングが、電子回路領域を取り囲むように、半導体基板の上に配置される。シールリングは、第１の配線に電気的に接続される。第１の不純物拡散領域が、シールリングよりも内側において、半導体基板の表層部に形成される。第１の不純物拡散領域の上に誘電体膜が配置される。誘電体膜の上に、シールリングに電気的に接続され、導電材料で形成されたキャパシタ導電膜が配置される。 （もっと読む）