半導体装置の製造方法
【課題】ゲート電極に対する不純物の突き抜けを抑止する。
【課題を解決するための手段】半導体装置の製造方法は、基板上方に成膜した多結晶シリコンをエッチングして基板の第１領域上方に第１ゲート電極を形成し、基板の第２領域上方に第２ゲート電極を形成し、第１領域及び第１ゲート電極を覆う第１パターンを形成し、第２ゲート電極及び第１パターンをマスクにして第２領域に第１不純物を第１ドーズ量で注入して第２領域に第１エクステンション領域を形成し、第１ゲート電極、第１領域及び第２ゲート電極の上面を露出させた第２パターンを形成し、第１エクステンション領域を覆い、第１ゲート電極、第２ゲート電極及び第２パターンをマスクにして第１領域に第２不純物を第１ドーズ量よりも多いドーズ量で注入して第１領域に第２エクステンション領域を形成するとともに、第１ゲート電極及び第２ゲート電極の少なくとも上部をアモルファス化する。
【課題を解決するための手段】半導体装置の製造方法は、基板上方に成膜した多結晶シリコンをエッチングして基板の第１領域上方に第１ゲート電極を形成し、基板の第２領域上方に第２ゲート電極を形成し、第１領域及び第１ゲート電極を覆う第１パターンを形成し、第２ゲート電極及び第１パターンをマスクにして第２領域に第１不純物を第１ドーズ量で注入して第２領域に第１エクステンション領域を形成し、第１ゲート電極、第１領域及び第２ゲート電極の上面を露出させた第２パターンを形成し、第１エクステンション領域を覆い、第１ゲート電極、第２ゲート電極及び第２パターンをマスクにして第１領域に第２不純物を第１ドーズ量よりも多いドーズ量で注入して第１領域に第２エクステンション領域を形成するとともに、第１ゲート電極及び第２ゲート電極の少なくとも上部をアモルファス化する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
図１から図５は、従来の半導体装置の製造工程図である。図１の（Ａ）及び（Ｂ）は、半導体基板１の上にゲート絶縁膜２を形成し、ゲート絶縁膜２の上にゲート電極３Ａ及びゲート電極３Ｂが形成された場合の半導体装置の製造工程図である。ゲート電極３Ａ及びゲート電極３Ｂの材質は、ポリシリコンである。図１の（Ａ）では、半導体基板１における内部トランジスタが形成される領域（以下、「内部Ｔｒ領域」と表記する。）にゲート電極３Ａが形成されている。図１の（Ｂ）では、半導体基板１における入出力（Ｉ／Ｏ）トランジスタが形成される領域（以下、「入出力Ｔｒ領域」と表記する。）にゲート電極３Ｂが形成されている。また、図１の（Ａ）及び（Ｂ）において、素子分離領域４が形成されている。
【０００３】
ゲート電極３Ａ及びゲート電極３Ｂの形成後、図２の（Ａ）及び（Ｂ）に示すように、内部Ｔｒ領域を覆うようにレジストパターン５を形成する。レジストパターン５をマスクにして低ドーズ量でイオン注入を行うことにより、図２の（Ｂ）に示すように、入出力Ｔｒ領域にポケット領域６及びエクステンション領域７を形成する。入出力Ｔｒ領域に対するポケット領域６及びエクステンション領域７の形成は、低ドーズ量でイオン注入が行われるため、入出力Ｔｒ領域のゲート電極３Ｂのポリシリコンはアモルファス化しておらず微結晶の状態である。次に、レジストパターン５を除去し、ゲート電極３Ａ及びゲート電極３Ｂの側面にThinサイドウォール（ＳＷ）８を形成する。
【０００４】
次に、図３の（Ａ）及び（Ｂ）に示すように、入出力Ｔｒ領域を覆うようにレジストパターン９を形成する。レジストパターン９をマスクにして高ドーズ量でイオン注入を行うことにより、図３の（Ａ）に示すように、内部Ｔｒ領域にポケット領域１０及びエクステンション領域１１を形成する。内部Ｔｒ領域に対するポケット領域１０及びエクステンション領域１１の形成は、高ドーズ量でイオン注入が行われるため、図３の（Ａ）に示すように、内部Ｔｒ領域のゲート電極３Ａのポリシリコンの上部にアモルファス層１２が形成される。
【０００５】
そして、図４の（Ａ）及び（Ｂ）に示すように、ゲート電極３Ａ及びゲート電極３Ｂの側方にサイドウォール膜１３を形成する。サイドウォール膜１３の材質は窒化膜であり、窒化膜の成膜温度は５４５℃程度である。サイドウォール１３膜の材質が酸化膜の場合、酸化膜の成膜温度は５１５℃程度であるため、ゲート電極３Ａ及びゲート電極３Ｂのポリシリコンのグレイン成長が小さい。これに対して、窒化膜の成膜温度は、酸化膜の成膜温度よりも３０℃程度高く、ゲート電極３Ａ及びゲート電極３Ｂのポリシリコンのグレインサイズが大きくなり、ゲート電極３Ａ及びゲート電極３Ｂのポリシリコンは単結晶シリコン１４となる。
【０００６】
図５の（Ａ）及び（Ｂ）に示すように、内部Ｔｒ領域及び入出力Ｔｒ領域にソースドレイン拡散領域１５を形成する場合、内部Ｔｒ領域及び入出力Ｔｒ領域に対してイオン注入が行われる。内部Ｔｒ領域のゲート電極３Ａの上部にはアモルファス層１２が形成されているため、ゲート電極３Ａに対する不純物の突き抜けが起こり難い。しかし、入出力Ｔｒ領域のゲート電極３Ｂにはアモルファス層１２が形成されていないため、チャネリングが発生しやすくなり、ゲート電極３Ｂに対する不純物の突き抜けが起きやすい。ゲート電極３Ｂに対する不純物の突き抜けは、トランジスタ特性の変動を引き起こすため好ましくな
い。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１０４１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本件は、ゲート電極に対する不純物の突き抜けを抑止することを目的とする。
【課題を解決するための手段】
【０００９】
本件の一観点による半導体装置の製造方法は、基板上方に多結晶シリコンを成膜し、多結晶シリコンをエッチングすることにより、基板の第１領域上方に第１ゲート電極を形成し、基板の第２領域上方に第２ゲート電極を形成する工程と、第１領域及び第１ゲート電極を覆う第１レジストパターンを基板上方に形成する工程と、第２ゲート電極及び第１レジストパターンをマスクにして第２領域に第１不純物を第１ドーズ量で注入することにより、第２領域に第１エクステンション領域を形成する工程と、第１レジストパターンを除去する工程と、第１エクステンション領域を覆い、第１ゲート電極、第１領域及び第２ゲート電極の上面を露出させた第２レジストパターンを基板上方に形成する工程と、第１ゲート電極、第２ゲート電極及び第２レジストパターンをマスクにして第１領域に第２不純物を第１ドーズ量よりも多い第２ドーズ量で注入することにより、第１領域に第２エクステンション領域を形成するとともに、第１ゲート電極及び第２ゲート電極の少なくとも上部をアモルファス化する工程と、を備える。
【発明の効果】
【００１０】
本件によれば、ゲート電極に対する不純物の突き抜けを抑止することができる。
【図面の簡単な説明】
【００１１】
【図１】従来の半導体装置の製造工程図（その１）である。
【図２】従来の半導体装置の製造工程図（その２）である。
【図３】従来の半導体装置の製造工程図（その３）である。
【図４】従来の半導体装置の製造工程図（その４）である。
【図５】従来の半導体装置の製造工程図（その５）である。
【図６】実施例１に係る半導体装置の製造工程図（その１）である。
【図７】実施例１に係る半導体装置の製造工程図（その２）である。
【図８】実施例１に係る半導体装置の製造工程図（その３）である。
【図９】実施例１に係る半導体装置の製造工程図（その４）である。
【図１０】実施例１に係る半導体装置の製造工程図（その５）である。
【図１１】実施例１に係る半導体装置の製造工程図（その６）である。
【図１２】加速電圧を変更してイオン注入を行った場合におけるインジウム（Ｉｎ）の濃度プロファイルを示す図である。
【図１３】加速電圧を変更してイオン注入を行った場合における砒素（Ａｓ）の濃度プロファイルを示す図である。
【図１４】実施例１に係る半導体装置の製造工程図（その７）である。
【図１５】実施例１に係る半導体装置の製造工程図（その８）である。
【図１６】半導体基板２１にソースドレイン拡散領域３６及びソースドレイン拡散領域３７を形成する際のイオン注入直後のリン（Ｐ）の濃度プロファイルを示す図である。
【図１７】図５に示す従来例において、半導体基板１にソースドレイン拡散領域を形成する際のイオン注入直後のリン（Ｐ）の濃度プロファイルを示す図である。
【図１８】実施例２に係る半導体装置の製造工程図（その１）である。
【図１９】実施例２に係る半導体装置の製造工程図（その２）である。
【図２０】実施例２に係る半導体装置の製造工程図（その３）である。
【図２１】実施例２に係る半導体装置の製造工程図（その４）である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本実施形態に係る半導体装置及びその製造方法について説明する。以下の実施例の構成は例示であり、本実施形態に係る半導体装置及びその製造方法は実施例の構成に限定されない。
【実施例１】
【００１３】
本実施形態に係る半導体装置及びその製造方法の第１の実施例を説明する。実施例１に係る半導体装置の製造方法においては、内部トランジスタ及び入出力（Ｉ／Ｏ）トランジスタを同一の半導体基板に形成する。内部トランジスタは、例えば、電源電圧１．０Ｖで動作するｎ型Metal Oxide Semiconductor電界効果トランジスタ（ｎ型MOSFET）である。入出力（Ｉ／Ｏ）トランジスタは、例えば、電源電圧１．８Ｖ又は３．３Ｖで動作するｎ型MOSFETである。実施例１ではｎ型MOSFETを製造する例を示すが、これに限らず、ｐ型MOSFETを製造する場合に本実施形態に係る半導体装置及びその製造方法を適用してもよい。
【００１４】
図６は、実施例１に係る半導体装置の製造工程図である。実施例１に係る半導体装置の製造方法において、まず、図６の（Ａ）及び（Ｂ）に示すように、ｐ型の半導体基板２１の上にゲート絶縁膜２２を形成し、ゲート絶縁膜２２の上にポリシリコン（微結晶シリコン）膜２３を形成する。半導体基板２１は、例えばシリコン基板である。半導体基板２１には素子分離領域２４が形成されている。半導体基板２１に複数の素子分離領域２４を形成することにより、内部トランジスタが形成される領域（以下、「内部Ｔｒ領域」と表記する。）と、入出力（Ｉ／Ｏ）トランジスタが形成される領域（以下、「入出力Ｔｒ領域」と表記する。）とがそれぞれ画定される。素子分離領域２４は、例えば、Shallow Trench Isolation（ＳＴＩ）又はＬＯＣＯＳ法等の方法を用いて形成される。
【００１５】
内部Ｔｒ領域は、半導体基板２１のソースドレイン拡散領域、ポケット領域及びエクステンション領域（ソースドレイン拡張領域）が形成される領域（以下、「第１半導体領域」と表記する。）と、第１半導体領域の上方の領域とを含む。入出力Ｔｒ領域は、半導体基板２１のソースドレイン拡散領域、ポケット領域及びエクステンション領域（ソースドレイン拡張領域）が形成される領域（以下、「第２半導体領域」と表記する。）と、第２半導体領域の上方の領域とを含む。
【００１６】
ゲート絶縁膜２２は、例えば、ゲート酸化膜である。ゲート絶縁膜２２の成膜は、例えば、熱酸化法を用いて行われる。ゲート絶縁膜２２の膜厚は、内部Ｔｒ領域と入出力Ｔｒ領域とで異なっており、内部Ｔｒ領域におけるゲート絶縁膜２２の膜厚よりも、入出力Ｔｒ領域におけるゲート絶縁膜２２の膜厚は厚くなっている。これは、半導体基板２１の全面にゲート絶縁膜２２を成膜し、内部Ｔｒ領域におけるゲート絶縁膜２２をエッチングにより除去し、再度、半導体基板２１の全面にゲート絶縁膜２２を成膜することで、ゲート絶縁膜２２の膜厚を異ならせている。
【００１７】
ポリシリコン膜２３の成膜は、例えば、ＣＶＤ法を用いて、成膜温度６０５℃の条件で行われる。ポリシリコン膜２３の成膜の際、リン（Ｐ）や砒素（Ａｓ）等のｎ型不純物をポリシリコン膜２３に添加する。また、ポリシリコン膜２３の成膜後に、リン（Ｐ）や砒素（Ａｓ）等のｎ型不純物をポリシリコン膜２３にイオン注入してもよい。
【００１８】
次に、図７の（Ａ）及び（Ｂ）に示すように、内部Ｔｒ領域にゲート電極２５Ａを形成し、入出力Ｔｒ領域にゲート電極２５Ｂを形成する。換言すれば、半導体基板２１の第１
半導体領域の上方にゲート電極２５Ａが形成され、半導体基板２１の第２半導体領域の上方にゲート電極２５Ｂが形成される。例えば、スピンコート法によりポリシリコン膜２３の上にレジスト膜を塗布した後、フォトリソグラフィ技術によりレジスト膜をパターニングすることにより、ポリシリコン膜２３の上にレジストパターンを形成する。そして、レジストパターンをマスクにしてポリシリコン膜２３をエッチングすることにより、内部Ｔｒ領域にゲート電極２５Ａが形成され、入出力Ｔｒ領域にゲート電極２５Ｂが形成される。
【００１９】
次に、図８の（Ａ）及び（Ｂ）に示すように、半導体基板２１上方にレジストパターン２６を形成する。具体的には、図８の（Ａ）に示すように、半導体基板２１の第１半導体領域及びゲート電極２５Ａを覆うようにレジストパターン２６を形成する。また、図８の（Ｂ）に示すように、レジストパターン２６から半導体基板２１の第２半導体領域及びゲート電極２５Ｂが露出するようにレジストパターン２６には開口が設けられている。レジストパターン２６の形成は、例えば、スピンコート法によりゲート絶縁膜２２の上にレジスト膜を塗布した後、フォトリソグラフィ技術によりレジスト膜をパターニングすることにより行われる。
【００２０】
次に、図８の（Ａ）及び（Ｂ）に示すように、ゲート電極２５Ｂ及びレジストパターン２６をマスクにしてイオン注入を行うことにより、半導体基板２１の第２半導体領域にポケット領域２７及びエクステンション領域２８を形成する。例えば、ｐ型不純物としてボロン（Ｂ）を用いて、加速電圧を９ｋｅｖ、ドーズ量を３×１０１２／ｃｍ２、入射角を２８度の条件で４回それぞれ異なる方向からイオン注入を行う。そして、アニール（熱処理）を行い、半導体基板２１の第２半導体領域にポケット領域２７を形成する。また、例えば、ｎ型不純物として砒素（Ａｓ）を用いて、加速電圧を７ｋｅｖ、ドーズ量を７×１０１４／ｃｍ２、入射角を０度の条件でイオン注入を行う。そして、アニール（熱処理）を行い、半導体基板２１の第２半導体領域にエクステンション領域２８を形成する。
【００２１】
ポケット領域２７及びエクステンション領域２８の形成は、低ドーズ量でイオン注入が行われるため、入出力Ｔｒ領域のゲート電極２５Ｂのポリシリコンはアモルファス化しておらず微結晶の状態である。
【００２２】
次に、半導体基板２１上方のレジストパターン２６を除去する。例えば、レジストパターン２６の除去は、酸素ガス（Ｏ２）を含む気体に高周波を印加して生成するプラズマを用いたアッシング（灰化）法により行われる。
【００２３】
次に、ゲート電極２５Ａ及びゲート電極２５Ｂの側面にThinサイドウォール（ＳＷ）２９を形成する。ThinＳＷ２９の形成は、例えば、半導体基板２１の全面に酸化膜を形成し、酸化膜をエッチバックすることにより行われる。ただし、本実施形態では、ThinＳＷ２９を形成する例を示すが、ThinＳＷ２９の形成を省略してもよい。
【００２４】
次に、図９の（Ａ）及び（Ｂ）に示すように、半導体基板２１上方にレジストパターン３０を形成する。具体的には、図９の（Ｂ）に示すように、半導体基板２１の第２半導体領域及びゲート電極２５Ｂを覆うようにレジストパターン３０を形成する。図９の（Ａ）に示すように、レジストパターン３０から半導体基板２１の第１半導体領域及びゲート電極２５Ａが露出するようにレジストパターン３０には開口が設けられている。
【００２５】
次に、図１０の（Ａ）及び（Ｂ）に示すように、エッチバックを行い、レジストパターン３０からゲート電極２５Ｂの上面を露出させる。図１０の（Ｂ）においては、ゲート電極２５Ｂの上面とレジストパターン３０の上面とは段差ができているが、ゲート電極Ｂの上面とレジストパターン３０の上面とで段差が生じないようにエッジバックを行ってもよ
い。
【００２６】
次に、図１１の（Ａ）及び（Ｂ）に示すように、ゲート電極２５Ａ、ゲート電極２５Ｂ及びレジストパターン３０をマスクにしてイオン注入を行うことにより、半導体基板２１の第１半導体領域にポケット領域３１及びエクステンション領域３２を形成する。例えば、ｐ型不純物としてインジウム（Ｉｎ）を用いて、加速電圧を６０ｋｅｖ、ドーズ量を１．５×１０１３／ｃｍ２、入射角を２８度の条件で４回それぞれ異なる方向からイオン注入を行う。これにより、半導体基板２１の第１半導体領域にポケット領域３１を形成する。また、例えば、ｎ型不純物として砒素（Ａｓ）を用いて、加速電圧を１ｋｅｖ、ドーズ量を４×１０１４／ｃｍ２、入射角を０度の条件で４回イオン注入を行う。これにより、半導体基板２１の第１半導体領域にエクステンション領域３２を形成する。この後1000℃/１０secのアニール(熱処理)を行う。
【００２７】
ポケット領域３１及びエクステンション領域３２を形成するためのイオン注入は、高ドーズ量で行われる。すなわち、図９に示す半導体基板２１の第２半導体領域にポケット領域２７を形成するためのイオン注入よりも高ドーズ量の条件で、図１１に示す半導体基板２１の第１半導体領域にポケット領域３１を形成するためのイオン注入が行われる。また、図９に示す半導体基板２１の第２半導体領域にエクステンション領域２８を形成するためのイオン注入よりも高ドーズ量の条件で、図１１に示す半導体基板２１の第１半導体領域にエクステンション領域３２を形成するためのイオン注入が行われる。
【００２８】
図１１の（Ａ）及び（Ｂ）に示すように、内部Ｔｒ領域のゲート電極２５Ａ及び入出力Ｔｒ領域のゲート電極２５Ｂに高ドーズ量のイオン注入が同時に行われる。高ドーズ量のイオン注入により、半導体基板２１の第１半導体領域にポケット領域３１を形成するとともに、内部Ｔｒ領域のゲート電極２５Ａ及び入出力Ｔｒ領域のゲート電極２５Ｂの少なくとも上部にアモルファス層３３を形成することができる。また、高ドーズ量のイオン注入により、半導体基板２１の第１半導体領域にエクステンション領域３２を形成するとともに、内部Ｔｒ領域のゲート電極２５Ａ及び入出力Ｔｒ領域のゲート電極２５Ｂの少なくとも上部にアモルファス層３３を形成することができる。インジウム（Ｉｎ）や砒素（Ａｓ）を用いてイオン注入する場合、空乏化を発生させずに内部Ｔｒ領域のゲート電極２５Ａ及び入出力Ｔｒ領域のゲート電極２５Ｂの上部にアモルファス層３３を形成することができる。
【００２９】
図１２及び図１３を参照して、高ドーズ量でイオン注入を行うときの加速電圧について説明する。図１２は、加速電圧を変更してイオン注入を行った場合におけるインジウム（Ｉｎ）の濃度プロファイルを示す図である。加速電圧以外の条件は、ｐ型不純物としてインジウム（Ｉｎ）を用いて、ドーズ量を１．５×１０１３／ｃｍ２、入射角を２８度の条件で４回それぞれ異なる方向からイオン注入を行った。また、ゲート電極２５Ｂの膜厚（高さ）を９５ｎｍ、レジストパターンの膜厚（高さ）を９０ｎｍとしている。
【００３０】
図１２の縦軸は、インジウム（Ｉｎ）の濃度（１０１５〜１０２０atoms／ｃｍ３）を示している。図１２の横軸は、半導体基板２１の上面を基準として、レジストパターン３０、ゲート酸化膜２２及び半導体基板２１の厚さ（１０−８ｍ）、及び、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１の厚さ（１０−８ｍ）を示している。
【００３１】
図１２の実線Ｃは、加速電圧を８０ｋｅｖにしてイオン注入を行った場合について、レジストパターン３０、ゲート酸化膜２２及び半導体基板２１におけるインジウム（Ｉｎ）の濃度を示している。図１２の点線Ｄは、加速電圧を７５ｋｅｖにしてイオン注入を行った場合について、レジストパターン３０、ゲート酸化膜２２及び半導体基板２１におけるインジウム（Ｉｎ）の濃度を示している。図１２の破線Ｅは、加速電圧を７０ｋｅｖにし
てイオン注入を行った場合について、レジストパターン３０、ゲート酸化膜２２及び半導体基板２１におけるインジウム（Ｉｎ）の濃度を示している。
【００３２】
図１２の実線Ｆは、加速電圧を８０ｋｅｖにしてイオン注入を行った場合について、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１におけるインジウム（Ｉｎ）の濃度を示している。図１２の点線Ｇは、加速電圧を７５ｋｅｖにしてイオン注入を行った場合について、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１におけるインジウム（Ｉｎ）の濃度を示している。図１２の破線Ｈは、加速電圧を７０ｋｅｖにしてイオン注入を行った場合について、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１におけるインジウム（Ｉｎ）の濃度を示している。
【００３３】
図１２に示すように、加速電圧を７０ｋｅｖにしてイオン注入を行った場合、半導体基板２１におけるインジウム（Ｉｎ）の濃度は１０１７atoms／ｃｍ３以下である。半導体基板２１におけるインジウム（Ｉｎ）の濃度が１０１７atoms／ｃｍ３以下であれば、ゲート電極２５Ｂの閾値変化は生じにくい。したがって、加速電圧を７０ｋｅｖ以下でイオン注入を行えば、ゲート電極２５Ｂの閾値に影響を与えずに、半導体基板２１の第１半導体領域にポケット領域３１を形成することが可能である。
【００３４】
図１３は、加速電圧を変更してイオン注入を行った場合における砒素（Ａｓ）の濃度プロファイルを示す図である。加速電圧以外の条件は、ｎ型不純物として砒素（Ａｓ）を用いて、ドーズ量を４×１０１４／ｃｍ２、入射角を０度の条件で４回それぞれ異なる方向からイオン注入を行った。また、ゲート電極２５Ｂの膜厚（高さ）を９５ｎｍ、レジストパターンの膜厚（高さ）を９０ｎｍとしている。
【００３５】
図１３の縦軸は、砒素（Ａｓ）の濃度（１０１５〜１０２０atoms／ｃｍ３）を示している。図１３の横軸は、半導体基板２１の上面を基準として、レジストパターン３０、ゲート酸化膜２２及び半導体基板２１の厚さ（１０−８ｍ）、及び、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１の厚さ（１０−８ｍ）を示している。
【００３６】
図１３の実線Ｊは、加速電圧を１ｋｅｖにしてイオン注入を行った場合について、レジストパターン３０、ゲート酸化膜２２及び半導体基板２１における砒素（Ａｓ）の濃度を示している。図１３の点線Ｋは、加速電圧を４０ｋｅｖにしてイオン注入を行った場合について、レジストパターン３０、ゲート酸化膜２２及び半導体基板２１における砒素（Ａｓ）の濃度を示している。図１３の破線Ｌは、加速電圧を５０ｋｅｖにしてイオン注入を行った場合について、レジストパターン３０、ゲート酸化膜２２及び半導体基板２１における砒素（Ａｓ）の濃度を示している。
【００３７】
図１３の実線Ｍは、加速電圧を１ｋｅｖにしてイオン注入を行った場合について、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１における砒素（Ａｓ）の濃度を示している。図１３の点線Ｎは、加速電圧を４０ｋｅｖにしてイオン注入を行った場合について、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１における砒素（Ａｓ）の濃度を示している。図１３の破線Ｏは、加速電圧を５０ｋｅｖにしてイオン注入を行った場合について、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１における砒素（Ａｓ）の濃度を示している。
【００３８】
図１３に示すように、加速電圧を４０ｋｅｖにしてイオン注入を行った場合、半導体基板２１における砒素（Ａｓ）の濃度は１０１７atoms／ｃｍ３以下である。半導体基板２１における砒素（Ａｓ）の濃度が１０１７atoms／ｃｍ３以下であれば、ゲート電極２５Ｂの閾値変化は生じにくい。したがって、加速電圧を４０ｋｅｖ以下でイオン注入を行えば、ゲート電極２５Ｂの閾値に影響を与えずに、半導体基板２１の第１半導体領域にエク
ステンション領域３２を形成することが可能である。
【００３９】
実施例１に係る半導体装置の製造方法の説明に戻る。図１４の（Ａ）及び（Ｂ）に示すように、半導体基板２１上方のレジストパターン３０を除去する。例えば、レジストパターン３０の除去は、酸素ガス（Ｏ２）を含む気体に高周波を印加して生成するプラズマを用いたアッシング（灰化）法により行われる。
【００４０】
次に、図１４の（Ａ）及び（Ｂ）に示すように、内部Ｔｒ領域のゲート電極２５Ａの側方にサイドウォール膜３４を形成し、入出力Ｔｒ領域のゲート電極２５Ｂの側方にサイドウォール膜３４を形成する。サイドウォール膜３４は、例えば、窒化膜である。例えば、半導体基板２１上方に窒化膜を成膜した後、窒化膜をエッチバックすることによりゲート電極２５Ａ及びゲート電極２５Ｂの側方にサイドウォール膜３４を形成する。窒化膜の成膜は、例えば、シラン（ＳｉＨ４）とアンモニア（ＮＨ３）を用いたＣＶＤ法により、成膜温度５４５℃の条件で行われる。
【００４１】
窒化膜の成膜温度を５４５℃とする場合、ゲート電極２５Ａ及びゲート電極２５Ｂのポリシリコンのグレインサイズが大きくなり、ゲート電極２５Ａ及びゲート電極２５Ｂのポリシリコンは単結晶シリコン３５となる。図１４の（Ａ）及び（Ｂ）に示すように、ゲート電極２５Ａ及びゲート電極２５Ｂの上部にはアモルファス層３３が形成されているため、ゲート電極２５Ａ及びゲート電極２５Ｂは、上部がアモルファス層３３、下部が単結晶シリコン３５となる。
【００４２】
次に、図１５の（Ａ）及び（Ｂ）に示すように、イオン注入を行うことにより、半導体基板２１の第１半導体領域にソースドレイン拡散領域３６を形成し、半導体基板２１の第２半導体領域にソースドレイン拡散領域３７を形成する。
【００４３】
例えば、初めにｎ型不純物としてリン（Ｐ）を用いて、加速電圧を１５ｋｅｖ、ドーズ量を５×１０１３／ｃｍ２、入射角を０度の条件でイオン注入を行う。次にｎ型不純物としてリン（Ｐ）を用いて、加速電圧を５ｋｅｖ、ドーズ量を６×１０１５／ｃｍ２、入射角を０度の条件でイオン注入を行う。そして、１０３０℃/３secのアニール（熱処理）を行い、半導体基板２１の第１半導体領域にソースドレイン拡散領域３６を形成し、半導体基板２１の第２半導体領域にソースドレイン拡散領域３７を形成する。
【００４４】
このように、２回のイオン注入を行うことにより、半導体基板２１の第１半導体領域にソースドレイン拡散領域３６を形成し、半導体基板２１の第２半導体領域にソースドレイン拡散領域３７を形成する。異なる条件で２回のイオン注入を行うことにより、ソースドレイン拡散領域３６及びソースドレイン拡散領域３７に濃度勾配が形成される。
【００４５】
半導体基板２１にソースドレイン拡散領域３６及びソースドレイン拡散領域３７を形成する際のイオン注入により、ゲート電極２５Ａ及びゲート電極２５Ｂにはｎ型不純物が添加される。図１５の（Ａ）及び（Ｂ）に示すように、ゲート電極２５Ａ及びゲート電極２５Ｂの上部にはアモルファス層３３が形成されている。そのため、ゲート電極２５Ａ及びゲート電極２５Ｂの上部のアモルファス層３３によりチャネリングが抑制され、ゲート電極２５Ａ及びゲート電極２５Ｂに対するｎ型不純物の突き抜けが抑止される。したがって、アモルファス層３３は、ゲート電極２５Ａ及びゲート電極２５Ｂに対する不純物の突き抜けを抑止する抑止層として機能する。
【００４６】
図１６は、半導体基板２１にソースドレイン拡散領域３６及びソースドレイン拡散領域３７を形成する際のイオン注入直後のリン（Ｐ）の濃度プロファイルを示す図である。イオン注入は、ｎ型不純物としてリン（Ｐ）を用い、加速電圧を１５ｋｅｖ、ドーズ量を５
×１０１３／ｃｍ２、入射角を０度の条件、及び、加速電圧を５ｋｅｖ、ドーズ量を６×１０１５／ｃｍ２、入射角を０度の条件で行っている。
【００４７】
図１６の縦軸は、リン（Ｐ）の濃度（１０１５〜１０２２atoms／ｃｍ３）を示している。図１６の横軸は、半導体基板２１の上面を基準として、ゲート電極２５Ａ、ゲート酸化膜２２及び半導体基板２１の厚さ（１０−８ｍ）、及び、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１の厚さ（１０−８ｍ）を示している。
【００４８】
図１６の実線Ｐは、ゲート電極２５Ａ、ゲート酸化膜２２及び半導体基板２１におけるリン（Ｐ）の濃度を示している。図１６に示すように、ゲート酸化膜２２及び半導体基板２１にはリン（Ｐ）は存在しておらず、ゲート電極２５Ａに対するリン（Ｐ）の突き抜けが発生していないことがわかる。
【００４９】
図１６の実線Ｑは、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１におけるリン（Ｐ）の濃度を示している。図１６に示すように、ゲート酸化膜２２及び半導体基板２１にはリン（Ｐ）は存在しておらず、ゲート電極２５Ｂに対するリン（Ｐ）の突き抜けが発生していないことがわかる。
【００５０】
図１７は、図５に示す従来例において、半導体基板１にソースドレイン拡散領域を形成する際のイオン注入直後のリン（Ｐ）の濃度プロファイルを示す図である。イオン注入は、ｎ型不純物としてリン（Ｐ）を用い、加速電圧を１５ｋｅｖ、ドーズ量を５×１０１３／ｃｍ２、入射角を０度の条件、及び、加速電圧を５ｋｅｖ、ドーズ量を６×１０１５／ｃｍ２、入射角を０度の条件で行っている。
【００５１】
図１７の縦軸は、リン（Ｐ）の濃度（１０１５〜１０２２atoms／ｃｍ３）を示している。図１７の横軸は、半導体基板１の上面を基準として、ゲート電極３Ａ、ゲート酸化膜２及び半導体基板１の厚さ（１０−８ｍ）、及び、ゲート電極３Ｂ、ゲート酸化膜２及び半導体基板１の厚さ（１０−８ｍ）を示している。
【００５２】
図１７の実線Ｒは、ゲート電極３Ａ、ゲート酸化膜２及び半導体基板１におけるリン（Ｐ）の濃度を示しており、図１７の実線Ｓは、ゲート電極３Ｂ、ゲート酸化膜２及び半導体基板１におけるリン（Ｐ）の濃度を示している。図１７に示すように、ゲート酸化膜２及び半導体基板１にはリン（Ｐ）は存在しており、ゲート電極３Ｂに対するリン（Ｐ）の突き抜けが発生していることがわかる。
【００５３】
ポケット領域２７及びポケット領域３１は、空乏層の伸びを抑え、短チャネル効果を抑制する。実施例１に係る半導体装置の製造方法においては、半導体基板２１にポケット領域２７及びポケット領域３１を形成する例を示したが、半導体基板２１にポケット領域２７及びポケット領域３１を形成しないようにしてもよい。すなわち、図８において、半導体基板２１の第２半導体領域にポケット領域２７を形成しないようにしてもよい。また、図１１において、半導体基板２１の第１半導体領域にポケット領域３１を形成しないようにしてもよい。
【００５４】
図１１において、半導体基板２１の第１半導体領域にエクステンション領域３２を形成するためのイオン注入は、高ドーズの条件で行われている。そのため、半導体基板２１の第１半導体領域にポケット領域３１を形成しない場合であっても、図１１において、内部Ｔｒ領域のゲート電極２５Ａ及び入出力Ｔｒ領域のゲート電極２５Ｂの少なくとも上部にはアモルファス層３３が形成される。
【実施例２】
【００５５】
本実施形態に係る半導体装置及びその製造方法の第２の実施例を説明する。実施例１に係る半導体装置の製造方法においては、図９及び図１０で説明したように、半導体基板２１上方にレジストパターン３０を形成し、エッチバックを行うことにより、レジストパターン３０からゲート電極２５Ｂの上面を露出させた。実施例２に係る半導体装置の製造方法においては、露光量を調整することによって、レジストパターン４３からゲート電極２５Ｂの上面を露出させる例を説明する。なお、同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。また、必要に応じて図１から図１７の図面を参照する。
【００５６】
実施例２に係る半導体装置の製造方法においては、実施例１に係る半導体装置の製造方法の図６から図８で説明した工程と同様の工程を行う。そして、半導体基板２１上方のレジストパターン２６を除去する。次に、図１８の（Ａ）及び（Ｂ）に示すように、例えば、スピンコート法により半導体基板２１上方にレジスト膜４０を塗布する。
【００５７】
次に、図１９の（Ａ）及び（Ｂ）に示すように、半導体基板２１の第１半導体領域及び第２半導体領域の上方が開口されたフォトマスク（遮光部）４１を用いて、半導体基板２１の第１半導体領域及び第２半導体領域の上方に形成されたレジスト膜４０を露光する。例えば、エキシマレーザ（ＫｒＦ）を用いて、レジスト膜４０を露光する。この場合、露光量を調整することにより、図１９の（Ａ）及び（Ｂ）に示すように、半導体基板２１の第１半導体領域及び第２半導体領域の上方に形成されたレジスト膜４０の上部を露光する。なお、図１９の（Ａ）及び（Ｂ）では、半導体基板２１の第１半導体領域及び第２半導体領域の上方が開口されたフォトマスク４１を用いたが、半導体基板２１の第２半導体領域の上方のみが開口されたフォトマスク４１を用いてもよい。
【００５８】
次に、図２０の（Ａ）及び（Ｂ）に示すように、半導体基板２１の第１半導体領域の上方のみが開口されたフォトマスク（遮光部）４２を用いて、半導体基板２１の第１半導体領域の上方に形成されたレジスト膜４０を露光する。例えば、エキシマレーザ（ＫｒＦ）を用いて、レジスト膜４０を露光する。この場合、露光量を調整することにより、図２０の（Ａ）及び（Ｂ）に示すように、半導体基板２１の第１半導体領域の上方に形成されたレジスト膜４０の全部を露光する。
【００５９】
次に、図２１の（Ａ）及び（Ｂ）に示すように、レジスト膜４０を現像することにより、半導体基板２１の第１半導体領域、ゲート電極２５Ａ及びゲート電極２５Ｂの上面を露出させたレジストパターン４３を形成する。レジスト膜４０の現像は、例えば、薬液を用いたウェット処理により行う。図２１の（Ｂ）においては、ゲート電極２５Ｂの上面とレジストパターン４３の上面とは段差ができているが、露光量を調整することにより、ゲート電極Ｂの上面とレジストパターン４３の上面とで段差が生じないようにしてもよい。
【００６０】
半導体基板２１の第１半導体領域の上方のレジスト膜４０について、露光量を調整してレジスト膜４０の全部を露光した後、レジスト膜４０を現像する。これにより、半導体基板２１の第１半導体領域及びゲート電極２５Ａをレジストパターン４３から露出させることができる。また、半導体基板２１の第２半導体領域の上方のレジスト膜４０について、露光量を調整してレジスト膜４０の上部を露光した後、レジスト膜４０を現像する。これにより、ゲート電極２５Ｂの上面をレジストパターン４３から露出させることができる。レジストパターン４３からゲート電極２５Ｂの上面を露出させた後は、実施例１に係る半導体装置の製造方法の図１１、図１４及び図１５で説明した工程と同様の工程を行う。
【符号の説明】
【００６１】
１、２１ 半導体基板
２、２２ ゲート絶縁膜
３Ａ、３Ｂ、２５Ａ、２５Ｂ ゲート電極
４、２４ 素子分離領域
５、９、２６、３０、４３ レジストパターン
６、１０、２７、３１ ポケット領域
７、１１、２８、３２ エクステンション領域
８、２９ Thinサイドウォール
１２、３３ アモルファス層
１３、３４ サイドウォール膜
１４、３５ 単結晶シリコン
１５、３６、３７ ソースドレイン拡散領域
２３ ポリシリコン膜
４０ レジスト膜
４１、４２ フォトマスク（遮光部）
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
図１から図５は、従来の半導体装置の製造工程図である。図１の（Ａ）及び（Ｂ）は、半導体基板１の上にゲート絶縁膜２を形成し、ゲート絶縁膜２の上にゲート電極３Ａ及びゲート電極３Ｂが形成された場合の半導体装置の製造工程図である。ゲート電極３Ａ及びゲート電極３Ｂの材質は、ポリシリコンである。図１の（Ａ）では、半導体基板１における内部トランジスタが形成される領域（以下、「内部Ｔｒ領域」と表記する。）にゲート電極３Ａが形成されている。図１の（Ｂ）では、半導体基板１における入出力（Ｉ／Ｏ）トランジスタが形成される領域（以下、「入出力Ｔｒ領域」と表記する。）にゲート電極３Ｂが形成されている。また、図１の（Ａ）及び（Ｂ）において、素子分離領域４が形成されている。
【０００３】
ゲート電極３Ａ及びゲート電極３Ｂの形成後、図２の（Ａ）及び（Ｂ）に示すように、内部Ｔｒ領域を覆うようにレジストパターン５を形成する。レジストパターン５をマスクにして低ドーズ量でイオン注入を行うことにより、図２の（Ｂ）に示すように、入出力Ｔｒ領域にポケット領域６及びエクステンション領域７を形成する。入出力Ｔｒ領域に対するポケット領域６及びエクステンション領域７の形成は、低ドーズ量でイオン注入が行われるため、入出力Ｔｒ領域のゲート電極３Ｂのポリシリコンはアモルファス化しておらず微結晶の状態である。次に、レジストパターン５を除去し、ゲート電極３Ａ及びゲート電極３Ｂの側面にThinサイドウォール（ＳＷ）８を形成する。
【０００４】
次に、図３の（Ａ）及び（Ｂ）に示すように、入出力Ｔｒ領域を覆うようにレジストパターン９を形成する。レジストパターン９をマスクにして高ドーズ量でイオン注入を行うことにより、図３の（Ａ）に示すように、内部Ｔｒ領域にポケット領域１０及びエクステンション領域１１を形成する。内部Ｔｒ領域に対するポケット領域１０及びエクステンション領域１１の形成は、高ドーズ量でイオン注入が行われるため、図３の（Ａ）に示すように、内部Ｔｒ領域のゲート電極３Ａのポリシリコンの上部にアモルファス層１２が形成される。
【０００５】
そして、図４の（Ａ）及び（Ｂ）に示すように、ゲート電極３Ａ及びゲート電極３Ｂの側方にサイドウォール膜１３を形成する。サイドウォール膜１３の材質は窒化膜であり、窒化膜の成膜温度は５４５℃程度である。サイドウォール１３膜の材質が酸化膜の場合、酸化膜の成膜温度は５１５℃程度であるため、ゲート電極３Ａ及びゲート電極３Ｂのポリシリコンのグレイン成長が小さい。これに対して、窒化膜の成膜温度は、酸化膜の成膜温度よりも３０℃程度高く、ゲート電極３Ａ及びゲート電極３Ｂのポリシリコンのグレインサイズが大きくなり、ゲート電極３Ａ及びゲート電極３Ｂのポリシリコンは単結晶シリコン１４となる。
【０００６】
図５の（Ａ）及び（Ｂ）に示すように、内部Ｔｒ領域及び入出力Ｔｒ領域にソースドレイン拡散領域１５を形成する場合、内部Ｔｒ領域及び入出力Ｔｒ領域に対してイオン注入が行われる。内部Ｔｒ領域のゲート電極３Ａの上部にはアモルファス層１２が形成されているため、ゲート電極３Ａに対する不純物の突き抜けが起こり難い。しかし、入出力Ｔｒ領域のゲート電極３Ｂにはアモルファス層１２が形成されていないため、チャネリングが発生しやすくなり、ゲート電極３Ｂに対する不純物の突き抜けが起きやすい。ゲート電極３Ｂに対する不純物の突き抜けは、トランジスタ特性の変動を引き起こすため好ましくな
い。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１０４１７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本件は、ゲート電極に対する不純物の突き抜けを抑止することを目的とする。
【課題を解決するための手段】
【０００９】
本件の一観点による半導体装置の製造方法は、基板上方に多結晶シリコンを成膜し、多結晶シリコンをエッチングすることにより、基板の第１領域上方に第１ゲート電極を形成し、基板の第２領域上方に第２ゲート電極を形成する工程と、第１領域及び第１ゲート電極を覆う第１レジストパターンを基板上方に形成する工程と、第２ゲート電極及び第１レジストパターンをマスクにして第２領域に第１不純物を第１ドーズ量で注入することにより、第２領域に第１エクステンション領域を形成する工程と、第１レジストパターンを除去する工程と、第１エクステンション領域を覆い、第１ゲート電極、第１領域及び第２ゲート電極の上面を露出させた第２レジストパターンを基板上方に形成する工程と、第１ゲート電極、第２ゲート電極及び第２レジストパターンをマスクにして第１領域に第２不純物を第１ドーズ量よりも多い第２ドーズ量で注入することにより、第１領域に第２エクステンション領域を形成するとともに、第１ゲート電極及び第２ゲート電極の少なくとも上部をアモルファス化する工程と、を備える。
【発明の効果】
【００１０】
本件によれば、ゲート電極に対する不純物の突き抜けを抑止することができる。
【図面の簡単な説明】
【００１１】
【図１】従来の半導体装置の製造工程図（その１）である。
【図２】従来の半導体装置の製造工程図（その２）である。
【図３】従来の半導体装置の製造工程図（その３）である。
【図４】従来の半導体装置の製造工程図（その４）である。
【図５】従来の半導体装置の製造工程図（その５）である。
【図６】実施例１に係る半導体装置の製造工程図（その１）である。
【図７】実施例１に係る半導体装置の製造工程図（その２）である。
【図８】実施例１に係る半導体装置の製造工程図（その３）である。
【図９】実施例１に係る半導体装置の製造工程図（その４）である。
【図１０】実施例１に係る半導体装置の製造工程図（その５）である。
【図１１】実施例１に係る半導体装置の製造工程図（その６）である。
【図１２】加速電圧を変更してイオン注入を行った場合におけるインジウム（Ｉｎ）の濃度プロファイルを示す図である。
【図１３】加速電圧を変更してイオン注入を行った場合における砒素（Ａｓ）の濃度プロファイルを示す図である。
【図１４】実施例１に係る半導体装置の製造工程図（その７）である。
【図１５】実施例１に係る半導体装置の製造工程図（その８）である。
【図１６】半導体基板２１にソースドレイン拡散領域３６及びソースドレイン拡散領域３７を形成する際のイオン注入直後のリン（Ｐ）の濃度プロファイルを示す図である。
【図１７】図５に示す従来例において、半導体基板１にソースドレイン拡散領域を形成する際のイオン注入直後のリン（Ｐ）の濃度プロファイルを示す図である。
【図１８】実施例２に係る半導体装置の製造工程図（その１）である。
【図１９】実施例２に係る半導体装置の製造工程図（その２）である。
【図２０】実施例２に係る半導体装置の製造工程図（その３）である。
【図２１】実施例２に係る半導体装置の製造工程図（その４）である。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本実施形態に係る半導体装置及びその製造方法について説明する。以下の実施例の構成は例示であり、本実施形態に係る半導体装置及びその製造方法は実施例の構成に限定されない。
【実施例１】
【００１３】
本実施形態に係る半導体装置及びその製造方法の第１の実施例を説明する。実施例１に係る半導体装置の製造方法においては、内部トランジスタ及び入出力（Ｉ／Ｏ）トランジスタを同一の半導体基板に形成する。内部トランジスタは、例えば、電源電圧１．０Ｖで動作するｎ型Metal Oxide Semiconductor電界効果トランジスタ（ｎ型MOSFET）である。入出力（Ｉ／Ｏ）トランジスタは、例えば、電源電圧１．８Ｖ又は３．３Ｖで動作するｎ型MOSFETである。実施例１ではｎ型MOSFETを製造する例を示すが、これに限らず、ｐ型MOSFETを製造する場合に本実施形態に係る半導体装置及びその製造方法を適用してもよい。
【００１４】
図６は、実施例１に係る半導体装置の製造工程図である。実施例１に係る半導体装置の製造方法において、まず、図６の（Ａ）及び（Ｂ）に示すように、ｐ型の半導体基板２１の上にゲート絶縁膜２２を形成し、ゲート絶縁膜２２の上にポリシリコン（微結晶シリコン）膜２３を形成する。半導体基板２１は、例えばシリコン基板である。半導体基板２１には素子分離領域２４が形成されている。半導体基板２１に複数の素子分離領域２４を形成することにより、内部トランジスタが形成される領域（以下、「内部Ｔｒ領域」と表記する。）と、入出力（Ｉ／Ｏ）トランジスタが形成される領域（以下、「入出力Ｔｒ領域」と表記する。）とがそれぞれ画定される。素子分離領域２４は、例えば、Shallow Trench Isolation（ＳＴＩ）又はＬＯＣＯＳ法等の方法を用いて形成される。
【００１５】
内部Ｔｒ領域は、半導体基板２１のソースドレイン拡散領域、ポケット領域及びエクステンション領域（ソースドレイン拡張領域）が形成される領域（以下、「第１半導体領域」と表記する。）と、第１半導体領域の上方の領域とを含む。入出力Ｔｒ領域は、半導体基板２１のソースドレイン拡散領域、ポケット領域及びエクステンション領域（ソースドレイン拡張領域）が形成される領域（以下、「第２半導体領域」と表記する。）と、第２半導体領域の上方の領域とを含む。
【００１６】
ゲート絶縁膜２２は、例えば、ゲート酸化膜である。ゲート絶縁膜２２の成膜は、例えば、熱酸化法を用いて行われる。ゲート絶縁膜２２の膜厚は、内部Ｔｒ領域と入出力Ｔｒ領域とで異なっており、内部Ｔｒ領域におけるゲート絶縁膜２２の膜厚よりも、入出力Ｔｒ領域におけるゲート絶縁膜２２の膜厚は厚くなっている。これは、半導体基板２１の全面にゲート絶縁膜２２を成膜し、内部Ｔｒ領域におけるゲート絶縁膜２２をエッチングにより除去し、再度、半導体基板２１の全面にゲート絶縁膜２２を成膜することで、ゲート絶縁膜２２の膜厚を異ならせている。
【００１７】
ポリシリコン膜２３の成膜は、例えば、ＣＶＤ法を用いて、成膜温度６０５℃の条件で行われる。ポリシリコン膜２３の成膜の際、リン（Ｐ）や砒素（Ａｓ）等のｎ型不純物をポリシリコン膜２３に添加する。また、ポリシリコン膜２３の成膜後に、リン（Ｐ）や砒素（Ａｓ）等のｎ型不純物をポリシリコン膜２３にイオン注入してもよい。
【００１８】
次に、図７の（Ａ）及び（Ｂ）に示すように、内部Ｔｒ領域にゲート電極２５Ａを形成し、入出力Ｔｒ領域にゲート電極２５Ｂを形成する。換言すれば、半導体基板２１の第１
半導体領域の上方にゲート電極２５Ａが形成され、半導体基板２１の第２半導体領域の上方にゲート電極２５Ｂが形成される。例えば、スピンコート法によりポリシリコン膜２３の上にレジスト膜を塗布した後、フォトリソグラフィ技術によりレジスト膜をパターニングすることにより、ポリシリコン膜２３の上にレジストパターンを形成する。そして、レジストパターンをマスクにしてポリシリコン膜２３をエッチングすることにより、内部Ｔｒ領域にゲート電極２５Ａが形成され、入出力Ｔｒ領域にゲート電極２５Ｂが形成される。
【００１９】
次に、図８の（Ａ）及び（Ｂ）に示すように、半導体基板２１上方にレジストパターン２６を形成する。具体的には、図８の（Ａ）に示すように、半導体基板２１の第１半導体領域及びゲート電極２５Ａを覆うようにレジストパターン２６を形成する。また、図８の（Ｂ）に示すように、レジストパターン２６から半導体基板２１の第２半導体領域及びゲート電極２５Ｂが露出するようにレジストパターン２６には開口が設けられている。レジストパターン２６の形成は、例えば、スピンコート法によりゲート絶縁膜２２の上にレジスト膜を塗布した後、フォトリソグラフィ技術によりレジスト膜をパターニングすることにより行われる。
【００２０】
次に、図８の（Ａ）及び（Ｂ）に示すように、ゲート電極２５Ｂ及びレジストパターン２６をマスクにしてイオン注入を行うことにより、半導体基板２１の第２半導体領域にポケット領域２７及びエクステンション領域２８を形成する。例えば、ｐ型不純物としてボロン（Ｂ）を用いて、加速電圧を９ｋｅｖ、ドーズ量を３×１０１２／ｃｍ２、入射角を２８度の条件で４回それぞれ異なる方向からイオン注入を行う。そして、アニール（熱処理）を行い、半導体基板２１の第２半導体領域にポケット領域２７を形成する。また、例えば、ｎ型不純物として砒素（Ａｓ）を用いて、加速電圧を７ｋｅｖ、ドーズ量を７×１０１４／ｃｍ２、入射角を０度の条件でイオン注入を行う。そして、アニール（熱処理）を行い、半導体基板２１の第２半導体領域にエクステンション領域２８を形成する。
【００２１】
ポケット領域２７及びエクステンション領域２８の形成は、低ドーズ量でイオン注入が行われるため、入出力Ｔｒ領域のゲート電極２５Ｂのポリシリコンはアモルファス化しておらず微結晶の状態である。
【００２２】
次に、半導体基板２１上方のレジストパターン２６を除去する。例えば、レジストパターン２６の除去は、酸素ガス（Ｏ２）を含む気体に高周波を印加して生成するプラズマを用いたアッシング（灰化）法により行われる。
【００２３】
次に、ゲート電極２５Ａ及びゲート電極２５Ｂの側面にThinサイドウォール（ＳＷ）２９を形成する。ThinＳＷ２９の形成は、例えば、半導体基板２１の全面に酸化膜を形成し、酸化膜をエッチバックすることにより行われる。ただし、本実施形態では、ThinＳＷ２９を形成する例を示すが、ThinＳＷ２９の形成を省略してもよい。
【００２４】
次に、図９の（Ａ）及び（Ｂ）に示すように、半導体基板２１上方にレジストパターン３０を形成する。具体的には、図９の（Ｂ）に示すように、半導体基板２１の第２半導体領域及びゲート電極２５Ｂを覆うようにレジストパターン３０を形成する。図９の（Ａ）に示すように、レジストパターン３０から半導体基板２１の第１半導体領域及びゲート電極２５Ａが露出するようにレジストパターン３０には開口が設けられている。
【００２５】
次に、図１０の（Ａ）及び（Ｂ）に示すように、エッチバックを行い、レジストパターン３０からゲート電極２５Ｂの上面を露出させる。図１０の（Ｂ）においては、ゲート電極２５Ｂの上面とレジストパターン３０の上面とは段差ができているが、ゲート電極Ｂの上面とレジストパターン３０の上面とで段差が生じないようにエッジバックを行ってもよ
い。
【００２６】
次に、図１１の（Ａ）及び（Ｂ）に示すように、ゲート電極２５Ａ、ゲート電極２５Ｂ及びレジストパターン３０をマスクにしてイオン注入を行うことにより、半導体基板２１の第１半導体領域にポケット領域３１及びエクステンション領域３２を形成する。例えば、ｐ型不純物としてインジウム（Ｉｎ）を用いて、加速電圧を６０ｋｅｖ、ドーズ量を１．５×１０１３／ｃｍ２、入射角を２８度の条件で４回それぞれ異なる方向からイオン注入を行う。これにより、半導体基板２１の第１半導体領域にポケット領域３１を形成する。また、例えば、ｎ型不純物として砒素（Ａｓ）を用いて、加速電圧を１ｋｅｖ、ドーズ量を４×１０１４／ｃｍ２、入射角を０度の条件で４回イオン注入を行う。これにより、半導体基板２１の第１半導体領域にエクステンション領域３２を形成する。この後1000℃/１０secのアニール(熱処理)を行う。
【００２７】
ポケット領域３１及びエクステンション領域３２を形成するためのイオン注入は、高ドーズ量で行われる。すなわち、図９に示す半導体基板２１の第２半導体領域にポケット領域２７を形成するためのイオン注入よりも高ドーズ量の条件で、図１１に示す半導体基板２１の第１半導体領域にポケット領域３１を形成するためのイオン注入が行われる。また、図９に示す半導体基板２１の第２半導体領域にエクステンション領域２８を形成するためのイオン注入よりも高ドーズ量の条件で、図１１に示す半導体基板２１の第１半導体領域にエクステンション領域３２を形成するためのイオン注入が行われる。
【００２８】
図１１の（Ａ）及び（Ｂ）に示すように、内部Ｔｒ領域のゲート電極２５Ａ及び入出力Ｔｒ領域のゲート電極２５Ｂに高ドーズ量のイオン注入が同時に行われる。高ドーズ量のイオン注入により、半導体基板２１の第１半導体領域にポケット領域３１を形成するとともに、内部Ｔｒ領域のゲート電極２５Ａ及び入出力Ｔｒ領域のゲート電極２５Ｂの少なくとも上部にアモルファス層３３を形成することができる。また、高ドーズ量のイオン注入により、半導体基板２１の第１半導体領域にエクステンション領域３２を形成するとともに、内部Ｔｒ領域のゲート電極２５Ａ及び入出力Ｔｒ領域のゲート電極２５Ｂの少なくとも上部にアモルファス層３３を形成することができる。インジウム（Ｉｎ）や砒素（Ａｓ）を用いてイオン注入する場合、空乏化を発生させずに内部Ｔｒ領域のゲート電極２５Ａ及び入出力Ｔｒ領域のゲート電極２５Ｂの上部にアモルファス層３３を形成することができる。
【００２９】
図１２及び図１３を参照して、高ドーズ量でイオン注入を行うときの加速電圧について説明する。図１２は、加速電圧を変更してイオン注入を行った場合におけるインジウム（Ｉｎ）の濃度プロファイルを示す図である。加速電圧以外の条件は、ｐ型不純物としてインジウム（Ｉｎ）を用いて、ドーズ量を１．５×１０１３／ｃｍ２、入射角を２８度の条件で４回それぞれ異なる方向からイオン注入を行った。また、ゲート電極２５Ｂの膜厚（高さ）を９５ｎｍ、レジストパターンの膜厚（高さ）を９０ｎｍとしている。
【００３０】
図１２の縦軸は、インジウム（Ｉｎ）の濃度（１０１５〜１０２０atoms／ｃｍ３）を示している。図１２の横軸は、半導体基板２１の上面を基準として、レジストパターン３０、ゲート酸化膜２２及び半導体基板２１の厚さ（１０−８ｍ）、及び、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１の厚さ（１０−８ｍ）を示している。
【００３１】
図１２の実線Ｃは、加速電圧を８０ｋｅｖにしてイオン注入を行った場合について、レジストパターン３０、ゲート酸化膜２２及び半導体基板２１におけるインジウム（Ｉｎ）の濃度を示している。図１２の点線Ｄは、加速電圧を７５ｋｅｖにしてイオン注入を行った場合について、レジストパターン３０、ゲート酸化膜２２及び半導体基板２１におけるインジウム（Ｉｎ）の濃度を示している。図１２の破線Ｅは、加速電圧を７０ｋｅｖにし
てイオン注入を行った場合について、レジストパターン３０、ゲート酸化膜２２及び半導体基板２１におけるインジウム（Ｉｎ）の濃度を示している。
【００３２】
図１２の実線Ｆは、加速電圧を８０ｋｅｖにしてイオン注入を行った場合について、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１におけるインジウム（Ｉｎ）の濃度を示している。図１２の点線Ｇは、加速電圧を７５ｋｅｖにしてイオン注入を行った場合について、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１におけるインジウム（Ｉｎ）の濃度を示している。図１２の破線Ｈは、加速電圧を７０ｋｅｖにしてイオン注入を行った場合について、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１におけるインジウム（Ｉｎ）の濃度を示している。
【００３３】
図１２に示すように、加速電圧を７０ｋｅｖにしてイオン注入を行った場合、半導体基板２１におけるインジウム（Ｉｎ）の濃度は１０１７atoms／ｃｍ３以下である。半導体基板２１におけるインジウム（Ｉｎ）の濃度が１０１７atoms／ｃｍ３以下であれば、ゲート電極２５Ｂの閾値変化は生じにくい。したがって、加速電圧を７０ｋｅｖ以下でイオン注入を行えば、ゲート電極２５Ｂの閾値に影響を与えずに、半導体基板２１の第１半導体領域にポケット領域３１を形成することが可能である。
【００３４】
図１３は、加速電圧を変更してイオン注入を行った場合における砒素（Ａｓ）の濃度プロファイルを示す図である。加速電圧以外の条件は、ｎ型不純物として砒素（Ａｓ）を用いて、ドーズ量を４×１０１４／ｃｍ２、入射角を０度の条件で４回それぞれ異なる方向からイオン注入を行った。また、ゲート電極２５Ｂの膜厚（高さ）を９５ｎｍ、レジストパターンの膜厚（高さ）を９０ｎｍとしている。
【００３５】
図１３の縦軸は、砒素（Ａｓ）の濃度（１０１５〜１０２０atoms／ｃｍ３）を示している。図１３の横軸は、半導体基板２１の上面を基準として、レジストパターン３０、ゲート酸化膜２２及び半導体基板２１の厚さ（１０−８ｍ）、及び、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１の厚さ（１０−８ｍ）を示している。
【００３６】
図１３の実線Ｊは、加速電圧を１ｋｅｖにしてイオン注入を行った場合について、レジストパターン３０、ゲート酸化膜２２及び半導体基板２１における砒素（Ａｓ）の濃度を示している。図１３の点線Ｋは、加速電圧を４０ｋｅｖにしてイオン注入を行った場合について、レジストパターン３０、ゲート酸化膜２２及び半導体基板２１における砒素（Ａｓ）の濃度を示している。図１３の破線Ｌは、加速電圧を５０ｋｅｖにしてイオン注入を行った場合について、レジストパターン３０、ゲート酸化膜２２及び半導体基板２１における砒素（Ａｓ）の濃度を示している。
【００３７】
図１３の実線Ｍは、加速電圧を１ｋｅｖにしてイオン注入を行った場合について、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１における砒素（Ａｓ）の濃度を示している。図１３の点線Ｎは、加速電圧を４０ｋｅｖにしてイオン注入を行った場合について、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１における砒素（Ａｓ）の濃度を示している。図１３の破線Ｏは、加速電圧を５０ｋｅｖにしてイオン注入を行った場合について、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１における砒素（Ａｓ）の濃度を示している。
【００３８】
図１３に示すように、加速電圧を４０ｋｅｖにしてイオン注入を行った場合、半導体基板２１における砒素（Ａｓ）の濃度は１０１７atoms／ｃｍ３以下である。半導体基板２１における砒素（Ａｓ）の濃度が１０１７atoms／ｃｍ３以下であれば、ゲート電極２５Ｂの閾値変化は生じにくい。したがって、加速電圧を４０ｋｅｖ以下でイオン注入を行えば、ゲート電極２５Ｂの閾値に影響を与えずに、半導体基板２１の第１半導体領域にエク
ステンション領域３２を形成することが可能である。
【００３９】
実施例１に係る半導体装置の製造方法の説明に戻る。図１４の（Ａ）及び（Ｂ）に示すように、半導体基板２１上方のレジストパターン３０を除去する。例えば、レジストパターン３０の除去は、酸素ガス（Ｏ２）を含む気体に高周波を印加して生成するプラズマを用いたアッシング（灰化）法により行われる。
【００４０】
次に、図１４の（Ａ）及び（Ｂ）に示すように、内部Ｔｒ領域のゲート電極２５Ａの側方にサイドウォール膜３４を形成し、入出力Ｔｒ領域のゲート電極２５Ｂの側方にサイドウォール膜３４を形成する。サイドウォール膜３４は、例えば、窒化膜である。例えば、半導体基板２１上方に窒化膜を成膜した後、窒化膜をエッチバックすることによりゲート電極２５Ａ及びゲート電極２５Ｂの側方にサイドウォール膜３４を形成する。窒化膜の成膜は、例えば、シラン（ＳｉＨ４）とアンモニア（ＮＨ３）を用いたＣＶＤ法により、成膜温度５４５℃の条件で行われる。
【００４１】
窒化膜の成膜温度を５４５℃とする場合、ゲート電極２５Ａ及びゲート電極２５Ｂのポリシリコンのグレインサイズが大きくなり、ゲート電極２５Ａ及びゲート電極２５Ｂのポリシリコンは単結晶シリコン３５となる。図１４の（Ａ）及び（Ｂ）に示すように、ゲート電極２５Ａ及びゲート電極２５Ｂの上部にはアモルファス層３３が形成されているため、ゲート電極２５Ａ及びゲート電極２５Ｂは、上部がアモルファス層３３、下部が単結晶シリコン３５となる。
【００４２】
次に、図１５の（Ａ）及び（Ｂ）に示すように、イオン注入を行うことにより、半導体基板２１の第１半導体領域にソースドレイン拡散領域３６を形成し、半導体基板２１の第２半導体領域にソースドレイン拡散領域３７を形成する。
【００４３】
例えば、初めにｎ型不純物としてリン（Ｐ）を用いて、加速電圧を１５ｋｅｖ、ドーズ量を５×１０１３／ｃｍ２、入射角を０度の条件でイオン注入を行う。次にｎ型不純物としてリン（Ｐ）を用いて、加速電圧を５ｋｅｖ、ドーズ量を６×１０１５／ｃｍ２、入射角を０度の条件でイオン注入を行う。そして、１０３０℃/３secのアニール（熱処理）を行い、半導体基板２１の第１半導体領域にソースドレイン拡散領域３６を形成し、半導体基板２１の第２半導体領域にソースドレイン拡散領域３７を形成する。
【００４４】
このように、２回のイオン注入を行うことにより、半導体基板２１の第１半導体領域にソースドレイン拡散領域３６を形成し、半導体基板２１の第２半導体領域にソースドレイン拡散領域３７を形成する。異なる条件で２回のイオン注入を行うことにより、ソースドレイン拡散領域３６及びソースドレイン拡散領域３７に濃度勾配が形成される。
【００４５】
半導体基板２１にソースドレイン拡散領域３６及びソースドレイン拡散領域３７を形成する際のイオン注入により、ゲート電極２５Ａ及びゲート電極２５Ｂにはｎ型不純物が添加される。図１５の（Ａ）及び（Ｂ）に示すように、ゲート電極２５Ａ及びゲート電極２５Ｂの上部にはアモルファス層３３が形成されている。そのため、ゲート電極２５Ａ及びゲート電極２５Ｂの上部のアモルファス層３３によりチャネリングが抑制され、ゲート電極２５Ａ及びゲート電極２５Ｂに対するｎ型不純物の突き抜けが抑止される。したがって、アモルファス層３３は、ゲート電極２５Ａ及びゲート電極２５Ｂに対する不純物の突き抜けを抑止する抑止層として機能する。
【００４６】
図１６は、半導体基板２１にソースドレイン拡散領域３６及びソースドレイン拡散領域３７を形成する際のイオン注入直後のリン（Ｐ）の濃度プロファイルを示す図である。イオン注入は、ｎ型不純物としてリン（Ｐ）を用い、加速電圧を１５ｋｅｖ、ドーズ量を５
×１０１３／ｃｍ２、入射角を０度の条件、及び、加速電圧を５ｋｅｖ、ドーズ量を６×１０１５／ｃｍ２、入射角を０度の条件で行っている。
【００４７】
図１６の縦軸は、リン（Ｐ）の濃度（１０１５〜１０２２atoms／ｃｍ３）を示している。図１６の横軸は、半導体基板２１の上面を基準として、ゲート電極２５Ａ、ゲート酸化膜２２及び半導体基板２１の厚さ（１０−８ｍ）、及び、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１の厚さ（１０−８ｍ）を示している。
【００４８】
図１６の実線Ｐは、ゲート電極２５Ａ、ゲート酸化膜２２及び半導体基板２１におけるリン（Ｐ）の濃度を示している。図１６に示すように、ゲート酸化膜２２及び半導体基板２１にはリン（Ｐ）は存在しておらず、ゲート電極２５Ａに対するリン（Ｐ）の突き抜けが発生していないことがわかる。
【００４９】
図１６の実線Ｑは、ゲート電極２５Ｂ、ゲート酸化膜２２及び半導体基板２１におけるリン（Ｐ）の濃度を示している。図１６に示すように、ゲート酸化膜２２及び半導体基板２１にはリン（Ｐ）は存在しておらず、ゲート電極２５Ｂに対するリン（Ｐ）の突き抜けが発生していないことがわかる。
【００５０】
図１７は、図５に示す従来例において、半導体基板１にソースドレイン拡散領域を形成する際のイオン注入直後のリン（Ｐ）の濃度プロファイルを示す図である。イオン注入は、ｎ型不純物としてリン（Ｐ）を用い、加速電圧を１５ｋｅｖ、ドーズ量を５×１０１３／ｃｍ２、入射角を０度の条件、及び、加速電圧を５ｋｅｖ、ドーズ量を６×１０１５／ｃｍ２、入射角を０度の条件で行っている。
【００５１】
図１７の縦軸は、リン（Ｐ）の濃度（１０１５〜１０２２atoms／ｃｍ３）を示している。図１７の横軸は、半導体基板１の上面を基準として、ゲート電極３Ａ、ゲート酸化膜２及び半導体基板１の厚さ（１０−８ｍ）、及び、ゲート電極３Ｂ、ゲート酸化膜２及び半導体基板１の厚さ（１０−８ｍ）を示している。
【００５２】
図１７の実線Ｒは、ゲート電極３Ａ、ゲート酸化膜２及び半導体基板１におけるリン（Ｐ）の濃度を示しており、図１７の実線Ｓは、ゲート電極３Ｂ、ゲート酸化膜２及び半導体基板１におけるリン（Ｐ）の濃度を示している。図１７に示すように、ゲート酸化膜２及び半導体基板１にはリン（Ｐ）は存在しており、ゲート電極３Ｂに対するリン（Ｐ）の突き抜けが発生していることがわかる。
【００５３】
ポケット領域２７及びポケット領域３１は、空乏層の伸びを抑え、短チャネル効果を抑制する。実施例１に係る半導体装置の製造方法においては、半導体基板２１にポケット領域２７及びポケット領域３１を形成する例を示したが、半導体基板２１にポケット領域２７及びポケット領域３１を形成しないようにしてもよい。すなわち、図８において、半導体基板２１の第２半導体領域にポケット領域２７を形成しないようにしてもよい。また、図１１において、半導体基板２１の第１半導体領域にポケット領域３１を形成しないようにしてもよい。
【００５４】
図１１において、半導体基板２１の第１半導体領域にエクステンション領域３２を形成するためのイオン注入は、高ドーズの条件で行われている。そのため、半導体基板２１の第１半導体領域にポケット領域３１を形成しない場合であっても、図１１において、内部Ｔｒ領域のゲート電極２５Ａ及び入出力Ｔｒ領域のゲート電極２５Ｂの少なくとも上部にはアモルファス層３３が形成される。
【実施例２】
【００５５】
本実施形態に係る半導体装置及びその製造方法の第２の実施例を説明する。実施例１に係る半導体装置の製造方法においては、図９及び図１０で説明したように、半導体基板２１上方にレジストパターン３０を形成し、エッチバックを行うことにより、レジストパターン３０からゲート電極２５Ｂの上面を露出させた。実施例２に係る半導体装置の製造方法においては、露光量を調整することによって、レジストパターン４３からゲート電極２５Ｂの上面を露出させる例を説明する。なお、同一の構成要素については、実施例１と同一の符号を付し、その説明を省略する。また、必要に応じて図１から図１７の図面を参照する。
【００５６】
実施例２に係る半導体装置の製造方法においては、実施例１に係る半導体装置の製造方法の図６から図８で説明した工程と同様の工程を行う。そして、半導体基板２１上方のレジストパターン２６を除去する。次に、図１８の（Ａ）及び（Ｂ）に示すように、例えば、スピンコート法により半導体基板２１上方にレジスト膜４０を塗布する。
【００５７】
次に、図１９の（Ａ）及び（Ｂ）に示すように、半導体基板２１の第１半導体領域及び第２半導体領域の上方が開口されたフォトマスク（遮光部）４１を用いて、半導体基板２１の第１半導体領域及び第２半導体領域の上方に形成されたレジスト膜４０を露光する。例えば、エキシマレーザ（ＫｒＦ）を用いて、レジスト膜４０を露光する。この場合、露光量を調整することにより、図１９の（Ａ）及び（Ｂ）に示すように、半導体基板２１の第１半導体領域及び第２半導体領域の上方に形成されたレジスト膜４０の上部を露光する。なお、図１９の（Ａ）及び（Ｂ）では、半導体基板２１の第１半導体領域及び第２半導体領域の上方が開口されたフォトマスク４１を用いたが、半導体基板２１の第２半導体領域の上方のみが開口されたフォトマスク４１を用いてもよい。
【００５８】
次に、図２０の（Ａ）及び（Ｂ）に示すように、半導体基板２１の第１半導体領域の上方のみが開口されたフォトマスク（遮光部）４２を用いて、半導体基板２１の第１半導体領域の上方に形成されたレジスト膜４０を露光する。例えば、エキシマレーザ（ＫｒＦ）を用いて、レジスト膜４０を露光する。この場合、露光量を調整することにより、図２０の（Ａ）及び（Ｂ）に示すように、半導体基板２１の第１半導体領域の上方に形成されたレジスト膜４０の全部を露光する。
【００５９】
次に、図２１の（Ａ）及び（Ｂ）に示すように、レジスト膜４０を現像することにより、半導体基板２１の第１半導体領域、ゲート電極２５Ａ及びゲート電極２５Ｂの上面を露出させたレジストパターン４３を形成する。レジスト膜４０の現像は、例えば、薬液を用いたウェット処理により行う。図２１の（Ｂ）においては、ゲート電極２５Ｂの上面とレジストパターン４３の上面とは段差ができているが、露光量を調整することにより、ゲート電極Ｂの上面とレジストパターン４３の上面とで段差が生じないようにしてもよい。
【００６０】
半導体基板２１の第１半導体領域の上方のレジスト膜４０について、露光量を調整してレジスト膜４０の全部を露光した後、レジスト膜４０を現像する。これにより、半導体基板２１の第１半導体領域及びゲート電極２５Ａをレジストパターン４３から露出させることができる。また、半導体基板２１の第２半導体領域の上方のレジスト膜４０について、露光量を調整してレジスト膜４０の上部を露光した後、レジスト膜４０を現像する。これにより、ゲート電極２５Ｂの上面をレジストパターン４３から露出させることができる。レジストパターン４３からゲート電極２５Ｂの上面を露出させた後は、実施例１に係る半導体装置の製造方法の図１１、図１４及び図１５で説明した工程と同様の工程を行う。
【符号の説明】
【００６１】
１、２１ 半導体基板
２、２２ ゲート絶縁膜
３Ａ、３Ｂ、２５Ａ、２５Ｂ ゲート電極
４、２４ 素子分離領域
５、９、２６、３０、４３ レジストパターン
６、１０、２７、３１ ポケット領域
７、１１、２８、３２ エクステンション領域
８、２９ Thinサイドウォール
１２、３３ アモルファス層
１３、３４ サイドウォール膜
１４、３５ 単結晶シリコン
１５、３６、３７ ソースドレイン拡散領域
２３ ポリシリコン膜
４０ レジスト膜
４１、４２ フォトマスク（遮光部）
【特許請求の範囲】
【請求項１】
基板上方に多結晶シリコンを成膜し、前記多結晶シリコンをエッチングすることにより、前記基板の第１領域上方に第１ゲート電極を形成し、前記基板の第２領域上方に第２ゲート電極を形成する工程と、
前記第１領域及び前記第１ゲート電極を覆う第１レジストパターンを前記基板上方に形成する工程と、
前記第２ゲート電極及び前記第１レジストパターンをマスクにして前記第２領域に第１不純物を第１ドーズ量で注入することにより、前記第２領域に第１エクステンション領域を形成する工程と、
前記第１レジストパターンを除去する工程と、
前記第１エクステンション領域を覆い、前記第１ゲート電極、前記第１領域及び前記第２ゲート電極の上面を露出させた第２レジストパターンを前記基板上方に形成する工程と、
前記第１ゲート電極、前記第２ゲート電極及び前記第２レジストパターンをマスクにして前記第１領域に第２不純物を前記第１ドーズ量よりも多い第２ドーズ量で注入することにより、前記第１領域に第２エクステンション領域を形成するとともに、前記第１ゲート電極及び前記第２ゲート電極の少なくとも上部をアモルファス化する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２レジストパターンを前記基板上方に形成する工程は、
前記第２領域及び前記第２ゲート電極を覆うように前記第２レジストパターンを形成する工程と、
前記第２レジストパターンをエッチバックし、前記第２レジストパターンから前記第２ゲート電極の上面を露出させる工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２レジストパターンを前記基板上方に形成する工程は、
前記基板上方にレジスト膜を形成する工程と、
前記第１領域上方及び前記第２領域上方が開口された第１露光マスクを用いて、前記第１領域上方及び前記第２領域上方に形成された前記レジスト膜の上部を露光する工程と、
前記第１領域上方が開口された第２露光マスクを用いて、前記第１領域上方に形成された前記レジスト膜を露光する工程と、
前記レジスト膜を現像することにより、前記第１ゲート電極、前記第１領域及び前記第２ゲート電極の上面を露出させた前記第２レジストパターンを前記基板上方に形成する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２レジストパターンを除去する工程と、
前記第１ゲート電極及び前記第２ゲート電極の側方にサイドウォールを形成する工程と、
前記第１ゲート電極、前記第２ゲート電極及び前記サイドウォールをマスクにして第１領域及び第２領域に第３不純物を注入することにより、第１領域及び第２領域にソースドレイン領域を形成する工程と、
を更に備えることを特徴とする請求項１から３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
基板上方に多結晶シリコンを成膜し、前記多結晶シリコンをエッチングすることにより、前記基板上方にゲート電極を形成する工程と、
前記ゲート電極をマスクにして前記基板に第１不純物を第１ドーズ量で注入することに
より、前記基板にエクステンション領域を形成する工程と、
前記基板上方にレジスト膜を形成する工程と、
少なくとも前記ゲート電極上方が開口された露光マスクを用いて、前記基板上方に形成された前記レジスト膜の上部を露光する工程と、
前記レジスト膜を現像することにより、前記ゲート電極の上面が露出した開口を有するレジストパターンを前記基板上方に形成する工程と、
前記レジストパターンをマスクにして前記ゲート電極の上面に第２不純物を前記第１ドーズ量よりも多い第２ドーズ量で注入することにより、前記ゲート電極の少なくとも上部をアモルファス化する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記レジストパターンを除去する工程と、
前記ゲート電極の側方にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクにして前記基板に第３不純物を注入することにより、前記基板にソースドレイン領域を形成する工程と、
を更に備えることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１】
基板上方に多結晶シリコンを成膜し、前記多結晶シリコンをエッチングすることにより、前記基板の第１領域上方に第１ゲート電極を形成し、前記基板の第２領域上方に第２ゲート電極を形成する工程と、
前記第１領域及び前記第１ゲート電極を覆う第１レジストパターンを前記基板上方に形成する工程と、
前記第２ゲート電極及び前記第１レジストパターンをマスクにして前記第２領域に第１不純物を第１ドーズ量で注入することにより、前記第２領域に第１エクステンション領域を形成する工程と、
前記第１レジストパターンを除去する工程と、
前記第１エクステンション領域を覆い、前記第１ゲート電極、前記第１領域及び前記第２ゲート電極の上面を露出させた第２レジストパターンを前記基板上方に形成する工程と、
前記第１ゲート電極、前記第２ゲート電極及び前記第２レジストパターンをマスクにして前記第１領域に第２不純物を前記第１ドーズ量よりも多い第２ドーズ量で注入することにより、前記第１領域に第２エクステンション領域を形成するとともに、前記第１ゲート電極及び前記第２ゲート電極の少なくとも上部をアモルファス化する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２レジストパターンを前記基板上方に形成する工程は、
前記第２領域及び前記第２ゲート電極を覆うように前記第２レジストパターンを形成する工程と、
前記第２レジストパターンをエッチバックし、前記第２レジストパターンから前記第２ゲート電極の上面を露出させる工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２レジストパターンを前記基板上方に形成する工程は、
前記基板上方にレジスト膜を形成する工程と、
前記第１領域上方及び前記第２領域上方が開口された第１露光マスクを用いて、前記第１領域上方及び前記第２領域上方に形成された前記レジスト膜の上部を露光する工程と、
前記第１領域上方が開口された第２露光マスクを用いて、前記第１領域上方に形成された前記レジスト膜を露光する工程と、
前記レジスト膜を現像することにより、前記第１ゲート電極、前記第１領域及び前記第２ゲート電極の上面を露出させた前記第２レジストパターンを前記基板上方に形成する工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２レジストパターンを除去する工程と、
前記第１ゲート電極及び前記第２ゲート電極の側方にサイドウォールを形成する工程と、
前記第１ゲート電極、前記第２ゲート電極及び前記サイドウォールをマスクにして第１領域及び第２領域に第３不純物を注入することにより、第１領域及び第２領域にソースドレイン領域を形成する工程と、
を更に備えることを特徴とする請求項１から３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
基板上方に多結晶シリコンを成膜し、前記多結晶シリコンをエッチングすることにより、前記基板上方にゲート電極を形成する工程と、
前記ゲート電極をマスクにして前記基板に第１不純物を第１ドーズ量で注入することに
より、前記基板にエクステンション領域を形成する工程と、
前記基板上方にレジスト膜を形成する工程と、
少なくとも前記ゲート電極上方が開口された露光マスクを用いて、前記基板上方に形成された前記レジスト膜の上部を露光する工程と、
前記レジスト膜を現像することにより、前記ゲート電極の上面が露出した開口を有するレジストパターンを前記基板上方に形成する工程と、
前記レジストパターンをマスクにして前記ゲート電極の上面に第２不純物を前記第１ドーズ量よりも多い第２ドーズ量で注入することにより、前記ゲート電極の少なくとも上部をアモルファス化する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記レジストパターンを除去する工程と、
前記ゲート電極の側方にサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクにして前記基板に第３不純物を注入することにより、前記基板にソースドレイン領域を形成する工程と、
を更に備えることを特徴とする請求項５に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１１−６６０５８（Ｐ２０１１−６６０５８Ａ）
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願番号】特願２００９−２１３２４１（Ｐ２００９−２１３２４１）
【出願日】平成２１年９月１５日（２００９．９．１５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年３月３１日（２０１１．３．３１）
【国際特許分類】
【出願日】平成２１年９月１５日（２００９．９．１５）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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