【課題】ダブルゲートトランジスタを用いた機能回路のバックゲート電圧を適切に制御して良好な特性を実現可能な半導体装置等及びその制御方法を提供する。
【解決手段】本発明の半導体装置は、ダブルゲートトランジスタを含む機能回路と、ダブルゲート構造の基準トランジスタ２０、３０を含む電圧制御回路を備えている。基準トランジスタ２０、３０には、第１ゲート電極に参照電圧Ｖｒｐ、Ｖｒｎが印加され、第２ゲート電極の電位はドレイン電流Ｉｐ、Ｉｎが参照電流Ｉｒｐ、Ｉｒｎと一致するように制御され、その電位が制御電圧ＶＢＧＰ、ＶＢＧＮとして出力される。制御電圧ＶＢＧＰ、ＶＢＧＮを機能回路のダブルゲートトランジスタの第２ゲート電極に印加することで機能回路に所望の特性が付与される。 （もっと読む）

本発明は、混在するＶＤＭＯＳトランジスタ及びＬＤＭＯＳトランジスタの作成方法を提供し、以下のようなことが含まれている。ＬＤＭＯＳトランジスタ領域とＶＤＭＯＳトランジスタ領域とを含む基板を提供し、基板内にＮ埋め込み層領域を形成し、Ｎ埋め込み層領域上にエピタキシャル層を形成し、ＬＤＭＯＳトランジスタ領域及びＶＤＭＯＳトランジスタ領域に隔離領域を形成し、ＬＤＭＯＳトランジスタ領域にドリフト領域を形成し、ＬＤＭＯＳトランジスタ領域、及びＶＤＭＯＳトランジスタ領域にゲートを形成し、ＬＤＭＯＳトランジスタ領域、及びＶＤＭＯＳトランジスタ領域にＰＢＯＤＹ領域を形成し、ＬＤＭＯＳトランジスタ領域にＮ型のＧＲＡＤＥ領域を形成し、ＶＤＭＯＳトランジスタ領域にＮ埋め込み層領域と接続するＮＳＩＮＫ領域を形成し、ＬＤＭＯＳトランジスタ領域及びＶＤＭＯＳトランジスタ領域にソース及びドレインを形成し、ＬＤＭＯＳトランジスタ領域にソースと接続するＰ＋領域を形成する。
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【課題】スイッチング応答速度が速い高耐圧トランジスタ、および電力損失および誤動作を抑制した駆動回路を提供すること。
【解決手段】高耐圧半導体装置は、ｐ^-型シリコン基板１００上に設けられ、かつｐ^-ウエル領域１０２に囲まれたｎ^-型領域１０１と、ドレイン電極１２０と接続されるドレインｎ⁺領域１０３と、ドレインｎ⁺領域１０３と離れて設けられ、かつドレインｎ⁺領域１０３を囲むｐベース領域１０５と、ｐベース領域１０５内に形成されたソースｎ⁺領域１１４と、を備える。また、ｎ^-型領域１０１を貫通し、かつシリコン基板１００に達するｐ^-領域１３１が設けられている。ｎ^-型領域１０１は、ｐ^-領域１３１により、ｎ^-型領域１０１ａとｎ^-型領域１０１ｂに分離されている。ｎ^-型領域１０１ａは、ドレインｎ⁺領域１０３を備えている。ｎ^-型領域１０１ｂは、フローティング電位を有する。 （もっと読む）

【課題】工程の増加や占有面積の増加もなく、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。
【解決手段】ＥＳＤ保護用のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域とＥＳＤ保護用のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置されたトレンチ分離領域の深さは、内部素子のＮ型ＭＯＳトランジスタの基板電位固定用Ｐ型拡散領域と内部素子のＮ型ＭＯＳトランジスタのソースおよびドレイン領域との間に設置された前記トレンチ分離領域の深さに比べて深く設定されている半導体装置とした。 （もっと読む）

【課題】
電子デバイスにおける電力消費を低減するシステム及び方法が開示される。この構造及び方法は、大部分が、バルクＣＭＯＳのプロセスフロー及び製造技術を再利用することによって実現され得る。この構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することを可能にするとともに、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有し、それにより、電力制御の有意義な動的制御が可能になる。
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【課題】
幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。一部の構造及び方法は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。一部の構造及び方法は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得る。
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【課題】高耐圧の内部素子をＥＳＤの過電流ノイズとラッチアップ試験の過電流ノイズから保護する静電保護回路装置を提供する。
【解決手段】ＥＳＤ保護素子のガードリングとラッチアップ試験の過電流ノイズから保護するラッチアップ保護ダイオードのカソードを共有することにより、ＥＳＤの過電流ノイズとラッチアップ試験の過電流ノイズの両方のノイズから、内部回路を保護しつつ、静電保護回路装置のサイズ縮小を図ることができる。 （もっと読む）

【課題】簡易なプロセスで、高い埋め込み性を確保する必要のない半導体装置およびその製造方法を提供する。
【解決手段】半導体基板ＳＵＢの表面に、ソース領域ＳＯおよびドレイン領域ＤＲを有する高耐圧横型ＭＯＳトランジスタが完成される。そのトランジスタを平面視において取り囲む溝ＤＴＲが半導体基板ＳＵＢの表面に形成される。そのトランジスタ上を覆うように、かつ溝ＤＴＲ内に中空ＳＰを形成するようにトランジスタ上および溝ＤＴＲ内に絶縁膜ＩＩＡが形成される。層間絶縁膜ＩＩにトランジスタのソース領域ＳＯおよびドレイン領域ＤＲの各々に達するコンタクトホールＣＨが形成される。 （もっと読む）

【課題】接続配線に起因する耐圧低下を抑制する。
【解決手段】半導体装置は、第１素子領域１６に配置されたＬＩＧＢＴと、第２素子領域１８に配置されたＦＷＤを備えている。第１素子領域１６と第２素子領域１８は、ＳＯＩ基板２０を平面視したときに、隣接部１１においてｙ軸方向に沿って並んでいる。ＬＩＧＢＴは、ＳＯＩ基板２０を平面視したときに、隣接部１１においてコレクタ電極４２とエミッタ電極４８がｘ軸方向に間隔を置いて配置されている。ＦＷＤは、ＳＯＩ基板２０を平面視したときに、隣接部１１においてカソード電極１４２とアノード電極１４８がｘ軸方向に間隔を置いて配置されている。ＬＩＧＢＴのコレクタ電極４２とＦＷＤのカソード電極１４２が接しており、ＬＩＧＢＴのエミッタ電極４８とＦＷＤのアノード電極１４８が接している。 （もっと読む）

【課題】ソフトエラー耐性やラッチアップ耐性の更なる向上が求められている。
【解決手段】ＣＭＯＳレイアウトを有する半導体集積回路を以下のように構成する。その半導体集積回路（１）は、基板（２）と、基板（２）に、第１方向に沿って形成されたＮウェル（５）と、基板（２）に、第１方向に沿って形成され、素子分離領域（７）を介してＮウェル（５）の隣に形成されたＰウェル（６）とを備えていることが好ましい。そして、素子分離領域（７）よりも下の基板（２）に形成され、第１方向と異なる第２方向に沿って形成されたディープＮウェル（３）と、第２方向に沿って形成され、ディープＮウェル（３）に隣接して形成されたディープＰウェル（４）とを具備することが好ましい。 （もっと読む）

【課題】高耐圧の半導体装置であって、パルス的に変化する高基準電位のＯＦＦ直後においてもデッドタイムが発生しない、安価な半導体装置を提供する。
【解決手段】ｎ個（ｎ≧２）のＭＯＳトランジスタ素子Ｔｒ_１〜Ｔｒ_１２が、ＧＮＤ側を第１段、電源側を第ｎ段として、順次直列接続されてなり、第１段を除いた各段のＭＯＳトランジスタ素子Ｔｒ_２〜Ｔｒ_１２におけるゲート端子が、直列接続された各段の抵抗素子Ｒ_１〜Ｒ_１２の間に、それぞれ、順次接続されてなり、第１段を除いた少なくとも中央より低段のＭＯＳトランジスタ素子Ｔｒ_２〜Ｔｒ_６におけるゲート端子が、直列接続された各段の容量素子Ｃ_１〜Ｃ_１２の間に、容量素子側をアノードとしゲート端子側をカソードとしたダイオード素子Ａ_２〜Ａ_６を介して、それぞれ、順次接続されてなる半導体装置２２とする。 （もっと読む）

【課題】半導体装置の面積を大きくすることなくデカップリング容量を確保する。
【解決手段】機能ブロック１２がＰＭＯＳ領域１４とＮＭＯＳ領域１６とに分割され、ＰＭＯＳ領域１４には複数のＰ型のＭＯＳ−ＦＥＴ１８、ＮＭＯＳ領域１６には複数のＮ型のＭＯＳ−ＦＥＴ２０が配置され、Ｐ型のＭＯＳ−ＦＥＴ１８とＮ型のＭＯＳ−ＦＥＴ２０とがそれぞれ対向して配置されており、Ｐ型のＭＯＳ−ＦＥＴ１８及びＮ型のＭＯＳ−ＦＥＴ２０が配置されていないＰＭＯＳ領域１４の空領域にデカップリング容量としてＰ型のＭＯＳ容量２２を、ＮＭＯＳ領域１６の空領域にＮ型のＭＯＳ容量２４を、空領域の形状に応じた形状で形成して配置する。 （もっと読む）

【課題】寄生容量を増やさずにソフトエラー率を低減することのできる半導体装置を提供する。
【解決手段】半導体基板の主表面に形成された第１導電型ウェルと、第１導電型ウェルの表面に形成されたトランジスタと、半導体基板の主表面に形成された素子分離絶縁領域と、第１導電型ウェルの表面に前記トランジスタと素子分離絶縁領域を隔てて形成され、底面の深さがおおよそ当該素子分離絶縁領域の底面と等しく、第１導電型ウェルより不純物濃度が高い第１導電型高濃度領域と、第１導電型高濃度領域の表面に形成されたウェルコンタクト電極と、を備える。 （もっと読む）

集積回路（ＩＣ）内の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）出力ドライバを静電放電（ＥＳＤ）から保護するためのシステムは、共通のＩＣ拡散材（２０５）内に位置付けられる第１のＭＯＳＦＥＴ出力ドライバおよび第２のＭＯＳＦＥＴ出力ドライバを含む。本システムは、共通ＩＣ拡散材に結合され、ＭＯＳＦＥＴ出力ドライバを囲む外周の外縁に沿って配置されるコンタクトリング（２２５，３２５，４２０）を含む。各ＭＯＳＦＥＴ出力ドライバのセントロイドは、両方のＭＯＳＦＥＴ出力ドライバを囲む外周のセントロイド（３８５，４６０）と共通である。各ＭＯＳＦＥＴ出力ドライバは、バイポーラスナップバックをＥＳＤ事象が起こるＭＯＳＦＥＴ出力ドライバで開始させる値のＲ_sub（基板抵抗２７５および２８０）を有する。Ｒ_subの値は、各ＭＯＳＦＥＴ出力ドライバのセントロイドからコンタクトリングまでの合成距離に依存する。
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【課題】ラッチアップ耐性が非常に高い半導体装置。
【解決手段】第１の導電型ＭＯＳトランジスタと第２の導電型ＭＯＳトランジスタからなるＣＭＯＳ構造を有する半導体装置において、裏面より第１の導電型ウェルに電位を供給するための導電性領域を形成する。 （もっと読む）

【課題】半導体基板の内部での発熱による異常を検知する。
【解決手段】半導体装置は、主活性領域が形成された半導体基板と、半導体基板の温度を検知する第１温度検知素子と、第１温度検知素子よりも半導体基板の深い位置の温度を検知する第２温度検知素子とを備える。第１温度検知素子と第２温度検知素子によって、半導体基板の深さ方向に異なる２つの位置の温度を検知することができる。半導体基板の内部および表面側での温度を検知することができるため、半導体基板の内部での発熱を検知し易くなる。 （もっと読む）

【課題】低コストで性能向上が可能なＢｉＣＭＯＳ型半導体集積回路装置を実現することができる半導体装置およびその製造方法を提供する。
【解決手段】ｎ型の半導体基板１の表面から所定の深さに、コレクタ領域を構成するｎ型の不純物領域２６を備える。当該不純物領域２６の上方、かつ半導体基板１に形成されたシャロートレンチ分離１４で挟まれた領域１８にはｐ型のベース領域２０を備える。ベース領域２０には、ｎ型の半導体膜からなるエミッタ電極が接触して設けられている。当該半導体装置は、不純物領域２６がベース領域２０下からシャロートレンチ分離１４下まで延在し、当該シャロートレンチ分離１４を貫通して不純物領域２６に電気的に接続するコンタクトプラグ５２を備える。 （もっと読む）

【課題】 入出力部の電源配線の近傍にバイパスコンデンサを配置する場合、ＬＳＩの端子数が多くなると、バイパスコンデンサを配置するための領域を確保することが困難になる。
【解決手段】 半導体基板の表面に、電子回路素子が形成されている電子回路領域が画定される。半導体基板の上に、一方に基準電位が印加され、他方に電源電圧が印加される第１及び第２の配線が配置される。シールリングが、電子回路領域を取り囲むように、半導体基板の上に配置される。シールリングは、第１の配線に電気的に接続される。第１の不純物拡散領域が、シールリングよりも内側において、半導体基板の表層部に形成される。第１の不純物拡散領域の上に誘電体膜が配置される。誘電体膜の上に、シールリングに電気的に接続され、導電材料で形成されたキャパシタ導電膜が配置される。 （もっと読む）

【課題】ＣＭＰ工程でその表面が研削され、平坦化された層間絶縁膜ＩＬ中にドライエッチングによりコンタクトホール２０ａ等を形成する時、素子分離絶縁膜８ａ上に形成された最上層がシリサイド層１２ｂ、下層がポリシリコン層１２ａからなる配線層１２の、該シリサイド層１２ｂがオーバーエッチングにより消失することを防止する。
【解決手段】Ｎ＋型埋め込み層２形成時に生じたシリコン段差に起因してＮ型エピタキシャル層４の表面にも段差が生じる。係る段差の高い部分に形成されたＰ型分離層５の上に素子分離絶縁膜８ａを形成する。該素子分離絶縁膜８ａ上に上層がシリサイド層１２ｂ、下層がポリシリコン層１２ａからなる配線層１２を形成するが、配線層１２を形成する前に該素子分離絶縁膜８ａの薄膜化を行い、配線層１２最上層のシリサイド層１２ｂ表面とＮ＋型ソース層１５等の表面間の段差を、該素子分離絶縁膜８ａの薄膜化する前に比べ小さくする。 （もっと読む）

【課題】ゲート電極の仕事関数で本質的にしきい値電圧が決定されるＦＩＮＦＥＴにおいて、ゲート電極の材料を変えることなく、ＦＩＮＦＥＴのしきい値電圧を調整することができる技術を提供する。
【解決手段】基板層１Ｓと、基板層１Ｓ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層からなるＳＯＩ基板上にＦＩＮＦＥＴが形成されている。このとき、基板層１Ｓ内に埋め込み絶縁層ＢＯＸと接触する第１半導体領域ＦＳＲ１が形成されている。そして、ＳＯＩ基板のシリコン層を加工してフィンＦＩＮ１が形成されている。このとき、フィンＦＩＮ１のフィン幅に対するフィン高さの比が１以上２以下になるように形成されており、かつ、第１半導体領域ＦＳＲ１に電圧を印加することができるようになっている。 （もっと読む）