【課題】静電気保護用の抵抗を使用せずに静電気放電から保護することのできる静電気保護回路及び集積回路を提供する。
【解決手段】端子Ｐ１が複数のトランジスター２１に接続され、端子Ｐ２が入出力パッドに接続されており、所定範囲のレベルの電気信号に対して端子Ｐ１と端子Ｐ２との間を通すトランスミッションゲート１０Ａを備え、トランスミッションゲート１０Ａは、前記所定範囲外のレベルの電気信号を前記所定範囲のレベルの電気信号に変更可能なクランプダイオード１４Ａを有する。 （もっと読む）

【課題】静電保護素子である保護トランジスタのサイズを縮小することができ、ゲート端子の抵抗成分を同程度に抑え、時定数を増加させることなく、保護トランジスタの回路動作スピードの低下を防ぐことができるとともに、電荷集中を緩和し、静電破壊耐量を向上させることができる。
【解決手段】本発明に係る半導体装置は、ソース・ドレイン領域と、ソース・ドレイン領域の上方に形成されたゲート電極と、ゲート電極の側面に形成されたサイドウォールと、ソース・ドレイン領域の上面に、サイドウォールから所定の距離だけ離間して形成された第１のシリサイド膜と、ゲート電極の上面に、サイドウォールから所定の距離だけ離間して形成された第２のシリサイド膜とを備える。 （もっと読む）

【課題】半導体装置の性能を向上させる。また、半導体装置の信頼性を確保する。また、半導体装置のチップサイズの縮小を図る。特に、ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を損なわずにゲート電極の下部のウエルの電位を制御し、寄生容量の発生を防ぐ。また、ＭＯＳＦＥＴにおける欠陥の発生を防ぐ。
【解決手段】ゲート電極配線３に形成された孔部２７内を通るウエルコンタクトプラグ８により、ゲート電極２の下部のウエルの電位を制御することで寄生容量の発生を防ぐ。また、ゲート電極２に沿って素子分離領域４を延在させることで、ゲッタリング効果によりゲート絶縁膜における欠陥の発生を防ぐ。 （もっと読む）

【課題】 オン電圧と逆回復電荷量（Ｑｒｒ）の双方が改善された半導体装置を提供すること。
【解決手段】 半導体装置１０の半導体層１２には、ダイオード領域２０とＩＧＢＴ領域４０が形成されている。ダイオード領域２０の半導体層１２には、ライフタイム制御領域３９が形成されている。そのライフタイム制御領域３９は、ダイオード領域２０とＩＧＢＴ領域４０の境界からＩＧＢＴ領域４０の一部に侵入するように連続して伸びている。ライフタイム制御領域３９の先端３９ａは、平面視したときに、ＩＧＢＴ領域４０のボディ領域４６の形成範囲に位置する。 （もっと読む）

【課題】信頼性に優れた半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、誘導性負荷と基準電圧ラインとの間に並列接続される第２のスイッチング素子と第３のスイッチング素子とを有するローサイドスイッチング素子と、第３のスイッチング素子をオンオフする制御回路とを備えている。ローサイドスイッチング素子における誘導性負荷に接続される端子にサージが印加されたとき、制御回路から供給される信号に依らずに、サージ電流は第３のスイッチング素子を介して基準電圧ラインへと放電される。前記端子にサージよりも小さい定格電圧以内の電圧が印加された状態では、第３のスイッチング素子は制御回路から供給される信号に応じてオンオフされる。 （もっと読む）

【課題】高融点金属を含む多層配線を使用してトランジスタに導入される配線がトランジスタのチャネル幅方向と垂直の方向から導入される場合においても、ＥＳＤ保護用のＭＯＳトランジスタの全体で均一に動作させることのできる半導体装置を得る。
【解決手段】複数のドレイン領域と複数のソース領域が交互に配置され、前記ドレイン領域と前記ソース領域の間にゲート電極が配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＭＯＳトランジスタにおいて、ドレイン領域上に形成されるサリサイド金属領域とゲート電極との距離を、ドレイン領域上のコンタクトと基板コンタクトからの距離に応じて形成した。 （もっと読む）

【課題】 本発明は、従来の製造方法と比較し、同一ウエハまたは製品上において複数のデバイス耐圧帯と良好なオン抵抗をもったＬＤＭＯＳを備えた半導体装置およびその製造方法を提供することを目的とするものである。
【解決手段】 第１電界緩和用酸化膜２４と第２電界緩和用酸化膜２５と素子分離用ＬＯＣＯＳ酸化膜１７の膜厚を別々に最適化することにより、同一ウエハにおいて複数のデバイス耐圧と良好なオン抵抗を実現する。 （もっと読む）

【課題】絶縁ゲート型電界効果トランジスタのスイッチング速度低下を防止し、省スペース化を実現する半導体装置を提供する。
【解決手段】本発明に係る半導体装置９０は、絶縁ゲート型電界効果トランジスタとコンデンサが同一チップ上に形成されたものであって、表層において、ｎ⁻型エピタキシャル層２を挟持するｐ型ボディ領域５内にそれぞれ配設されたｎ^＋型ソース領域６の当該ｎ⁻型エピタキシャル層２に最近接する端部間に亘る領域上に配設された絶縁層７と、絶縁層７を介してｎ⁻型エピタキシャル層２と対向されるコンデンサ上部電極４０と、絶縁層７上でコンデンサ上部電極４０の両サイドに絶縁分離されるように、かつチャネル形成可能な位置に配設されたゲート電極３１を備える。コンデンサＣ１は、コンデンサ上部電極４０を上部電極とし、これと絶縁層７を介して対向配置されるｎ⁻型エピタキシャル層２を下部電極とする。 （もっと読む）

【課題】半導体装置の耐圧を向上させ、より高速のスイッチング動作を可能にする。
【解決手段】第１導電型の半導体層の第１主面側に選択的に設けられた第２導電型のベース領域と、ベース領域内に選択的に設けられた第１導電型の拡散領域と、拡散領域に接触しベース領域を貫通して半導体層にまで到達するトレンチ内に絶縁膜を介して設けられた制御電極と、半導体層の第１主面側から第２主面側の方向に延伸し、ベース領域とは離間して設けられた、少なくとも１つの第２導電型の第１の半導体領域と、隣り合うトレンチ間に、トレンチとは離間して設けられた第２導電型の第２の半導体領域と、拡散領域、半導体層、第１の半導体領域および第２の半導体領域に電気的に接続された第１の主電極と、半導体層の第２主面側に電気的に接続された第２の主電極と、を備え、第２の半導体領域は、ベース領域を貫通して半導体層にまで到達している。 （もっと読む）

【課題】工程数の増加を回避し得る半導体装置及びその製造方法を提供する。
【解決手段】低濃度ドレイン領域２８ｈを形成するためのドーパント不純物が導入される所定領域を除く領域に、所定領域から離間するようにチャネルドープ層２２ｄを形成する工程と、半導体基板１０上にゲート絶縁膜２４を介してゲート電極２６ｄを形成する工程と、ゲート電極の一方の側の半導体基板内に低濃度ソース領域２８ｇを形成し、ゲート電極の他方の側の半導体基板の所定領域に低濃度ドレイン領域２８ｈを形成する工程とを有している。 （もっと読む）

【課題】並列に並ぶゲートパターンを有する半導体装置において、ゲートパターンのレイアウトを工夫することによって、光近接効果を補正しつつ、集積度を向上させる。
【解決手段】並列に並ぶゲートパターン２１，２２の端部と、並列に並ぶゲートパターン２３，２４の対向端部とにおいて、ゲートパターン２１の端部はゲートパターン２２の端部よりもゲートパターン２３，２４の方に突き出ており、ゲートパターン２４の対向端部はゲートパターン２３の対向端部よりも、ゲートパターン２１，２２の方に突き出ている。引っ込んでいる方の、ゲートパターン２２の端部およびゲートパターン２３の対向端部について、仕上がり形状において後退が生じない程度に、補正量を大きく設定することができる。 （もっと読む）

【課題】低オン電圧と低スイッチング損失とを両立することができる絶縁ゲート型半導体装置を提供する。
【解決手段】間引き型のＩＧＢＴ素子において、ダミーセルのＰ型のフロート層１８にＮ型のホールストッパー層１９を設ける。また、このホールストッパー層１９により分割された第１の層１８ａをエミッタ電極２１に接地する。これにより、コレクタ電極２４からフロート層１８を介してゲート電極１７に到達する経路に形成される帰還容量の中に溜まる電荷はほとんど無くなるため、スイッチング損失を低減できる。さらに、Ｐ型のフロート層１８に設けられたＮ型のホールストッパー層１９が電位の壁となるので、半導体基板１０からフロート層１８を介してエミッタ電極２１にホールが抜けてしまうことを抑制することができる。このため、半導体基板１０の抵抗が下がり、ＩＧＢＴ素子のオン電圧を下げることができる。 （もっと読む）

【課題】 ＬＤＭＯＳトランジスタにおいて、オン抵抗とのトレードオフ関係で最適化されたオフ耐圧を低下させることなく、チャネル長を短くすることによって飽和電流を増加させる。
【解決手段】 チャネルとなる低濃度ボディ領域１０と素子分離膜４の間かつゲート酸化膜８の直下に選択的に低濃度ボディ領域１０と逆の極性で濃度が高いショートチャネル領域１２を設け、ボディ領域１０のゲート酸化膜８直下部分のみを高濃度ソース領域７側に後退させた形状を実現する。 （もっと読む）

【課題】 ＬＤＤ領域の長さを精度良く調整可能で、高周波動作に適用できる非対称な横方向二重拡散型ＭＩＳＦＥＴを提供する。
【解決手段】 第１導電型のウェル１の上方にゲート絶縁膜３を介してゲート電極５を形成する工程、ウェル１に第２導電型の不純物イオン注入によりドレイン領域７を形成する工程、ウェル１の上方にゲート電極５が形成されるゲート電極領域とドレイン領域７を少なくとも覆い、ゲート電極領域とドレイン領域の間が開口したマスクパターン層を形成する工程、マスクパターン層をマスクとして自己整合的に、マスクパターン層で覆われていない領域に第２導電型の不純物イオン注入によりドレイン領域より低濃度のＬＤＤ拡散領域６を形成する工程、及び、ウェル１のゲート電極５を挟んでドレイン領域７の反対側の領域に第２導電型の不純物イオン注入によりＬＤＤ拡散領域より高濃度のソース領域を形成する工程を有する。 （もっと読む）

【課題】耐ＥＳＤ保護性能及び耐ラッチアップ性能の双方が優れ、レイアウト面積が小さい静電気放電保護素子を提供する。
【解決手段】静電気放電保護素子は、半導体基板の表面に形成され前記半導体基板の表面に垂直な方向から見て矩形である第１の第１導電型ウエルと、半導体基板の表面に第１の第１導電型ウエルを囲むように形成され第１の第１導電型ウエルにおける第１方向に直交する第２方向に延びる端縁に接し第１方向に延びる端縁には接しておらず基準電位が印加される第２の第１導電型ウエルと、を有する。前記第１の第１導電型ウエルの前記第１方向に延びる端縁と前記第２の第１導電型ウエルとの間の領域の抵抗率は、前記第１及び第２の第１導電型ウエルの抵抗率よりも高い。 （もっと読む）

【課題】低容量且つ高温特性が良好な素子分離領域を有する高速なＭＩＳ電界効果トランジスタを提供する。
【解決手段】半導体基板１にウエル領域２が設けられ、ウエル領域２内には上部、下部及び側面にシリコン酸化膜３を有し、内部が空孔４に形成されたトレンチ素子分離領域が選択的に設けられ、トレンチ素子分離領域により画定されたウエル領域２が設けられた半導体基板１上にゲート酸化膜９を介してゲート電極１０が設けられ、ゲート電極１０の側壁にサイドウォール１１が設けられ、ウエル領域２が設けられた半導体基板１には、ゲート電極１０に自己整合して低濃度のソースドレイン領域（６、７）及びサイドウォール１１に自己整合して高濃度のソースドレイン領域（５、８）が設けられ、高濃度のソースドレイン領域にはそれぞれバリアメタル１４を有する導電プラグ１５を介してバリアメタル１７を有する配線１８が接続されている構造からなるＭＩＳ電界効果トランジスタ。 （もっと読む）

デカップリングコンデンサは、反対極性のウェル（１０２、１０４）内に形成された一対のＭＯＳコンデンサ（１０６，１０８）を含む。各ＭＯＳコンデンサは、１組のウェル接続部および高ドーズ注入部（１１０、１１２、１１４、１１６）を有し、これにより、蓄積バイアスまたは空乏バイアス下における高周波性能が可能となる。各ＭＯＳコンデンサの上側導体は、他方ＭＯＳコンデンサのウェル接続部へと電気的に接続され、論理トランジスタウェルによって連続してバイアスされる。前記ＭＯＳコンデンサのウェル接続部および／または高ドーズ注入部は、ドーパント極性について非対称性を示す。 （もっと読む）

【課題】占有面積が小さく、所望の耐圧と熱破壊の防止を両立した保護トランジスタを提供する。
【解決手段】ゲート長方向の一方の側でゲート直下の領域に隣接しているゲート・ドレイン間領域ＲＥｇｄが、ゲート幅方向に互いに隣接する領域として、第１領域ＲＥｇｄ１と第２領域ＲＥｇｄ２とを有する。第１領域は、ドレイン耐圧が相対的に大きく、第２領域は、ドレイン電極（ドレインコンタクト部に設けられているシリサイド層１０Ｄ）からの距離が平面視で第１領域より遠く、ドレイン耐圧が相対的に小さい。このため、耐圧が低いゲート・ドレイン間領域ＲＥｇｄ２の加熱部分Ａからドレインコンタクト部が遠いが、面積は小さく（または拡大しない）構造となっている。 （もっと読む）

【課題】意図的に誤動作を生じさせるための局所的な光照射を検出するための構成を小さなチップ占有面積で実現し、検出感度を高くする。
【解決手段】ロジック回路（６）が形成された領域に分散され初段の入力が一定論理値にされて直列的に接続された複数個の検出インバータ（１００）を検出素子として採用し、単数又は複数のインバータに光が照射されて各々に出力が反転することによって直列的に接続された複数個の検出インバータの最終出力が判定され、これにより局所的な光照射を検出することができる。 （もっと読む）