【課題】デカップリング容量及びガードリング等のノイズを低減する構造物を設けるための専用配置領域を必要としない半導体集積回路装置を提供する。
【解決手段】Ｐ⁻型シリコンからなる支持基板２を設け、この支持基板２上にＰ^＋型シリコン層３を設け、その上にＮ^＋型シリコン層４及びＰ^＋型シリコン層１２を相互に同層に設ける。Ｐ^＋型シリコン層３及びＮ^＋型シリコン層４の不純物濃度は支持基板２の不純物濃度よりも高くする。また、Ｎ^＋型シリコン層４及びＰ^＋型シリコン層１２上の全面に、埋込酸化膜５及びＳＯＩ層６を設ける。そして、Ｐ^＋型シリコン層３を接地電位配線ＧＮＤに接続し、Ｎ^＋型シリコン層４を電源電位配線ＶＤＤに接続する。これにより、Ｐ^＋型シリコン層３とＮ^＋型シリコン層４との間に、電源に並列に接続されたデカップリング容量Ｃ１が形成される。 （もっと読む）

【課題】ラッチ回路を有する半導体装置におけるデータの破壊を抑制する。
【解決手段】ラッチ回路に含まれる第１トランジスタＰ４と、ラッチ回路に含まれ、第１トランジスタＰ４と共通のウェル４０内に形成された、第１トランジスタＰ４と同じ導電型の第２トランジスタＰ１と、第１トランジスタＰ４と第２トランジスタＰ１との間に設けられ、ウェル４０を電源に接続するウェルコンタクトＷＣと、を備える。第１トランジスタＰ４側のウェル４０内で発生した電荷は、ウェルコンタクトＷＣに流れるため、第１トランジスタＰ４におけるソフトエラーの影響が、第２トランジスタＰ１に伝搬することを抑制することができる。これにより、ラッチ回路内における２箇所のノードにおいて、同時に論理の反転が生じることを抑制することができるため、データの破壊を抑制することができる。 （もっと読む）

【課題】フィールドストップ領域のキャリア濃度が低減することを防止することができる半導体装置の製造方法を提供すること。
【解決手段】ドリフト領域１となる半導体基板のおもて面の表面に、半導体装置１００のおもて面素子構造を形成する。ついで、ドリフト領域１の裏面を研削する。ついで、ドリフト領域１の裏面の一部に、Ｐ（リン）をイオン注入する（第１注入工程）。ついで、炉アニールを行い、第１注入工程においてドリフト領域１の裏面に注入したＰを活性化する。これにより、ダイオード１２０のｎ⁺型領域１０が形成される。ついで、ドリフト領域１の裏面の全体に、Ｓｅ（セレン）をイオン注入する（第２注入工程）。第２注入工程は、第１注入工程が行われた後に行う。ついで、炉アニールを行い、第２注入工程においてドリフト領域１の裏面に注入したＳｅを活性化する。これにより、フィールドストップ領域１１が形成される。 （もっと読む）

【課題】消費電力を低減することができる電力用半導体装置を得る。
【解決手段】高耐圧ダイオードＤＢによりコンデンサＣＢを充電してハイサイド駆動回路１０ａの駆動電圧を得る電力用半導体装置において、高耐圧ダイオードＤＢは、Ｐ⁻型半導体基板１２と、Ｐ⁻型半導体基板１２の表面に設けられたＮ型カソード領域１４と、Ｎ型カソード領域１４内に設けられたＰ型アノード領域１６と、Ｐ型アノード領域１６内に設けられたＰ^＋型コンタクト領域２０及びＮ^＋型コンタクト領域２２と、Ｎ型カソード領域１４に接続されたカソード電極２４と、Ｐ^＋型コンタクト領域２０及びＮ^＋型コンタクト領域２２に接続されたアノード電極２６とを有する。 （もっと読む）

【課題】絶縁層上に形成された部分空乏型のトランジスターにおいて、ヒストリー効果を低減し、なおかつ高いＯＮ／ＯＦＦ比、及び急峻なサブスレッショルド特性を実現する。
【解決手段】絶縁層上の半導体層に形成された第１導電型のソース領域、第１導電型のドレイン領域、及び、第２導電型のボディ領域と、第１ゲート絶縁膜と、第１ゲート電極と、を含む部分空乏型の第１トランジスターと、絶縁層上の半導体層に形成された第２導電型のソース領域、第２導電型のドレイン領域、及び、第１導電型のボディ領域と、第２ゲート絶縁膜と、第２ゲート電極と、を含む第２トランジスターと、を具備し、第１トランジスターの第２導電型のボディ領域は、第２トランジスターの第２導電型のソース領域及び第２導電型のドレイン領域の内の一方に接続されている。 （もっと読む）

【課題】ＥＳＤ素子のＥＳＤ耐量を向上させる。
【解決手段】ＥＳＤ素子２１は半導体基板１表面に形成したＰ型ウェル領域２上にゲート絶縁膜を介して、一方向に延びた複数本のゲート電極３が相互に平行に設けられており、Ｐ型ウェル領域２の表面におけるゲート電極３の直下域がチャネル領域９になっている。そして、チャネル領域９間の領域がＮ＋ソース領域５又はＮ＋ドレイン領域４となっており、Ｎ＋ソース領域５とＮ＋ドレイン領域４とは交互に配列されている。そして、並列して隣接するゲート電極３間に位置するＮ＋ドレイン領域４を分割し、かつ隣接するゲート電極３を接続するようにゲート電極接合領域１０を設ける。なお、ゲート電極接合領域１０の直下域にはチャネル領域９と同一の不純物濃度を有する領域１１が設けられている。 （もっと読む）

【課題】貫通電流を低減させることができる相補型の論理回路を用いることで、消費電力を抑えることができる半導体装置の提案を目的の一とする。或いは、貫通電流を低減させることができる相補型の論理回路を用いることで、発熱を抑えることができる半導体装置の提案を目的の一とする。
【解決手段】通常のゲート電極の他に、閾値電圧を制御するための第２のゲート電極が備えられたｎチャネル型トランジスタ、或いはｐチャネル型トランジスタを、相補型の論理回路に用いる。そして、オフ電流が極めて小さい絶縁ゲート電界効果型トランジスタをスイッチング素子として用い、上記第２のゲート電極の電位を制御する。上記スイッチング素子として機能するトランジスタは、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含む。 （もっと読む）

【課題】高耐電圧により大電流化が可能で、オン抵抗が低く高速動作が可能で、高集積化と省エネルギーが可能で、素子間分離の容易な、電気熱変換素子駆動用の半導体装置を提供する。
【解決手段】電気熱変換素子とそれに通電するためのスイッチング素子とがｐ型半導体基体１に集積化されている。スイッチング素子は、半導体基体１の表面に設けられたｎ型ウェル領域２と、それに隣接して設けられチャネル領域を提供するｐ型ベース領域６と、その表面側に設けられたｎ型ソース領域７と、ｎ型ウェル領域２の表面側に設けられたｎ型ドレイン領域８，９と、チャネル領域上にゲート絶縁膜を介して設けられたゲート電極４とを有する絶縁ゲート型電界効果トランジスタである。ベース領域６は、ドレイン領域８，９を横方向に分離するように設けられた、ウェル領域２より不純物濃度の高い半導体からなる。 （もっと読む）

【課題】ＥＳＤ保護回路を備え外部端子数を効率よく配置できる半導体集積回路装置を提供する。
【解決手段】第１、第２電源電圧を供給する第１、第２電源パッドに対応した第１、第２電源セル、第１信号パッドに対応した入出力セル、第１電源電圧を供給する第１電源線、第２電源電圧を供給する第２電源線を有する。入出力セルは、信号入出力を行う回路、静電保護回路及び第１電源線と第２電源線との間に設けられた第１ＭＯＳを有する。第１電源セルは、第１電源パッドの正静電気に応答して第１ＭＯＳを一時的にオンにさせる時定数回路、第１電源パッドに向かう電流を流す一方向性素子を有する。第２電源セルは、第２電源パッドの正静電気に応答して第１ＭＯＳを一時的にオンにさせる時定数回路、第２電源パッドに向かう電流を流す一方向性素子を有する。第１ＭＯＳのゲートとウェルは時定数回路と接続される。 （もっと読む）

【課題】高耐圧の用途に適用可能な交流スイッチ（半導体リレー）を提供する。
【解決手段】交流スイッチ１は、ソース（Ｓ）同士を接続した第１化合物半導体ＭＯＳＦＥＴ１１および第２化合物半導体ＭＯＳＦＥＴ１２と、第１化合物半導体ＭＯＳＦＥＴ１１のドレイン（Ｄ）に接続された第１出力端子１３と、第２化合物半導体ＭＯＳＦＥＴ１２のドレイン（Ｄ）に接続された第２出力端子１４とを含む。交流スイッチ１は、オフ時の第１出力端子１３および第２出力端子１４の間の耐圧が４００Ｖ以上（より好ましくは６００Ｖ以上）であり、オン時の第１出力端子１３および第２出力端子１４の間の抵抗が２０ｍΩ以下（より好ましくは１０ｍΩ以下）である。 （もっと読む）

【課題】 ＬＤＭＯＳ型トランジスタなどの半導体装置が動作中に生ずる経時的な特性変動を抑制すると共に、高耐圧かつ低オン抵抗が実現される半導体装置およびその製造方法を提供する。
【解決手段】 Ｎ型半導体層１０２に、深さが１μｍより小さいＰ型の第１ドレインオフセット領域１０３と、深さが第１ドレインオフセット領域１０３より小さく、不純物濃度が第１ドレインオフセット領域１０３より大きいＰ型の第２ドレインオフセット領域１０５と、第１ドレインオフセット領域１０３より深いＮ型のボディ領域１０６と、Ｎ型のソース領域１０７およびドレイン領域１０４とを設ける。またＬＯＣＯＳ酸化膜からなる絶縁膜１１０と、ゲート絶縁膜１０８を介して形成されたゲート電極１０９とをＮ型半導体層１０２上に備える構造とする。 （もっと読む）

【課題】ＳＯＩ基板上に形成されたＭＯＳＦＥＴを有する半導体装置の信頼性を向上させる。また、半導体装置の製造工程を簡略化する。
【解決手段】ＳＯＩ基板ＳＢ上に形成された複数のｎチャネル型ＭＯＳＦＥＴＱｎを有する半導体装置において、ＢＯＸ膜の下部の支持基板の上面に拡散層であるｎ^＋型半導体領域を形成し、ｎ^＋型半導体領域と電気的に接続され、素子分離領域１を貫くコンタクトプラグＣＴ２を形成することで、支持基板の電位を制御する。ＳＯＩ基板ＳＢの平面において、各ｎチャネル型ＭＯＳＦＥＴＱｎは第１方向に延在しており、第１方向に複数形成されて隣り合うコンタクトプラグＣＴ２同士の間に配置された構造とする。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、支持基板と活性層との間の絶縁膜にて構成される寄生容量を充放電する変位電流による回路誤動作を防止する。
【解決手段】低電位基準回路部ＬＶおよび高電位基準回路部ＨＶを構成する絶縁分離された半導体素子の外周に、ｎ型ガードリング４２ｃ等を形成すると共に、活性層２ｃの埋込絶縁膜２ｂ側にｎ型ガードリング埋込層４２ｃ等と同じ導電型の深いｎ型拡散領域４２ｂ等を形成する。また、活性層２ｃにて構成されるｎ^-型層４２ａ等の中にｐ型ウェル４２ｄ等を形成し、このｐ型ウェル４２ｄ内に半導体素子を形成する。ｎ型ガードリング４２ｃ等とｐ型ウェル４２ｄ等は、それぞれ逆バイアスまたは同電位となるように電位固定する。 （もっと読む）

【課題】複数のスタンダードセルを有する半導体装置のチップ面積をさらに小さくする。
【解決手段】半導体装置ＳＤ１は第１および第２スタンダードセルＳＣ１，ＳＣ２を備える。第１スタンダードセルＳＣ１は、拡散領域Ａｎ１１、拡散領域Ａｎ１１に対向する機能素子領域ＦＥ１、および金属層ＭＴ１１を有する。第２スタンダードセルＳＣ２は、拡散領域Ａｎ１１に連続する拡散領域Ａｎ２１、拡散領域Ａｎ２１に対向する機能素子領域ＦＥ２、ならびに拡散領域Ａｎ２１および機能素子領域ＦＥ２の間に形成された拡散領域ＣＲ２１を有する。金属層ＭＴ１１および機能素子領域ＦＥ２は、拡散領域Ａｎ１１、拡散領域Ａｎ２１、および拡散領域ＣＲ２１通して電気的に接続される。 （もっと読む）

【課題】フォトリソグラフィ工程で生じる光近接効果に起因するゲート長のばらつきとゲートの寄生容量のばらつきを抑制し、標準セルの実際の特性を反映させたライブラリを設計可能とし、これにより設計マージンを小さくして高性能な半導体集積回路を提供する。
【解決手段】標準セルＳｃ１を配列して半導体集積回路を設計する方法において、標準セルＳｃ１を構成するゲートパターン５の端部に、該ゲートパターン５と垂直な方向にダミーパターン３を配置し、該ダミーパターン３の配置により、ゲートパターン５の端部での該ゲートパターンの占有密度の低下を補う。 （もっと読む）

【課題】最小加工寸法がフィン幅となるＦｉｎＦＥＴの構造において、極めて制御が困難なリング形状の加工を不要として、加工ばらつきに起因する特性ばらつきの小さなユニットセルを提供する。
【解決手段】ユニットセルは、半導体基板１上に形成された開ループ構造のゲート電極Ｇと、前記ゲート電極Ｇの内方となる領域にフィン状に形成されたドレイン領域２と、前記ゲート電極Ｇの外方となる領域に形成されたフィン状のソース領域３とを有する。前記ドレイン領域２の上にはドレインコンタクト２ａが形成され、前記ソース領域３上にはソースコンタクト３ａが形成される。 （もっと読む）

【課題】電源配線の電位の変動に起因するボディ領域の電位の変動を抑制し得る半導体装置を得る。
【解決手段】シリコン層４の上面内には、パーシャルトレンチ型の素子分離絶縁膜５が選択的に形成されている。電源配線２１は、素子分離絶縁膜５の上方に形成されている。電源配線２１の下方において、素子分離絶縁膜５には、絶縁層３の上面に達する完全分離部分２３が形成されている。換言すれば、半導体装置は、電源配線２１の下方において、シリコン層４の上面から絶縁層３の上面に達して形成された完全分離型の素子分離絶縁膜を備えている。 （もっと読む）

【課題】半導体集積回路に含まれる静電気保護装置の面積を大きくすることなく、その破壊耐量及び維持電圧を大きくする。
【解決手段】第１導電型である半導体基板１と、半導体基板の上又は上部に形成された第２導電型である第１拡散層３と、第１拡散層の上部に形成され、第１導電型である第２拡散層５と、第２拡散層の上部に形成され、第２導電型である第３拡散層６と、第１拡散層の上部で且つ第２拡散層から間隔をおいて形成された第２導電型である第４拡散層８と、少なくとも第３拡散層の下に、第２拡散層と間隔をおき且つ下端部が第１拡散層の下端部よりも下に位置するように形成された第１導電型の第５拡散層２とを備えている。第３拡散層から第５拡散層までの最短距離と、第５拡散層から第４拡散層までの最短距離及び第１拡散層の下端部から第４拡散層までの最短距離のいずれか短い方の距離との和は、第３拡散層から第４拡散層までの最短距離よりも小さい。 （もっと読む）

【課題】占有面積の小さい、ＳＧＴを用いた２段以上に直列に接続されたＣＭＯＳインバータ結合回路を提供する。
【解決手段】ＣＭＯＳインバータ結合回路は、ＳＧＴを用いた２段以上に直列に接続されたＣＭＯＳインバータから構成される。複数のＣＭＯＳインバータは、基板のソース拡散層１０６ａ、１０７ａを共用する。ゲート配線１１１ａ〜１１１ｆ上に形成されるコンタクト１２１の構造が異なるＣＭＯＳインバータが交互に隣接して配置されている。ＣＭＯＳインバータ同士は、最小間隔で配置されている。ＣＭＯＳインバータの出力端が次段のＣＭＯＳインバータのコンタクト１２１を介して、次段のＣＭＯＳインバータの配線層１２５に接続される。 （もっと読む）

【課題】メモリアレイのワードライン・ドライバ回路として使用できる、大きくなく、低消費電力の回路を提供する。
【解決手段】半導体・オン・インシュレータ（ＳｅＯＩ）基板上に形成された回路であって、電源電位を印加する為の第１、第２の端子間に第２のチャネル型のトランジスタと直列の第１のチャネル型のトランジスタを含み、トランジスタの各々が薄層におけるドレイン領域およびソース領域と、ソース領域とドレイン領域間に延びるチャネルと、チャネルの上方に配置されたフロント・コントロール・ゲートとを備え、各トランジスタが、トランジスタのチャネルの下方のベース基板に形成され、かつトランジスタの閾値電圧を調整する為にバイアスされうるバック・コントロール・ゲートを有し、トランジスタのうちの少なくとも１つが閾値電圧を十分に調整するバックゲート信号の作用の下、空乏モードで動作するように構成される。 （もっと読む）