【課題】 低しきい値電圧のMOSFETを含むCMOS回路の電源投入時あるいは電源遮断時におこすラッチアップを阻止し、通常動作中のサブスレッショルド電流を低減する。
【解決手段】 通常動作時には実質的に十分カットオフできないMOSFETを含むCMOS回路の電源と外部電源との間に、電源電圧制御用のMOSFET(Ｑ)を接続し、電源投入時には低しきい値MOSFETを含むCMOS回路にウエル電圧を投入した後に、上記電源電圧制御用のMOSFETを導通させる。 （もっと読む）

【課題】デュアルゲート構造を有するＭＩＳ型トランジスタにおいて、デュアルゲートにおけるシリサイド部分の断線に起因する遅延の劣化を防止して、動作不良を防止できるようにする。
【解決手段】 半導体装置は、上部がシリサイド化されたゲート電極２２を有するＰ型ＭＯＳトランジスタ１００及びＮ型ＭＯＳトランジスタ２００を備え、ゲート電極２２におけるＰ型ＭＯＳトランジスタ１００部分は、Ｐ型不純物が導入されたポリシリコンを含み、そのＮ型ＭＯＳトランジスタ２００部分は、Ｎ型不純物が導入されたポリシリコンを含む。Ｐ型ＭＯＳトランジスタ１００及びＮ型ＭＯＳトランジスタ２００の互いのドレインは、シリサイド化されたポリシリコンを含む共有配線２３により接続されている。共有配線２３の線幅は、ゲート電極２２の線幅よりも大きくなるように設定されている。 （もっと読む）

特に、ｐｉｎフォトダイオード（１４）と、バイポーラトランジスタ（５８）の高ドープされた接続領域（６２）とを含んだ集積回路構造（１０）を開示する。高度な制御方法により、ｐｉｎダイオード（１４）の非常に深い中間領域（３０）を、オートドーピングを用いずに形成できる。
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【課題】 半導体集積回路構造およびその製造方法を提供する。
【解決手段】 半導体集積回路構造は複数のダイオード、少なくとも一つの嵌入領域および電圧供給ノードを備える。複数のダイオードは基板中に設置され、直列に電性接続される。少なくとも一つの嵌入領域は、基板中に設置され、二つのダイオードの間に設置される。電圧供給ノードは、嵌入領域に電性接続される。また、好適にはこれらのダイオードはガードリングにより囲まれる。 （もっと読む）

【課題】同一なチップ内でＮチャネルおよびＰチャネルの両チャネルが高い耐圧特性を有する高耐圧ＭＯＳトランジスタを実現でき得るデバイス構造の製造方法を提供する。
【解決手段】本発明は、Ｎch型Ｌ−ＤＭＯＳ１０１ とＰch型Ｌ−ＤＭＯＳ１０２と論理部１０３ から成る半導体装置であり、Ｎch型Ｌ−ＤＭＯＳ１０１ は、Ｎ型ドリフト領域１２、Ｐウエル１９、Ｐ型高濃度拡散層２０、ソース拡散層２１、ドレイン拡散層２２、ソースコンタクト１４、ドレインコンタクト１６、ソース電極配線１５、ドレイン電極１７、ゲート電極１８の各主要素から成り、ＳＯＩ領域であるＮ型ドリフト領域１２に形成されたこのＮch型Ｌ−ＤＭＯＳ１０１のソース電極１４と、領域１１と、を電気的に導通して同電位になるように構成するデバイス構造である。 （もっと読む）

【課題】 寄生トランジスタのオン動作を防止し、回路消費電流を低減するブートストラップ方式の半導体装置を提供する。
【解決手段】 パワーデバイスの低圧側(112)の電力素子を駆動して高圧側駆動部（１１１）の電源を供給するブートストラップ回路は、少なくともブートストラップコンデンサに電源を供給する低圧半導体素子部（７）と高圧島ドリフト部（Ｒn，８）を備え、低圧半導体素子部と高圧島ドリフト部は接合分離され、ｐｃｈ−ＭＯＳトランジスタ（Tr７）のバックゲート（１６）はダイオードが接続されていないオープン構成としている。 （もっと読む）

ショットキー・ダイオード特性及びＭＯＳトランジスタ（１８，９２）を有する原理的なショットキー・ダイオード（１６）又はデバイス（９０）は直列に結合されて、順電流がわずかに劣化するだけで漏れ電流及びブレークダウン電圧の大幅な改善をもたらす。逆バイアスの場合、小さな逆バイアス電流は存在するが、ショットキー・ダイオード（１６，９０）にかかる電圧はＭＯＳトランジスタ（１８，９２）により小さく保たれる。ＭＯＳトランジスタ（１８，９２）がブレークダウン状態になるまで、ほとんどすべての逆バイアス電圧がＭＯＳトランジスタにかかる。しかし、ショットキー・ダイオード（１６，９０）が電流を制限するので、このトランジスタのブレークダウンは始めから破壊的なわけではない。逆バイアス電圧が増加し続けるにつれて、ショットキー・ダイオード（１６，９０）により多くの電圧がかかり始める。このことにより漏れ電流は増加されるが、トランジスタ（１８，９２）とショットキー・ダイオード（１６，９０）との間でブレークダウン電圧はいくらか追加される。
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特に大電流を使用する場合、MOSトランジスタ（５１）のドレイン（７４）中に、衝撃イオン化によって、電子‐正孔の対が生成されて、それによって寄生バイポーラトランジスタ（３８）が破壊的に導電性になる。正孔は、内在の抵抗を有するMOSトランジスタ（５１）の本体領域（７６）を通過してソース（８０）に達し、ソース（８０）はグランドのように比較的低電圧で保持される。正孔電流は本体領域（７６）中に電圧を発生させてベース（４２）として作用する。この増大したベース電圧は寄生バイポーラトランジスタ（３８）を導電性にする。この可能性は、エミッタ（４４）として作用するソース（８０）と本体領域（７６）との間のインピーダンスを介してチャネル電流を流すことによって、ソース（８０）と本体領域（７６）の間に電圧発生させることによって大幅に減少する。これによって、ベース電圧の増大に伴ってエミッタ電圧が増加し、それによって、寄生バイポーラトランジスタ（３８）が導電性になるのを防止する。
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本発明は、第２の導電型基板（１０）内の第１の導電型の第１のウエル（１１）と、前記第１のウエル内のそれぞれ第１の導電型からなるソース（１４）及びドレイン（１５）と、第２の導電型からなる第２のウエル（１２）内に配設されている第２の導電型のゲート（１６）とを有している高圧接合型電界効果トランジスタに関しており、前記第２のウエルは逆行性のタイプからなり、さらにソース、ゲート、ドレインの素子がフィールド酸化膜領域（１３ａ〜１３ｄ）によって相互に離間されていることを特徴としている。またゲート（１６）からソース及びドレイン領域の方向にフィールドプレート（１７ａ，１７ｂ）がフィールド酸化膜（１３ａ，１３ｂ）の上方で延在している。
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本発明は、ゲート誘電体の上に複数のシリサイド金属ゲートが作製される相補型金属酸化物半導体集積化プロセスを提供する。本発明の集積化方式を用いて形成される各シリサイド金属ゲートは、シリサイド金属ゲートの寸法に関わりなく、同じシリサイド金属相および実質的に同じ高さを有する。本発明は、半導体構造物の表面全体にわたってポリＳｉゲート高さが実質的に同じであるシリサイド接点を有するＣＭＯＳ構造物を形成するさまざまな方法も提供する。

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【課題】大量の商業マイクロエレクトロニクスメーカーがアクセスし易い最先端の基礎設備を使用して、高性能且つ費用対効果に優れた耐放射線性集積回路（ＲＨＩＣｓ）を提供する。
【解決手段】様々な形式の放射線エネルギーによって引き起こされる有害な影響を減少し、又は排除するために、従来の設計及びプロセスを使用する一方で特殊構造を含んで半導体デバイスを作成する。このような半導体デバイスは本願で開示された１台以上の寄生的な分離デバイス、及び／又は、埋め込みガードリング構造を含む。これら新規な構造に対応する設計、及び／又は、工程ステップの導入には、従来のＣＭＯＳ製作工程との互換性がある。したがって、比較的低い費用で比較的簡単に実施することができる。 （もっと読む）

集積回路設計のラッチアップに対する脆弱性をテストするためのテストモジュールであって、前記テストモジュールは並列接続された複数のテストブロック（３０）を有し、各テストブロック（３０）は、それぞれのテストブロック（３０）にストレス電流又は電圧を印加するためのインジェクタブロック（１２）と、それぞれのインジェクタブロック（１２）から異なる距離に連続的に配置された複数のセンサブロック（１３）とを有し、各センサブロック（１３）はＰＮＰＮラッチアップテスト構造を有するテストモジュール。本発明は、従来のＩＣストレス電流テスト、及び標準的なＰＮＰＮラッチアップテスト構造を利用するラッチアップ・パラメータ測定の、それぞれの利点を併せ持つ。
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第１電流がエミッタに流れるようにされた第１トランジスタと、上記第１トランジスタよりも大きな電流密度となるような第２電流がエミッタに流れるようにされた第２トランジスタとのベース，エミッタ間の電圧差を第１抵抗に流して定電流を形成し、それと直列にして第２抵抗を回路の接地電位側に設け、上記第１トランジスタと第２トランジスタのコレクタと電源電圧との間に第３抵抗と第４抵抗とを設け、上記第１と第２トランジスタの両コレクタ電圧とＣＭＯＳ構成の差動増幅回路に供給して、出力出力電圧を形成するとともに、かかる出力電圧を上記第１トランジスタと第２トランジスタのベースに共通に供給する。 （もっと読む）

電源制御装置システム（２５）は、電源制御装置システム（２５）のスタートアップ動作を制御するために２つの別個の電流を使用する。２つの電流は、電源制御装置システム（２５）の動作を抑止するために接地に分流され、２つの電流のうちの１つは電力消散を最小限にするためにディセーブルにされる。２つの独立した制御電流は、２つの別個の制御信号（２３、２４）に応答して、マルチ出力電流高電圧装置（１２）によって生成される。
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一実施形態においては、基板上にシリコン膜又はシリコンゲルマニウム膜を堆積させる方法であって、プロセスチャンバ内に基板を配置するステップと、基板表面を約６００℃〜９００℃の範囲の温度に、プロセスチャンバ内の圧力を約１３Ｐａ（０.１トール）〜約２７ｋＰａ（２００トール）の範囲に維持しつつ、加熱するステップと、を含む前記が提供される。堆積ガスは、プロセスチャンバに供給され、ＳｉＨ_４、任意のゲルマニウム源ガス、エッチング剤、キャリヤガス、任意に少なくとも１つのドーパントガスを含んでいる。シリコン膜又はシリコンゲルマニウム膜は、基板上に選択的且つエピタキシャル的に成長する。一実施形態は、シリコン含有膜とキャリヤガスとして不活性ガスを堆積させる方法を含んでいる。方法は、また、選択的シリコンゲルマニウムエピタキシャル膜を用いる電子デバイスの製造を含んでいる。 （もっと読む）

【課題】ＳＯＩ技術を用いた部分空乏型ＣＭＯＳデバイスにおける浮遊ボディの不必要な影響を制御可能とする。
【解決手段】シリコン・オン・インシュレータのＣＭＯＳメモリデバイスにおいて、引き出し線を含む領域が用いられる。引き出し線を逆方向にバイアスすることで、部分空乏型メモリセルのボディ領域から少数キャリアを取り除く。これにより、ボディ領域を完全空乏化し、浮遊ボディの不必要な影響を抑制する。 （もっと読む）

電界効果型装置はキャパシタのプレートをそれぞれ形成する複数のセグメントを有する少なくとも１つのセグメント化されたフィールド・プレートを含んでおり、選択されたセグメントを動的に接続してゲート−ドレイン間容量及びドレイン−ソース間容量を選択的に設定する電子素子に電界効果型装置が接続されている。トランスデューサを送信モードスイッチング装置と、受信モードスイッチング装置との間でスイッチングするスイッチング装置に結合されたトランスデューサを超音波装置が含んでおり、このスイッチング装置は電界効果型装置を含んでいる。
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基体平面に対して突出した半導体凸部と、この半導体凸部を跨ぐようにその上面から相対する両側面上に延在するゲート電極と、このゲート電極と前記半導体凸部の間に介在する絶縁膜と、ソース／ドレイン領域とを有するＭＩＳ型電界効果トランジスタを備えた半導体装置であって、１つのチップ内に、前記ＭＩＳ型電界効果トランジスタとして、ゲート電極下の前記半導体凸部における基板平面に平行かつチャネル長方向に垂直な方向の幅Ｗが互いに異なる複数種のトランジスタを有する半導体装置。 （もっと読む）

【課題】低オン抵抗の縦型トランジスタが形成されてなる半導体装置を提供する。また、マルチチャネル化の自由度の高い半導体装置を提供する。
【解決手段】半導体基板３０の一方の表面である主面側に形成された第1電極と、もう一方の表面である裏面側に形成された第２電極とを有する縦型トランジスタ１０１が形成されてなる半導体装置１００であって、第1電極が、主面上に形成された層間絶縁膜４３を介して、主面側の半導体基板３０表層部に形成された拡散領域４１，４２，４８に接続する第１金属層４４からなり、裏面側には、半導体基板３０の内部に向かってトレンチ３５が形成され、第２電極が、トレンチ内に形成され、トレンチ３５によって露出された半導体基板３０内の半導体層３３に接続する第２金属層３７からなる半導体装置１００とする。 （もっと読む）

【課題】 より優れたソフトエラー耐性を有するＳＯＩ基板を用いた高信頼性のＣＭＯＳ・ＳＲＡＭセルを備える半導体装置及びその製造方法を提供することを目的とする。
【解決手段】 ＳＯＩ基板の表面半導体層上にゲート絶縁膜を介して形成されたゲート電極と、該ゲート電極の両側の表面半導体層に形成された第１導電型ソース／ドレイン領域とから構成される半導体装置であって、前記第１導電型ソース／ドレイン領域の双方又は一方に接して第２導電型引出拡散層が形成され、少なくとも前記第１導電型ソース／ドレイン領域上から第２導電型引出拡散層上にわたってシリサイド層が形成されており、シリサイド層に接地電位が与えられてなる半導体装置。 （もっと読む）