【課題】浅いトレンチ分離および基板貫通ビアの集積回路設計への統合を提供すること。
【解決手段】ＩＣを製造する方法は、第１の側、および第２の対向する側を有する基板を用意すること、基板の第１の側にＳＴＩ開口を形成すること、および基板の第１の側に部分的ＴＳＶ開口を形成すること、および部分的ＴＳＶ開口を延長することを含む。延長された部分的ＴＳＶ開口は、ＳＴＩ開口より基板内への深さが深い。方法はまた、ＳＴＩ開口を第１の固体材料で充填すること、および延長された部分的ＴＳＶ開口を第２の固体材料で充填することを含む。ＳＴＩ開口、部分的ＴＳＶ開口、または延長された部分的ＴＳＶ開口のいずれも、基板の第２の側の外面を貫通しない。少なくとも、ＳＴＩ開口および部分的ＴＳＶ開口は同時に形成され、またはＳＴＩ開口および延長された部分的ＴＳＶ開口は同時に充填される。 （もっと読む）

【課題】Ｉ/Ｏ用バルク部とコアロジック用ＳＯＩ部が混載されたバルク＆ＳＯＩハイブリッド型ＣＭＩＳデバイスでは、閾値電圧制御の最適化のため多数のゲートスタックを用いる必要があり、プロセス及び構造が複雑になるという問題がある。
【解決手段】本願発明は、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整するものである。 （もっと読む）

【課題】Ｉ/Ｏ用バルク部とコアロジック用ＳＯＩ部が混載されたバルク＆ＳＯＩハイブリッド型ＣＭＩＳデバイスでは、閾値電圧制御の最適化のため多数のゲートスタックを用いる必要があり、プロセス及び構造が複雑になるという問題がある。
【解決手段】本願発明は、Ｈｉｇｈ−ｋゲート絶縁膜およびメタルゲート電極を有するＳＯＩ型半導体ＣＭＩＳＦＥＴ集積回路装置において、いずれかのバックゲート半導体領域に不純物を導入することにより、対応する部分のＭＩＳＦＥＴの閾値電圧を調整するものである。 （もっと読む）

【課題】出力トランジスタの形成領域から他の素子の形成領域への電子の移動を抑制する効果が高く、素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】半導体基板ＳＵＢと、１対の注入元素子ＤＲと、アクティブバリア構造ＡＢと、ｐ型接地領域ＰＧＤとを備える。半導体基板ＳＵＢは主表面を有し、かつ内部にｐ型領域を有する。１対の注入元素子ＤＲは、ｐ型領域上であって主表面に形成される。アクティブバリア構造ＡＢは、主表面において１対の注入元素子ＤＲに挟まれる領域に配置される。ｐ型接地領域ＰＧＤは、主表面において１対の注入元素子ＤＲに挟まれる領域を避けて１対の注入元素子ＤＲおよびアクティブバリア構造ＡＢよりも主表面の端部側に形成され、かつｐ型領域に電気的に接続された、接地電位を印加可能な領域である。ｐ型接地領域ＰＧＤは、１対の注入元素子ＤＲに挟まれる領域と隣り合う領域において分断されている。 （もっと読む）

【課題】半導体装置においてチップサイズに影響を与えないデカップリング容量を得る。
【解決手段】半導体装置は、基板１、１０と、高濃度拡散層領域１１と、第１ウェル４と、第２ウェル３とを具備している。基板１、１０は第１導電型である。高濃度拡散層領域１１は基板１、１０上に形成され、第１導電型である。第１ウェル４は基板１、１０上に形成され、高濃度拡散領域１１の一方側に設けられ、第１導電型である。第２ウェル３は基板１、１０上に形成され、高濃度拡散領域１１の他方側に設けられ、第１導電型と逆導電型となる第２導電型である。第２ウェル３と高濃度拡散領域１１との間、及び、第２ウェル３と基板１、１０との間でデカップリング容量が形成される。 （もっと読む）

【課題】同一基板上に混載された他の素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】半導体装置は、ｐ形半導体層１２と、ｎ形のソース領域１３と、絶縁体２３と、ｎ形半導体領域２０と、ｎ形のドレイン領域１４と、ｐ形のチャネル領域１２ａと、ゲート絶縁膜１５と、ゲート電極１６と、ソース電極１８と、ドレイン電極１９と、電極２１とを備える。前記絶縁体は、前記ｐ形半導体層の表面から前記ｐ形半導体層の厚み方向に延びて形成されたトレンチｔ１内に設けられている。前記ｎ形半導体領域は、前記ドレイン領域と前記絶縁体との間の前記ｐ形半導体層の表面に設けられる。前記電極は、前記ｎ形半導体領域に接続される。 （もっと読む）

【課題】混合信号プロセスにおいてアナログ回路の性能を向上させる方法および装置を提供すること
【解決手段】順方向バイアスおよび修正された混合信号プロセスを用いた回路設計を用いて、アナログ回路性能を向上させる方法が提示される。複数のＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む回路が規定される。ＮＭＯＳトランジスタのボディ端子は、第１の電圧ソースに連結され、ＰＭＯＳトランジスタのボディ端子は、第２の電圧ソースに連結される。回路内のトランジスタは、各選択されたＮＭＯＳトランジスタのボディ端子に該第１の電圧ソースを適用することと、各選択されたＰＭＯＳトランジスタのボディ端子に該第２の電圧ソースを適用することとによって、選択的にバイアスされる。一実施形態において、第１の電圧ソースおよび第２の電圧ソースは、順方向バイアスおよび逆方向バイアスをトランジスタのボディ端子に提供するように修正可能である。 （もっと読む）

【課題】工程が簡単で、よりラッチアップに強いＣＭＯＳ構造を得る。
【解決手段】１×１０^１８ｃｍ^−３から１×１０^１９ｃｍ^−３の高不純物濃度の半導体基板２を用い、ＣＭＯＳ構造のＰ型ウェル４とＮ型ウェル５の境界に設けられた溝分離部１３の先端部分がその高不純物濃度領域に達する（エピタキシャル層３を貫通して半導体基板２の領域に至る）ように深く形成することにより、従来のように溝分離部１３よりも更に深い領域（溝分離部１３の下側）を電子が通過することなく、従来のようにウェル領域内にＮ＋埋め込み層やＰ＋埋め込み層を基板深く埋め込む必要もなく、簡便な方法で、よりラッチアップに強いＣＭＯＳ構造を得ることができ、コスト性能の両方に優れた半導体装置１を得ることができる。 （もっと読む）

【課題】活性領域におけるイオン濃度のばらつきを抑制すること。
【解決手段】半導体装置の製造方法は、半導体基板にイオンを注入するための第１開口を有し、第１層ウェルを形成するための第１マスクを半導体基板上に形成する工程と、第１マスクを用いて半導体基板に第１イオンを注入して、第１領域及び第２領域を有する第１層ウェルを形成する工程と、半導体基板にイオンを注入するための第２開口を有し、第２層ウェルを形成するための第２マスクを半導体基板上に形成する工程と、第２マスクを用いて半導体基板に第２イオンを注入して、第１層ウェルより下方に位置する第２層ウェルを形成する工程と、を含む。第１領域を第２領域より第１層ウェルの外縁寄りに形成する。第１イオンを注入する際に、第１マスクの第１内壁面で反射した第１イオンを第１領域に供給する。第２イオンを注入する際に、第２マスクの第２内壁面で反射した第２イオンを第２領域に供給する。 （もっと読む）

【課題】ＥＳＤ保護回路の面積を増大させることなく、サージに対する耐性に優れた半導体集積回路を実現する。
【解決手段】半導体集積回路は、互いに隣接する入出力セル１及び入出力セル２間には、アノードが入出力端子３に接続され、且つ、カソードが入出力端子７に接続されたサイリスタ１３と、カソードが入出力端子３に接続され、且つ、アノードが入出力端子７に接続されたサイリスタ１４とが構成されている。 （もっと読む）

【課題】面積効率の良い高電圧の単極性ＥＳＤ保護デバイスを提供する。
【解決手段】ＥＳＤ保護デバイス３００は、ｐ型基板３０３と、基板内に形成され、カソード端子に接続されるｎ＋及びｐ＋コンタクト領域３１０、３１２を包含し、第１のｐウェル３０８−１と、基板内に形成され、アノード端子に接続されるｐ＋コンタクト領域３１１のみを包含する第２の別個のｐウェル３０８−２と、第１及び第２半導体領域を取り囲み且つこれら半導体領域を分離するように基板内に形成された、電気的にフローティングのアイソレーション構造３０４、３０６、３０７−２とを含む。カソード及びアノードの端子に、トリガー電圧レベルを上回る正電圧が印加されると、ＥＳＤ保護デバイスは、構造を通り抜ける低インピーダンス経路を提供してＥＳＤ電流を放電するよう、内在サイリスタをスナップバックモードに入らせる。 （もっと読む）

【課題】トランジスタの耐圧を向上し得る半導体装置及びその製造方法を提供することにある。
【解決手段】半導体基板１０内に形成された第１導電型の第１の不純物領域３２、４６と、半導体基板内に形成され、第１の不純物領域に隣接する第２導電型の第２の不純物領域３４、４８と、第２の不純物領域内に形成された第１導電型のソース領域３０ａ、４４ａと、第１の不純物領域内に形成された第１導電型のドレイン領域３０ｂ、４４ｂと、ソース領域とドレイン領域との間における第１の不純物領域内に、第２の不純物領域から離間して埋め込まれた、二酸化シリコンより比誘電率が高い絶縁層１４と、ソース領域とドレイン領域との間における第１の不純物領域上、第２の不純物領域上及び絶縁層上に、ゲート絶縁膜２２を介して形成されたゲート電極２４ａ、２４ｂとを有している。 （もっと読む）

【課題】同一の極性を有する複数の薄膜ＦＥＴの閾値電圧に差をつけて、半導体装置の性能の最適化を図ることができる。
【解決手段】半導体基板１と、半導体基板１上に設けられた埋め込み絶縁膜２と、埋め込み絶縁膜２上に形成された薄膜ｎ型ＦＥＴ１００と、埋め込み絶縁膜２上に形成された薄膜ｐ型ＦＥＴ１０１と、埋め込み絶縁膜２上に形成された薄膜ｎ型ＦＥＴ１００ｂと、薄膜ｎ型ＦＥＴ１００のチャネル領域８と平面視で重なるように半導体基板１に設けられたｐ型ウェル領域４と、薄膜ｐ型ＦＥＴ１０１のチャネル領域８と平面視で重なるように半導体基板１に設けられたｐ型ウェル領域５と、薄膜ｎ型ＦＥＴ１００ｂのチャネル領域８と平面視で重なるように半導体基板１に設けられたｐ型ウェル領域４ｂと、を備え、ｐ型ウェル領域４、４ｂ、５は、ｎ型ウェル領域４０によって囲まれており、かつ互いに接触していない。 （もっと読む）

【課題】半導体基板に向かって流れ込む回生電流又は寄生バイポーラトランジスタのオン電流を、チップサイズを増大させることなく低減できるＬＤＭＯＳトランジスタの実現が課題となる。
【解決手段】Ｎ＋型ドレイン層１３等が形成されたＮ型エピタキシャル層５からなるＮ型層５ａを、Ｎ型エピタキシャル層５の表面からＮ＋型埋め込み層２まで延在するＰ型ドレイン分離層６で取り囲む。Ｐ型ドレイン分離層６とＰ型素子分離層３に囲まれたＮ型エピタキシャル層５からなるＮ型層５ｂにその表面から内部に延在するＰ型コレクタ層７を形成する。これにより第１導電型のドレイン分離層６をエミッタ、前記第２導電型の分離層５ｂをベース、前記コレクタ層７をコレクタとする寄生バイポーラトランジスタを形成しサージ電流を接地ラインに流す。 （もっと読む）

【課題】半導体装置において、所望の数のトランジスタをハンドリングすること。
【解決手段】半導体装置は、半導体基板内に形成された第１導電型の第１から第４の拡散層と、半導体基板内に形成された第２導電型の第５から第８の拡散層と、第１と第２の拡散層の間及び第５と第６の拡散層の間の上方に形成された第１の電極と、第３と第４の拡散層の間及び第７と第８の拡散層の間の上方に形成された第２の電極と、第６の拡散層と第７の拡散層との間の上方に形成された絶縁膜及び第３の電極を備える。第３の電極は、第１電位に接続されている。 （もっと読む）

【課題】ON状態での低いオン抵抗とOFF状態での小さいオフリーク電流を持つMOSトランジスタスイッチを用いた半導体装置及びサンプルホールド回路を実現する。
【解決手段】PMOSトランジスタM11がON状態の場合には、PMOSトランジスタM12がON状態になりPMOSトランジスタM11のバックゲート端子をPMOSトランジスタM11のソース端子に接続し、PMOSトランジスタM11がOFF状態の場合には、PMOSトランジスタM13がON状態になりPMOSトランジスタM11のバックゲート端子を電源電圧端子VDD1に接続する。 （もっと読む）

【課題】スイッチング損失を低減した半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、ベース層と、ベース層上に設けられた第２導電形半導体層と、第２導電形半導体層の表面からベース層側に向けて延び、ベース層には達しない複数の第１のトレンチの内壁に設けられた第１の絶縁膜と、第１の絶縁膜を介して第１のトレンチ内に設けられると共に第２導電形半導体層の表面に接する第１の電極とを備えている。第２導電形半導体層は、第１のトレンチで挟まれた第１の第２導電形領域と、第１の第２導電形領域とベース層との間および第１のトレンチの底部とベース層との間に設けられ、第１の第２導電形領域よりも第２導電形不純物量が少ない第２の第２導電形領域とを有する。 （もっと読む）

【課題】高い実装密度を得ることが可能な半導体装置の製造プロセスを提供する。
【解決手段】半導体装置を電気的に分離するための構造は、エピタキシャル層を含まない半導体基板２４０内にドーパントを打込むことにより形成される。この打込みに続き、極めて限られた熱収支に上記構造を晒すことでドーパントが顕著に拡散しないようにする。その結果として、上記分離構造の寸法が制限かつ規定され、こうして、エピタキシャル層を成長させる工程とドーパントを拡散させる工程とを含む従来のプロセスを用いて得られるよりも高い実装密度を得ることができる。 （もっと読む）

【課題】同期整流方式のＤＣＤＣ変換装置において、短絡防止期間中に、同期整流用ＦＥＴのドレインが負電圧となると、基板−ドレインの間に電流が流れ、基板の電位が揺すられる。同期整流用ＦＥＴを内蔵した素子の場合、この基板の電位の揺れは制御回路の誤動作を招く。
【解決手段】Ｐ型基板とバックゲートとが分離されたＮチャネルＭＯＳＦＥＴを２段縦積みにした構造を有する複合素子を、同期整流用ＦＥＴとして用い、複合素子の上段側ＦＥＴを、メイン側ＦＥＴがオフかつ下段側ＦＥＴがオフとなる短絡防止期間において、オフとする。 （もっと読む）

【課題】ゲート閾値の変動を抑制または防止できる半導体素子を提供する。
【解決手段】半導体素子１は、ｎ型エピタキシャル層８と、ｎ型エピタキシャル層８の表層部に形成されたボディ領域１２と、ボディ領域１２の表層部に形成されたｎ型ソース領域１６と、ｎ型エピタキシャル層８上に形成されたゲート絶縁膜１９と、ゲート絶縁膜１９上に形成されたゲート電極２０およびゲート保護ダイオード３０とを含む。ゲート保護ダイオード３０は、第１のｐ型領域３１とｎ型領域３２と第２のｐ型領域３３とを含む。第１のｐ型領域３１とｎ型領域３２によって第１のダイオード３０Ａが構成されている。ｎ型領域３２と第２のｐ型領域３３によって第２のダイオード３０Ｂが構成されている。第１のｐ型領域３１はゲート電極２０に接続されている。第２のｐ型領域３３はソース電極２７を介してソース電極２７に接続されている。 （もっと読む）