【課題】寄生容量が小さく、高速・低消費電力で動作する、或いは、寄生効果が無く、高静電気破壊耐量を有する優れた素子特性が得られる完全誘電体分離型のＩＣを低コストで製造することのできる半導体装置を提供する。
【解決手段】トレンチ型誘電体分離層により素子領域側面が誘電体で分離されたｎ型又はｐ型のエピタキシャル層に、横型のＭＯＳＦＥＴあるいは縦型バイポーラトランジスタ、縦型のダイオード等の半導体素子を形成する。その後素子形成側を接着剤等で保持基板と接着する等して、しかる後にシリコン単結晶基板の裏面を研削・研磨の後、エッチングを行ってエピタキシャル層を成長させる前に形成したエッチングストップ層でエッチングを停止してトレンチ先端を露出させる。その面にＣＶＤ酸化膜等の絶縁層を形成して、トレンチと絶縁層で素子を誘電体で完全に分離する。更に半田等の接着剤を用いて支持基板に貼り付け、素子側の保護基板を除去する。 （もっと読む）

【課題】薄型化及び小型化を達成しながら、外部ストレス、及び静電気放電に耐性を有する信頼性の高い半導体装置を提供することを目的の一とする。または、作製工程においても外部ストレス、又は静電気放電に起因する形状や特性の不良を防ぎ、歩留まり良く半導体装置を作製することを目的の一とする。
【解決手段】互いに対向するように設けられた第１の絶縁体及び第２の絶縁体と、対向する第１の絶縁体と第２の絶縁体との間に設けられた半導体集積回路及びアンテナと、第１の絶縁体の一表面に設けられた導電性遮蔽体と、第２の絶縁体の一表面に設けられた導電性遮蔽体とを設け、第１の絶縁体の一表面に設けられた導電性遮蔽体と、第２の絶縁体の一表面に設けられた導電性遮蔽体を電気的に接続する。 （もっと読む）

【課題】パワーゲーティングの適用に困難さをもたらすコストアップと性能低下のトレードオフを打開する。
【解決手段】Ｐ型基板２と、Ｐ型基板２に互いに離れて形成されている第１のＰウェル４および第２のＰウェル５と、を有し、第１のＰウェル４にＮ型ロジックトランジスタＬＴｎが形成され、第２のＰウェル５に電源遮断トランジスタＰＧＴが形成され、第１のＰウェル４と第２のＰウェル５との間に、Ｐ型基板２内の電位干渉を遮蔽する遮蔽部（例えば２つのＰＮ接合）が形成されている。遮蔽部により電位干渉が遮蔽された２つの基板領域のうち、第２のＰウェル５側の基板領域に、電源遮断トランジスタＰＧＴに基板バイアス電圧ＶＢＢを印加するための基板コンタクト領域１１が形成されている。 （もっと読む）

【課題】低減された集積度および低消費電力の基準を満たすと同時に、電気的性能の改良をもたらす、多重構造トランジスタを有する新規なデバイスを提供する。
【解決手段】積層の所定レベルに位置する第１トランジスタＴ１１と、所定レベルの上方の積層の第２レベルに位置する第２トランジスタＴ２１とを備え、第１トランジスタは第２トランジスタのチャネル区域１１６に対向するゲート電極１０８を備え、第１トランジスタと第２トランジスタとは絶縁区域１２０により分離され、この絶縁区域は第１トランジスタのゲートと第２トランジスタのチャネルとの間の第１領域Ｒ１にて第１トランジスタのゲートと第２トランジスタのチャネルとの間の結合を可能にするように規定された組成および厚さを有し、この絶縁区域は、第１トランジスタおよび第２トランジスタのアクセス区域の間の第１領域の周囲に、第１領域とは異なる組成および厚さを有する第２領域Ｒ２を備える。 （もっと読む）

【課題】配線の凹凸やコンタクト不良を大幅に低減した配線の作製方法を用いることによって半導体装置の信頼性を向上させること。
【解決手段】層間絶縁膜２０７に設けられた開口部に液滴吐出法を用いてノズル２０８から導電性組成物が分散された液滴２０９を滴下し配線２１０を形成する。さらに、加熱処理を行うことで配線２１０をリフローする。これにより、配線表面を平坦化し、且つ配線のコンタクト不良を改善することができる。 （もっと読む）

【課題】閾値電圧の異なる複数の薄膜トランジスタを、同一基板上に形成する。
【解決手段】基板１と、基板１に支持された薄膜トランジスタ１０、２０とを備えた半導体装置であって、薄膜トランジスタ１０は、ボトムゲート電極１５と一部だけが重なるように配置されたトップゲート電極１６を備え、薄膜トランジスタ２０は、ボトムゲート電極２５と全体が重なるか、または一部だけが重なるように配置されたトップゲート電極２６を備え、トップゲート電極２６の一部だけがボトムゲート電極２５と重なっている場合には、トップゲート電極２６のうちボトムゲート電極２５と重なっていない領域２７のチャネル方向の長さＬ２は、トップゲート電極１６のうちボトムゲート電極１５と重なっていない領域１７のチャネル方向の長さＬ１よりも小さい。 （もっと読む）

【課題】単結晶半導体層を支持基板上に形成する際に、単結晶半導体層に欠損が生じた領域を、効率的に修復し、かつ該領域のトランジスタ特性を損なわない方法を提供する。
【解決手段】支持基板上に単結晶半導体層を形成した後、前記単結晶半導体層に生じた欠損領域を光学的手段により検出し、前記単結晶半導体層上及び前記欠損領域に非単結晶半導体層を形成し、前記欠損領域の情報と、回路設計情報と、に基づいて前記欠損領域の非単結晶半導体層を選択的に結晶化して結晶質半導体層を形成し、前記結晶質半導体層、あるいは前記単結晶半導体層、を含む半導体素子を形成する処理を行う。 （もっと読む）

【課題】良好な結晶性を有し、Ｓ値において高性能な半導体素子を提供する。
【解決手段】脆化層を有する単結晶半導体基板と、ベース基板とを絶縁層を介して貼り合わせ、熱処理によって、脆化層を境として単結晶半導体基板を分離して、ベース基板上に単結晶半導体層を固定し、単結晶半導体層にレーザ光を照射し、単結晶半導体層を部分溶融状態として再単結晶化し、結晶欠陥を修復する。次いで、ｎ型トランジスタとなる島状単結晶半導体層にフォトマスクを用いてチャネルドープし、次いで該フォトマスクを用いて島状単結晶半導体層をエッチバックし、ｐ型トランジスタとなる島状単結晶半導体層の膜厚より薄くなるようにする。 （もっと読む）

【課題】集積回路の高集積化を妨げることなく、静電気放電（ＥＳＤ）による集積回路の破壊を防止するための保護回路を設ける。
【解決手段】高電源電位が印加される端子に電気的に接続される配線、および低電源電位が印加される端子に電気的に接続される配線を、それぞれ、誘電体を介して隣接させ、かつ集積回路を取り囲むように形成する。このことにより、端子と集積回路の間に配線抵抗が付加され、かつ２本の配線間に容量を付加することができる。ＥＳＤなどにより端子に過電圧が印加されても、そのエネルギーが配線抵抗および付加容量により消費されるため、集積回路の破壊を抑えることができる。 （もっと読む）

【課題】十分な駆動能力を有し、且つ、表示特性の均一性を向上することが可能な表示装置を提供することを目的とする。
【解決手段】マトリクス状の画素によって構成されたアクティブエリアを備えた表示装置であって、
各画素ＰＸに備えられた有機ＥＬ素子４０と、
有機ＥＬ素子を駆動制御するとともに、多結晶シリコンからなる第１半導体層を備えた第１薄膜トランジスタＴＲ１を含む画素回路１０と、
アクティブエリアの周辺に配置され、有機ＥＬ素子の駆動制御に必要な信号を出力するとともに、多結晶シリコンからなり第１半導体層とは結晶性が異なる第２半導体層を備えた第２薄膜トランジスタＴＲ２を含む駆動回路ＤＲＣと、
を同一の支持基板１０１の上に備えたことを特徴とする。 （もっと読む）

【課題】支持基板を介した電位干渉を抑制し、埋込酸化膜による寄生容量に起因する変位電流が流れることを抑制することにより、回路の誤作動を防止する。
【解決手段】支持基板２の不純物濃度を１×１０¹⁴ｃｍ^-3以下とし、かつ、支持基板２の電位をＧＮＤにする。これにより、高電位基準回路部ＨＶ側では、支持基板２の不純物濃度を低くして空乏層が広がるようにすることで空乏層容量を大きくし、埋込酸化膜３との合成容量を小さくすることで変位電流を抑制できる。また、低電位基準回路部ＬＶ側では、支持基板２の電位をＧＮＤに固定することで、埋込酸化膜３にかかる電圧を抑制することができる。したがって、低電位基準回路部ＬＶと高電位基準回路部ＨＶの双方において変位電流を抑制することが可能となる。これにより、回路の誤作動を防止することが可能となる。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する手段を提供する。
【解決手段】低電位基準回路部ＬＶと対応するように第１リードフレーム３ａを配置すると共に、高電位基準回路部ＨＶと対応するように第２リードフレーム３ｂを配置することにより、絶縁基板２のうち低電位基準回路部ＬＶの下方に位置する部分に関しては、低電位基準回路部ＬＶと第１リードフレーム３ａとにより同電位に挟まれた状態となるようにし、絶縁基板２のうち高電位基準回路部ＨＶの下方に位置する部分は、高電位基準回路部ＨＶと第２リードフレーム３ｂとにより同電位に挟まれた状態となるようにする。 （もっと読む）

【課題】結晶欠陥が存在する単結晶半導体基板を用いたとしても単結晶半導体層の結晶欠陥が低減されたＳＯＩ基板の作製方法を提供することを目的の一とする。
【解決手段】単結晶半導体基板上にエピタキシャル成長法を用いて欠陥が極めて少ない単結晶半導体層を形成した後に、熱酸化処理により単結晶半導体基板に酸化膜を形成し、酸化膜を介して単結晶半導体基板にイオンを導入する。イオンを導入した単結晶半導体基板と半導体基板を貼り合わせ、熱処理により分離した後に、半導体基板上に設けられた単結晶半導体層に平坦化処理を行う。 （もっと読む）

【課題】平坦化工程を行っても、金属汚染を防止することのできるマルチゲート型電界効果トランジスタおよびその製造方法を提供することを可能にする。
【解決手段】基板２上に並列するように設けられた第１導電型の複数の半導体層６と、複数の半導体層のそれぞれに、離間して設けられた第２導電型のソース／ドレイン領域６０ａ、６０ｂと、複数の半導体層のそれぞれに、ソース領域とドレイン領域との間に設けられるチャネル領域と、チャネル領域のそれぞれの上面に設けられた保護膜８と、チャネル領域のそれぞれの両側面に設けられたゲート絶縁膜９と、チャネル領域のそれぞれの両側面にゲート絶縁膜を挟むように設けられるとともにチャネル領域のそれぞれの上面に保護膜を挟むように設けられた金属元素を含む複数のゲート電極１０と、複数のゲート電極のそれぞれの側面を覆うように基板上に設けられた層間絶縁膜２０と、複数のゲート電極のそれぞれの上面を共通に接続する接続部２３と、接続部に接続されたゲート配線２４と、を備えている。 （もっと読む）

【課題】素子作製の容易さや乱数生成の高制御性、高速動作を実現する。
【解決手段】乱数発生素子は、細線チャネルを備えた第１の電界効果トランジスタ（ＦＥＴ）１と、細線チャネルを備えた第２のＦＥＴ２と、この第２のＦＥＴ２の細線チャネルと接続され、かつ第１のＦＥＴ１の細線チャネルと容量を介して接続された導体からなる電荷蓄積部４とを備える。第２のＦＥＴ２のゲート電圧制御によって電荷蓄積部４に素電荷を注入し、電荷蓄積部４にランダムに出入りする素電荷を第１のＦＥＴ１の電気的特性の変化で検出する。 （もっと読む）

【課題】集積回路内に多数形成され、論理回路などを構成するＭＯＳＦＥＴから成る半導体素子１において、高機能化を図る。
【解決手段】ウェル２内にソース領域３とドレイン領域４とが形成され、かつそれらの領域間のチャネル領域５上に、ゲート絶縁膜６を介してゲート電極７が形成されるＭＯＳＦＥＴにおいて、たとえばＳＯＩ基板を用い、かつフィールド酸化膜などによって各素子間を電気的に絶縁し、各素子毎にソース領域３およびドレイン領域４以外の領域で層間絶縁膜にコンタクト孔を形成し、チャネル領域５から基板端子ＴＷを引出す。これによって、ゲート端子ＴＧと該基板端子ＴＷとの２つを入力とする２入力１出力の素子を実現することができ、論理回路などを構成するにあたって、集積度を向上し、高速化および低コスト化を図ることができる。 （もっと読む）

【課題】良好な結晶性を有し高性能な半導体素子を形成することを可能とする半導体基板を提供する。
【解決手段】脆化層を有する単結晶半導体基板と、ベース基板とを絶縁層を介して貼り合わせ、熱処理によって、脆化層を境として単結晶半導体基板を分離して、ベース基板上に単結晶半導体層を固定し、単結晶半導体層にレーザ光を照射し、単結晶半導体層を部分溶融状態として再結晶化し、結晶欠陥を修復する。再結晶化後の単結晶半導体層は深さ方向の濃度分布において、炭素濃度が極大を有する。 （もっと読む）

【課題】同一絶縁基板上に形成された２つのトランジスタの拡散層の抵抗値を同じにすることのできる新構造のトランジスタを搭載した半導体装置を提供する。
【解決手段】同一絶縁基板上に第１及び第２のトランジスタが形成された半導体装置において、第１のトランジスタ（図中左側のトランジスタ）は、第１のゲート電極１０４ａ下部に形成された第１の絶縁膜１０３ａと、拡散層１０２ａ２，１０２ａ３領域上に形成された第２の絶縁膜１０３ｂとを備え、第２のトランジスタ（図中右側のトランジスタ）は、第２のゲート電極１０４ｂ下部及び拡散層１０２ｂ２，１０２ｂ３領域上に形成された膜厚の厚い第２の絶縁膜１０３ｂを備え、これら第１の絶縁膜１０３ｂ及び第２の絶縁膜１０３ａより上層に第１及び第２のゲート電極１０４ａ，１０４ｂがそれぞれ配置されており、かつ、第１の絶縁膜１０３ａが第２の絶縁膜１０３ｂよりも薄く形成された構造となっている。 （もっと読む）

【課題】サージ電流の流れ込みを防止すると共に、入力信号波形に重畳するオーバーシュート（リンギング）を抑制して当該半導体装置の誤動作を防止する。
【解決手段】各相導体ＢＰ，ＢＭと接地ラインまたは電源ラインの間に挿入配置され、サージが印加された時にブレークダウンしてサージを逃すブレークダウン素子Ｅ１，Ｅ２と、各相導体ＢＰ，ＢＭ間に挿入配置され、各相導体ＢＰ，ＢＭ間の電位差が大きい場合にインピーダンスを小さく変化させるインピーダンス制御回路Ｋ１とを有してなり、インピーダンス制御回路Ｋ１に接続する配線ＳＰ，ＳＭの第３コンタクト領域Ｃ３，Ｃ６が、ブレークダウン素子Ｅ１，Ｅ２の接地ラインまたは電源ラインに接続する配線の第２コンタクト領域Ｃ２を間に挟んで、各相導体ＢＰ，ＢＭに接続する配線の第１コンタクト領域Ｃ１，Ｃ４と反対側に形成されてなる半導体装置１００とする。 （もっと読む）

【課題】大面積基板に厚さのばらつきの小さい結晶性半導体層を形成することを課題とする。
【解決手段】複数の半導体基板に表面からの深さが異なる位置に脆化層を形成し、ベース基板面内の化学機械研磨の研磨量が大きい領域には表面から脆化層までの深さが大きい半導体基板を配置し、ベース基板面内の化学機械研磨の研磨量が小さい領域には表面から脆化層までの深さが小さい半導体基板を配置し、ベース基板と前記半導体基板を接合し、脆化層を起点としてベース基板と半導体基板を分離することで第１の半導体層を形成し、第１の半導体層をＣＭＰにより研磨して第２の半導体層を形成する。ＣＭＰに代えてエッチング処理を用いても良く、この場合にはエッチングレートが大きい領域に、表面から脆化層までの深さが大きい半導体基板を配置する。 （もっと読む）