【課題】メモリセルの特性を向上することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリ１００は、シリコン基板と、シリコン基板上に第１の方向に延びて形成され、第１の方向と垂直な面における断面が上底よりも下底が長い等脚台形の形状を有し、シリコン基板と同一導電型のシード層と、シリコン基板上であってシード層間に形成された埋め込み絶縁膜と、シード層上および埋め込み絶縁膜上に形成され、固相エピタキシャル成長により形成された半導体層と、第１のゲート絶縁膜上に、第１の選択ゲート電極層と第２の選択ゲート電極層との間で、第１の方向とシリコン基板の基板面で直交する第２の方向に並んで複数個形成された浮遊ゲート電極層と、浮遊ゲート層上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された制御ゲート電極層と、を備える。 （もっと読む）

【課題】レーザー光の照射条件に起因する半導体装置の特性のばらつきを低減することを目的の一とする。又は、基板の熱収縮に起因する半導体装置の特性ばらつきを低減することを目的の一とする。
【解決手段】貼り合わせによりベース基板上に設けられた単結晶半導体層にレーザー光を照射した後、第１の熱処理を施してその特性を向上させ、単結晶半導体層に導電型を付与する不純物元素を添加した後、第１の熱処理の温度より低い温度で第２の熱処理を行う。 （もっと読む）

【解決手段】
洗練された半導体デバイスにおいては、異なる結晶方位に対して異方性エッチング挙動を有し得るウエット化学的エッチングプロセスに基いてキャビティを形成することによって、チャネル領域の近くに歪誘起半導体合金を位置させることができる。１つの実施形態では、異方性エッチング挙動に加えて二酸化シリコンに関する高いエッチング選択性を呈するＴＭＡＨを用いることができ、それにより、チャネル領域からのオフセットを更に減少させる可能性を追加的に提供する一方で、全体的なプロセスばらつきの大きな原因となることのない極めて薄いエッチング停止層が可能になる。 （もっと読む）

【課題】絶縁膜中にコンタクトホールを形成せずに、絶縁膜の表面と裏面の間に導電領域を形成することを課題とする。
【解決手段】基板上の半導体素子及び第１の電極上に絶縁膜を形成し、絶縁膜中に第１の加速電圧で第１のイオンを添加して、絶縁膜中の第１の深さに第１の欠陥の多い領域を形成し、第１の加速電圧とは異なる第２の加速電圧で、第２のイオンを添加して、絶縁膜中の第１の深さとは異なる第２の深さに第２の欠陥の多い領域を形成し、第１及び第２の欠陥の多い領域上に、金属元素を含む導電材料を形成し、第１及び第２の欠陥の多い領域のうちの上方の領域から下方の領域に、金属元素を拡散させることにより、絶縁膜中に、第１の電極と、金属元素を含む導電材料とを電気的に接続する導電領域を形成する半導体装置の作製方法に関する。 （もっと読む）

【課題】 電気光学装置の製造コストを低減する技術を提供する。
【解決手段】 電気光学装置を形成するＴＦＴの作製方法において、必要とするパターニング回数を極力低減することにより、製造コストの低減を図る。具体的には、ゲート配線をマスクとして活性層に不純物元素を添加した後、該ゲート配線の線幅をパターニング工程を施すことなく狭め、再度不純物元素を添加する。これによりパターニング回数を増やすことなくＬＤＤ領域を形成できる。 （もっと読む）

【課題】ＳＯＩ基板に形成されたＭＯＳトランジスタを備えた半導体装置において、ソース領域及びドレイン領域におけるＰＮ接合領域を低減する。
【解決手段】ＰＭＯＳトランジスタにおいて、ＬＯＣＯＳ酸化膜７のバーズビーク下のシリコン層であってゲート電極１７から所定範囲内に位置する第１バーズビーク下シリコン層２１はチャネル領域と同じ導電型で形成されている。ＬＯＣＯＳ酸化膜７のバーズビーク下のシリコン層であってソース領域９及びドレイン領域１１と接し、かつ第１バーズビーク下シリコン層２１を除く位置の第２バーズビーク下シリコン層５はソース領域９及びドレイン領域１１と同じ導電型でソース領域９及びドレイン領域１１よりも薄い不純物濃度で形成されている。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、支持基板と活性層との間の絶縁膜にて構成される寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する。
【解決手段】低電位基準回路部ＬＶの下と高電位基準回路部ＨＶの下にのみ支持基板２を残す。これにより、支持基板２のうち低電位基準回路部ＬＶの下の部分と高電位基準回路部ＨＶの下の部分とが酸化膜にて構成された絶縁部材３０にて絶縁された状態となる。このため、埋込酸化膜３のうち高電位基準回路部ＨＶと支持基板２との間に配置される部分にて構成される寄生容量と低電位基準回路部ＬＶと支持基板２との間に配置される部分にて構成される寄生容量が電気的に遮断される。したがって、寄生容量を充放電する変位電流の発生を抑制することができ、回路を誤動作させてしまわないようにできる。 （もっと読む）

【課題】製品の歩留まりを向上することが可能な半導体装置を提供する。
【解決手段】半導体装置１００は、埋め込み絶縁膜上に第１の方向に延びて形成され、シリコンまたはゲルマニウムの単結晶からなり、ソース・ドレイン拡散層となる部分にｎ型の不純物を含む第１のフィン層１０３ａと、第１のフィン層の表面に選択的に形成され、ｎ型の不純物を含みソース・ドレイン拡散層を構成する第１のエピタキシャル成長層１１２ａ，１１２ｂと、同様に、シリコンまたはゲルマニウムの単結晶からなり、ソース・ドレイン拡散層となる部分にｐ型の不純物を含む第２のフィン層１０３ｂと、第２のフィン層の表面に選択的に形成され、ｐ型の不純物を含みソース・ドレイン拡散層を構成する第２のエピタキシャル成長層１１２ｃ，１１２ｄと、第１のエピタキシャル成長層と第２のエピタキシャル成長層との間に形成された第１の分離絶縁膜１０７ａ，１０７ｂと、を備える。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、支持基板と活性層との間の絶縁膜にて構成される寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する。
【解決手段】低電位基準回路部ＬＶの下と高電位基準回路部ＨＶの下にのみ支持基板２を残す。これにより、支持基板２のうち低電位基準回路部ＬＶの下の部分と高電位基準回路部ＨＶの下の部分とが絶縁部材３０にて絶縁された状態となる。さらに、高電位基準回路部ＨＶと支持基板２との間および低電位基準回路部ＬＶと支持基板２との間の双方、もしくは、少なくとも高電位基準回路部ＨＶと支持基板２との間を同電位にする。 （もっと読む）

【課題】洗浄工程で活性領域が倒れたり、変形したりするのを防いだ電界効果トランジスタを提供する。
【解決手段】半導体基板の表面に、ＦＥＴの動作時にチャネルが発生する部位を含む４つの柱状活性領域を有し、各々の柱状活性領域は梁フィールド酸化膜８により分離され、各々の柱状活性領域の側面に接するようにゲート絶縁膜１０を介してゲート電極１１ａおよび１１ｂが設けられ、柱状活性領域の上面にはドレイン電極に相当する上部拡散層１４ｄと、シリコン基板１の表面にソース電極に相当する下部拡散層９ａ、９ｂ、９ｃおよび９ｄとが設けられた構成である。 （もっと読む）

【課題】 ＧｅＯ_ｘＮ_ｙ層によって、所望の不動態化と電子移動度に関する所望の改善とが可能なゲルマニウムオンインシュレータ基板の製造方法を提供する。
【解決手段】 本発明は、局所的に不動態化されたゲルマニウムオンインシュレータ基板を製造するための方法に関し、電子の高移動度を実現するために、窒化された領域が局所化された位置に形成される。窒化はプラズマ処理によって実現される。 （もっと読む）

【課題】レーザー光を照射することにより単結晶半導体層の結晶性を回復させる場合であっても、レーザー光の照射時に酸素が取り込まれるのを抑制し、レーザー光の照射前後において、単結晶半導体層に含まれる酸素濃度を同等又は低減することを目的の一とする。
【解決手段】貼り合わせによりベース基板上に設けられた単結晶半導体層にレーザー光を照射して当該単結晶半導体層の結晶性を回復（再単結晶化）させる工程を有し、レーザー光の照射を還元性雰囲気下または不活性雰囲気下で行う。 （もっと読む）

【課題】高圧金属電極と低圧電極との間の絶縁耐圧を上昇させることができる。
【解決手段】支持基板５、この支持基板に積層された絶縁膜６、及び絶縁膜に積層された第一半導体層８を備えた高耐圧半導体２１０と、制御回路とを備える半導体集積回路装置において、高耐圧半導体２１０は、第一半導体層を取り囲むように、閉ループ状の絶縁膜が形成された内側誘電体分離領域７０１と、内側誘電体分離領域の外周に、閉ループ状の絶縁膜が形成された外側誘電体分離領域７０２と、絶縁膜の表面であって、内側誘電体分離領域と外側誘電体分離領域との間に形成された第二半導体層８１と、内側誘電体分離領域、外側誘電体分離領域、及び第二半導体層の表面に積層されたフィールド酸化膜５０と、第一半導体層に接続され、フィールド酸化膜の表面に形成された金属電極３とを備えている。 （もっと読む）

【課題】 高移動度及び閾値電圧のばらつきの少ない大粒径多結晶半導体を用いた薄膜半導体装置を提供すること。
【解決手段】 絶縁基板上に成膜された多結晶半導体薄膜に形成された薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、半導体結晶の逆極点図において、｛１００｝、｛３１０｝、及び｛３１１｝により囲まれた領域内の面方位であることを特徴とする。 （もっと読む）

【解決手段】
歪を与えられたＳＯＩ半導体層において、典型的には溝分離構造のパターニングの間に生じ得る応力緩和は、アクティブ領域の適切に減少させられた目標高さを選択することによって低減することができ、それにより、顕著な量の初期歪成分を未だに含むであろう減少させられた高さのアクティブ領域上へのトランジスタ要素の形成が可能になる。減少させられた高さのアクティブ領域は、完全に減損した電界効果トランジスタを形成するために有利に用いることができる。 （もっと読む）

【課題】薄膜ＳＯＩ領域を有する基板において、基板に第１半導体素子１０と異なる第２半導体素子３０、４０を形成した際に、この第２半導体素子３０、４０の特性を従来の半導体装置より向上させることができる半導体装置を提供する。
【解決手段】基板のうち第１半導体素子１０が形成される第１半導体素子形成領域１とは異なる部分を第２半導体素子形成領域２とし、第２半導体素子形成領域２に、基板の表裏を貫通する第１貫通トレンチ３１を形成し、第１貫通トレンチ３１の側壁に絶縁膜３２を形成すると共に第１貫通トレンチ３１の内部に第１埋込材料３３を埋め込む。そして、第１埋込材料３３を有する第２半導体素子３０、４０を形成して半導体装置を構成する。 （もっと読む）

【課題】互いに異なる性能を有する２以上の有機薄膜トランジスタを備える有機複合電子素子の製造を容易化することである。
【解決手段】第１トランジスタＴｒ１及び該第１トランジスタＴｒ１とは性能が異なる第２トランジスタＴｒ２を備える有機複合電子素子の製造方法である。基板１１上に第１トランジスタ用ゲート電極Ｇａ１及び第２トランジスタ用ゲート電極Ｇａ２を形成し、その上に強誘電体膜１７ｂ及び低誘電率を有する低誘電体膜１７ａをそれぞれ形成し、低誘電体膜１７ａの第２トランジスタＴｒ２を構成する部分を除去し、その上に有機半導体膜１６を形成し、その後、強誘電体膜１７ｂ、低誘電体膜１７ａ及び有機半導体膜１６を挟んで第１トランジスタ用ソース・ドレイン電極Ｓｏ１，Ｄｒ１を、強誘電体膜１７ｂ及び有機半導体膜１６を挟んで第２トランジスタ用ソース・ドレイン電極Ｓｏ２，Ｄｒ２を形成する。 （もっと読む）

【課題】ＥＳＤ耐圧を向上可能な半導体集積回路装置を提供する。
【解決手段】例えば、半導体チップＣＰ１上で、内部回路ＣＴと電源パッドＣＰＤ＿ＶＣＣの間にＰＭＯＳトランジスタＭＰＥ１を形成し、ＣＴと接地パッドＣＰＤ＿ＶＳＳの間にＮＭＯＳトランジスタＭＮＥ１を形成する。更に、ＥＳＤ制御パッドＣＰＤ＿ＥＣと、これに接続される保護回路ＥＳＤＰ１と、ＣＰＤ＿ＥＣを接地電圧ＶＳＳに固定した場合にＭＰＥ１およびＭＮＥ１をオンに駆動する制御回路ＣＴＬを形成する。ＣＰＤ＿ＥＣは、ワイヤボンディングＷＢを介してパッケージ基板ＰＣＢの外部端子となるＥＳＤ制御端子ＥＣに接続する。ＣＴをテストする際や、ＰＣＢを製品ボード等に実装して実使用する際にのみＣＰＤ＿ＥＣ（ＥＣ）をＶＳＳに固定することで、それ以外の際にＣＰＤ＿ＶＣＣを介したＣＴへのサージの伝達を防止又は低減可能になる。 （もっと読む）

【課題】半導体基板の生産性を低下させることなく、半導体層の特性を向上し、半導体層の面内ばらつきを抑制し、半導体層の特性を均一にすることを目的の一とする。
【解決手段】単結晶半導体基板の一表面にイオンを照射して、該単結晶半導体基板中に損傷領域を形成し、単結晶半導体基板の一表面上に絶縁層を形成し、絶縁表面を有する基板の表面と絶縁層の表面とを接触させて、絶縁表面を有する基板と単結晶半導体基板とを貼り合わせ、加熱処理を施すことにより、損傷領域において単結晶半導体基板を分離して絶縁表面を有する基板上に半導体層を形成し、半導体層の一表面に、半導体層を溶融させない条件でフラッシュランプからの光を照射して、欠陥を修復させる。 （もっと読む）

【解決手段】
ＦｉｎＦＥＴＳ及びトライゲートトランジスタのような三次元トランジスタ構造が、強化されたマスキング形態によって形成することができ、それによりバルク半導体材質内での自己整合手法によるドレイン及びソース区域（２１１Ｄ，２１１Ｓ）、フィン（２１０）並びに分離構造（２０８Ａ）の形成が可能になる。基本フィン構造（２１０）を画定した後、プレーナトランジスタ構造の高度に効率的な製造技術を用いることができ、それにより三次元トランジスタ構造の総合的な性能を更に高めることができる。 （もっと読む）