基板全域にわたって高められた均一性を有する埋め込みＳｉ／Ｇｅ材質を伴うトランジスタ
【解決手段】
洗練された半導体デバイスにおいては、異なる結晶方位に対して異方性エッチング挙動を有し得るウエット化学的エッチングプロセスに基いてキャビティを形成することによって、チャネル領域の近くに歪誘起半導体合金を位置させることができる。１つの実施形態では、異方性エッチング挙動に加えて二酸化シリコンに関する高いエッチング選択性を呈するＴＭＡＨを用いることができ、それにより、チャネル領域からのオフセットを更に減少させる可能性を追加的に提供する一方で、全体的なプロセスばらつきの大きな原因となることのない極めて薄いエッチング停止層が可能になる。
洗練された半導体デバイスにおいては、異なる結晶方位に対して異方性エッチング挙動を有し得るウエット化学的エッチングプロセスに基いてキャビティを形成することによって、チャネル領域の近くに歪誘起半導体合金を位置させることができる。１つの実施形態では、異方性エッチング挙動に加えて二酸化シリコンに関する高いエッチング選択性を呈するＴＭＡＨを用いることができ、それにより、チャネル領域からのオフセットを更に減少させる可能性を追加的に提供する一方で、全体的なプロセスばらつきの大きな原因となることのない極めて薄いエッチング停止層が可能になる。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は概して集積回路の製造に関し、更に特定的にはトランジスタのチャネル領域内での電荷キャリア移動度を高めるように埋め込みＳｉ／Ｇｅ（シリコン／ゲルマニウム）を用いることによって歪を与えられたチャネル領域を有するトランジスタに関する。
【背景技術】
【０００２】
複雑な集積回路の製造は、複雑な回路のための主要な回路要素を代表する多数のトランジスタ要素の提供を必要としている。例えば現在入手可能な複雑な集積回路においては、数百万のトランジスタが設けられているであろう。概して多くのプロセス技術がこれまでのところ実施されており、マイクロプロセッサ、記憶チップ等の複雑な回路に対しては、動作速度及び／又は電力消費及び／又は費用効果を考慮した優れた特性により、現在のところＣＭＯＳ技術が最も有望な手法である。ＣＭＯＳ回路においては、高度に複雑な回路アセンブリ、例えばＣＰＵ、記憶チップ等を設計するために、相補型トランジスタ、即ちｐチャネルトランジスタ及びｎチャネルトランジスタがインバータ及び他の論理ゲートのような回路要素を形成するのに用いられる。ＣＭＯＳ技術を用いる複雑な集積回路の製造においては、トランジスタ、即ちｎチャネルトランジスタ及びｐチャネルトランジスタが結晶性の半導体層を含む基板上に形成される。ＭＯＳトランジスタ、又は一般的に電界効果トランジスタは、ｎチャネルトランジスタ又はｐチャネルトランジスタのいずれが考慮されているかにかかわらず、複数の所謂ｐｎ接合を備えており、ｐｎ接合は、高濃度にドープされたドレイン及びソース領域と、ドレイン及びソース領域の間に配置される逆に又は低濃度にドープされたチャネル領域との界面によって形成されている。チャネル領域の伝導性、即ち伝導性チャネルの駆動電流能力は、チャネル領域の近傍に形成され且つ薄い絶縁層によってチャネル領域から隔てられているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加により伝導性チャネルが形成されている場合、チャネル領域の伝導性はドーパント濃度、電荷キャリアの移動度に依存し、加えてトランジスタ幅方向におけるチャネル領域の所与の拡張に対しては、チャネル長とも称されるソース及びドレイン領域間の距離にも依存する。従って、チャネル長の減少、及びそれに付随するチャネル抵抗の減少は、集積回路の動作速度の向上を達成するための支配的設計基準である。
【０００３】
しかし、トランジスタ寸法の継続的な減少は、それに伴い多くの問題を引き起こしており、それらの問題は、ＭＯＳトランジスタのチャネル長を堅実に減少させることによって得られる利益を過度に相殺することのないように対処される必要がある。例えばドレイン及びソース領域においては、低いシート抵抗及び接触抵抗を所望のチャネル可制御性と共に提供するように、垂直方向及び横方向における高度に洗練されたドーパントプロファイルが要求される。また、要求されるチャネル可制御性を維持するために、ゲート誘電体材質もまたチャネル長の減少に適合させられる。しかし、高いチャネル可制御性を維持するための幾つかのメカニズムもまた、トランジスタのチャネル領域内での電荷移動度にネガティブな影響をもたらし得るので、チャネル長の減少により得られる利益を部分的に相殺してしまうかもしれない。
【０００４】
限界寸法、即ちトランジスタのゲート長の継続的な寸法減少は、高度に複雑なプロセス技術の適合及び場合によってはその新たな開発を必要とし、また移動度の低下に起因してあまり明白ではない性能向上の一因にもなり得るので、所与のチャネル長に対するチャネル領域内での電荷キャリア移動度を高めてトランジスタ要素のチャネル伝導性を向上させ、それにより、大幅に縮小化された限界寸法を必要とする技術標準への進歩と同等の性能改善を可能にする一方で、デバイス縮小化に関連するプロセス適合の多くを回避し又は先送りすることが提案されてきた。
【０００５】
電荷キャリア移動度を高めるための１つの効果的なメカニズムは、例えば対応する歪をチャネル領域内に生じさせるようにチャネル領域の近傍に引張り又は圧縮応力を発生させることによるチャネル領域内の格子構造の改良であり、それにより電子及びホールに対する改良された移動度がそれぞれもたらされる。例えば、能動シリコン材質の標準的な結晶構造、即ち＜１１０＞方向に合わせられたチャネル長を伴う（１００）表面方位に対してチャネル領域内に引張り歪を生じさせることは、電子の移動度を増大させ、次いで伝導性における対応する増大に直接的に形を変えるであろう。一方、チャネル領域内の圧縮歪はホールの移動度を高めることができ、それによりｐ型トランジスタの性能を高める可能性が提供される。歪を与えられたシリコンは、高価な半導体材質を必要とすることなしに高速且つ強力な半導体デバイスの製造を可能にする「新たな」種類の半導体材質であると考えることができる一方で、十分に確立された多くの製造技術がそのまま使用可能であるので、集積回路製造への応力又は歪エンジニアリングの導入は、極めて有望な手法である。
【０００６】
そこで、対応する歪をもたらし得る圧縮応力を誘起するように、例えばチャネル領域に隣接してシリコン／ゲルマニウム材質を導入することが提案されてきた。Ｓｉ／Ｇｅ材質を形成する場合、ＰＭＯＳトランジスタのドレイン及びソース領域は選択的に窪まされてキャビティを形成し、一方ＮＭＯＳトランジスタはマスキングされて次いでシリコン／ゲルマニウム材質がエピタキシャル成長によってＰＭＯＳトランジスタのキャビティ内に選択的に形成される。
【０００７】
この技術はｐチャネルトランジスタの性能向上に関して、従ってＣＭＯＳデバイス全体の性能向上に関して顕著な利益をもたらすが、多数のトランジスタ要素を含む最新の半導体デバイスにおいては、特に、最終的に達成される歪を増大させることを考慮して、シリコン／ゲルマニウム材質のチャネル領域からのオフセットが減少させられるべきである場合に、歪シリコン・ゲルマニウム合金をｐチャネルトランジスタのドレイン及びソース領域内に組み込むための上述した技術に関連し得るデバイス性能の変動性の増加が観察されることがあると判明しており、これについて図１ａ乃至１ｅを参照して更に詳細に説明する。
【０００８】
図１ａはｐチャネルトランジスタ１５０ａ及びｎチャネルトランジスタ１５０ｂを備えた従来の半導体デバイス１００の断面図を模式的に示しており、トランジスタ１５０ａの性能が上述したような歪シリコン／ゲルマニウム合金に基いて高められることになる。半導体デバイス１００は、埋め込み絶縁層１０２が形成されていてよいシリコン基板のような基板１０１を備えている。また、結晶性シリコン層１０３が埋め込み絶縁層１０２上に形成されており、それによりＳＯＩ（シリコン・オン・インシュレータ）構造が形成されている。例えばバルク構造、即ちシリコン層１０３の厚みが層１０３内へのトランジスタ１５０ａ、１５０ｂの垂直な拡張よりも著しく大きいであろう構造と比較して、トランジスタ１５０ａ、１５０ｂの寄生接合容量が低減され得るので、トランジスタ全体の性能を考慮すると、ＳＯＩ構造は有利であろう。トランジスタ１５０ａ、１５０ｂは、それぞれ符号１０３ａ、１０３ｂで一般的に示されるそれぞれの「能動」領域の内部及び上方に形成することができ、ここでは、能動領域は、浅い溝分離(shallow trench isolation)のような分離構造１０４によって分離されているであろう。図示される製造段階においては、トランジスタ１５０ａ、１５０ｂはゲート電極構造１５１を備えており、ゲート電極構造１５１は、実際のゲート電極を代表する伝導性電極材質１５１ａを含む構造として理解することができ、伝導性電極材質１５１ａはゲート絶縁層１５１ｂ上に形成することができ、それにより、それぞれ対応する能動領域１０３ａ、１０３ｂ内に配置されるチャネル領域１５２からゲート電極材質１５１ａを電気的に絶縁することができる。また、ゲート電極構造１５１は、例えば窒化シリコンからなるキャップ層１５１ｌを備えていることがある。更に、トランジスタ１５０ａ内のゲート電極構造１５１の側壁上にスペーサ構造１０５が形成されることがあり、それによりキャップ層１５１ｌと共にゲート電極材質１５１ａを密閉することができる。一方、トランジスタ１５０ｂの上方にはマスク層１０５ａが形成されてよく、それにより対応するゲート電極材質１５１ａを密閉すると共に能動領域１０３ｂをも覆うことができる。更に、マスク層１０５ａを覆う一方でトランジスタ１５０ａを露出させるように、レジストマスク等のようなマスク１０６が形成され得る。
【０００９】
図１ａに示される従来の半導体デバイス１００は、以下のプロセス戦略に基いて形成され得る。
【００１０】
能動領域１０３ａ、１０３ｂは分離構造１０４に基いて画定することができ、分離構造１０４は、十分に確立されたフォトリソグラフィ、エッチング、堆積及び平坦化の技術を用いて形成することができる。その後、例えば適切なマスキングレジームに基いて実行される注入プロセスによって、対応する能動領域１０３ａ、１０３ｂ内の基本ドーピングレベルを確立することができる。次いで、ゲート電極材質１５１ａ及びゲート絶縁層１５１ｂを得るための複雑なリソグラフィ及びパターニングのレジームを用いることによってゲート電極構造１５１が形成され、ここではキャップ層１５１ｃもまたパターニングされてよい。次いで、例えば十分に確立された低圧ＣＶＤ(化学的気相堆積)技術によってマスク層１０５ａを堆積させることができ、それにより、場合によっては二酸化シリコンとの組み合わせにおいてエッチング停止ライナとしてのシリコン窒化物を形成することができる。低圧ＣＶＤ技術は高度な可制御性を提供するが、基板１０１にわたって一定の不均一性を呈し、基板の中央に比較して基板の縁で厚みの増加をもたらすことがある。その結果、先行して堆積させられたマスク層１０５ａからスペーサ構造１０５を形成するためにマスク１０６を形成しデバイス１００を異方性エッチング環境にさらす場合に、結果として得られる幅１０５ｗのある程度の不均一性が生成されることがあり、例えば基板１０１の中央部分と比較して基板１０１の外周では僅かに増加した幅がもたらされ得る。スペーサ構造１０５は、異方性エッチング技術によって能動領域１０３ａ内に形成されるべきキャビティの横方向のオフセットを実質的に規定するので、対応する横方向のオフセットはまた、マスク層１０５ａの堆積及び後続の異方性エッチングプロセスの実行の間に導入される不均一性に従って僅かに変化し得る。一方、洗練された応用においては、隣接チャネル領域１５２の全体の歪を強化することを考慮して、対応する歪シリコン・ゲルマニウム合金の横方向のオフセットは低減させられるであろうから、歪シリコン／ゲルマニウム合金をチャネル領域１５２の近くに位置させるように幅１０５ｗを減少させる必要があろう。典型的には、チャネル領域１５２内の歪は幅１０５ｗの減少に対して超比例的に増加するであろうから、適度に小さい幅１０５ｗをもたらすプロセス戦略においては、層１０５ａの堆積及び後続のエッチングプロセスに起因する変動性もまた超比例的に増大するであろうし、結果として得られるトランジスタ１５０ａの性能の大きなばらつきの原因となり得る。
【００１１】
図１ｂは異方性プラズマ支援エッチングプロセス１０７の間における半導体デバイス１００を模式的に示しており、エッチングプロセス１０７においては、適切に選択されたプラズマ条件と共に対応する異方性エッチング挙動が得られるように、例えば臭化水素等に基く適切なエッチング薬品が適切な有機添加剤との組み合わせにおいて用いられ得る。しかし、上述したように、ある程度の変動性がプラズマ支援エッチングプロセス１０７の間にも誘起されるであろうから、それにより、特に横方向のオフセットにおける微小な差でさえもトランジスタ性能の顕著な変化をもたらし得る高度に洗練されたトランジスタが考えられている場合には、全体的なばらつきの原因になり得る。その結果、層１０５ａの先行する堆積及びスペーサ構造１０５を形成するための対応する異方性エッチングプロセスが場合によってはそれぞれのキャビティ１０７ａを形成するために用いられる異方性エッチングプロセス１０７と組み合わされることにより引き起こされる幅１０５ｗの変化に起因して、これらの位置及びサイズもまた対応する程度のばらつきを呈するであろう。
【００１２】
図１ｃは更なる製造段階における半導体デバイス１００を模式的に示している。即ち、キャビティ１０７ａ（図１ｂ参照）を形成した後、マスク１０６（図１ｂ参照）が除去されると共に、トランジスタ１５０ａ内にシリコン／ゲルマニウム合金１０９を堆積させるように選択的エピタキシャル成長プロセスが実行される一方、トランジスタ１５０ｂはマスク層１０５によって覆われている。対応する選択的エピタキシャル成長レシピは十分に確立されており、ここでは、露出させられた結晶性シリコン表面上へのシリコン／ゲルマニウム材質の顕著な堆積を得る一方で、誘電体表面区域上への対応する材質の堆積が著しく小さくなるかあるいは無視し得るように、圧力、温度、先駆体流量等の対応するプロセスパラメータが適切に選択される。従って、シリコン／ゲルマニウムの固有の格子定数はシリコンの格子定数よりも大きいので、シリコン／ゲルマニウム材質１０９は歪を与えられた状態で成長することができ、それにより、圧縮歪を与えられた材質が得られ、また対応する圧縮歪が隣接チャネル領域１５２内にもたらされ得る。圧縮歪の大きさは、先行して形成されたキャビティの位置及びサイズ並びに材質１０９内のゲルマニウム濃度に依存し得る。このように、材質１０９を形成するための選択的エピタキシャル成長プロセスの間における所与のプロセスパラメータに対して、マスク層１０５ａを形成し、スペーサ構造１０５をパターニングし、そしてキャビティ１０７ａを形成するための先行する製造プロセスの変動性は、結果として基板１０１にわたるトランジスタ性能の一定の不均一性をもたらし得る。
【００１３】
図１ｄは更に進んだ製造段階における半導体デバイス１００を模式的に示しており、その製造段階においては、マスク層１０５ａ、スペーサ構造１０５及びキャップ層１５１ｃ（図１ａ参照）は除去され、このことは十分に確立された選択的エッチング技術によって達成され得る。その後、デバイス要求に従ってドレイン及びソース領域を形成することによって更なる処理が継続され得る。
【００１４】
図１ｅは基本的トランジスタ構造が実質的に完成される製造段階における半導体デバイス１００を模式的に示している。図示されるように、トランジスタ１５０ａ、１５０ｂは側壁スペーサ構造１５３を備えているであろうし、側壁スペーサ構造１５３は、ドレイン及びソース領域１５４のドーパントプロファイルの必要な複雑性に応じて、場合によっては対応するエッチング停止ライナ１５３ｂと組み合わされる１つ以上のスペーサ要素１５３ａを含んでいるであろう。スペーサ構造１５３は、十分に確立された技術に従って、即ち、エッチング停止ライナ１５３ｂ及び対応するマスク層を堆積させ、次いでスペーサ要素１５３ａを形成するように異方性エッチングプロセスによってパターニングすることによって形成され得る。スペーサ構造１５３を形成するのに先立ち、スペーサ構造１５３に基いて形成され得る深いドレイン及びソース区域１５４ｄとの組み合わせにおいてドレイン及びソース領域１５４を代表する拡張領域１５４ｅを画定するように、適切な注入プロセスが実行され得る。その後、デバイス１００を焼鈍することによってドーパントを活性化させることができ、注入誘起損傷もまた少なくともある程度は再結晶化される。その後、場合によっては十分に確立されたプロセス戦略に従って応力を与えられた誘電体材質に基いて金属シリサイド領域を形成しまた対応するコンタクト構造を形成することによって、更なる処理が継続され得る。上述のように、洗練された応用に対しては、トランジスタ１５０ａの性能は、シリコン／ゲルマニウム合金１０９によってもたらされる歪誘起メカニズムにより実質的に決定されるであろうし、この場合、特にチャネル領域１５２からのシリコン／ゲルマニウム材質１０９の減少させられた横方向の望ましいオフセットに対する適度に大きな変動性が製造歩留まりの低下を引き起こすであろう一方で、他の場合には、チャネル領域１５２からの対応するオフセットは望ましいものよりも大きく維持されざるを得ないから、材質１０９によってもたらされる歪誘起メカニズムの能力は、完全には生かされないであろう。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述した事情に鑑み、本開示は、上で特定された問題の１つ以上による影響を回避し又は少なくとも低減することにより、エピタキシャル的に成長させられる半導体合金によって高いトランジスタ性能を達成することができる技術及び半導体デバイスに関連している。
【課題を解決するための手段】
【００１６】
概して本開示は、洗練されたスペーサ構造を必要とせずに横方向のオフセットが達成され得るように高い結晶学的異方性を有するウエット化学的エッチングプロセスに基きチャネル領域に対して十分に制御される横方向のオフセットでトランジスタデバイスの能動領域内にキャビティが形成され得る半導体デバイス及び技術を提供する。ここに開示される幾つかの例示的な側面においては、結晶学的異方性エッチングプロセスはテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）を用いることによって達成することができ、ＴＭＡＨは二酸化シリコンに対して高度な選択性でシリコンをエッチングするための効果的なウエット化学的エッチング薬品であり得るので、ゲート電極構造を保護するためのエッチング停止材質の著しく小さい厚みが可能になる一方で、高度に安定で且つ再現性のあるウエット化学的エッチングプロセスを提供することができる。その結果、ウエット化学的エッチングプロセスそれ自体の小さな程度の変動性及び、高いエッチング選択性との組み合わせにおけるその良好な可制御性に起因して、スペーサをパターニングしそして対応するキャビティを形成するための対応するプラズマ支援エッチングプロセスとの組み合わせにおけるスペーサ材質の堆積によって従来的には生じている基板全域でのばらつきに実質的に悩まされることなしに、対応するキャビティのオフセットを著しく小さくすることができる。また、高度に制御可能なウエット化学的エッチングプロセスを用いることによって、そして対応するスペーサ材質のための明白な層厚の堆積を回避することによって、特にスペーサ材質をパターニングしまたキャビティを得るためのエッチングプロセスが典型的には単一ウエハプロセスとして実行される従来の戦略と比較して、全体的なプロセス処理能力を顕著に高めることができる。
【００１７】
ここに開示される１つの例示的な方法は、シリコン含有結晶性半導体領域の上方に形成されるトランジスタのゲート電極構造の露出させられた表面区域上に誘電体エッチング停止材質を形成することを備えている。方法は更に、結晶性半導体領域の少なくとも２つの異なる結晶方位において異なる除去速度を有するウエット化学的エッチングプロセスを実行することによってゲート電極構造に隣接する結晶性半導体領域内にキャビティを形成することを備えている。また方法は、選択的エピタキシャル成長プロセスを実行することによって少なくともキャビティ内に歪誘起半導体合金を形成することを備えている。最後に方法は、歪誘起半導体合金の少なくとも一部分内にドレイン及びソース領域を形成することを備えている。
【００１８】
ここに開示される更なる例示的な方法は、結晶性半導体領域の一部分の上方に形成されるトランジスタのゲート電極構造に隣接する結晶性半導体領域内に、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）に基くウエット化学的エッチングプロセスを実行することによってキャビティを形成することを備えている。方法は更に、キャビティ内に歪誘起半導体合金を形成することと、ゲート電極構造に隣接する半導体領域内にドレイン及びソース領域を形成することとを備えている。
【００１９】
ここに開示される１つの例示的な半導体デバイスは基板の上方に形成されるトランジスタを備えている。トランジスタはゲート電極構造を備えており、ゲート電極構造は、結晶性半導体領域の上方に形成され、そしてゲート電極材質を備えている。また、歪誘起半導体合金が、概ね３０°以上の側壁角度で先細になる様態で深さ方向に沿って延びるように、結晶性半導体領域内に形成されている。最後にトランジスタは、結晶性半導体領域内に且つ少なくとも部分的に前記半導体合金内に形成されるドレイン及びソース領域を備えている。
【図面の簡単な説明】
【００２０】
本開示の種々の実施形態は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
【００２１】
【図１ａ】図１ａは複雑な堆積プロセス及びプラズマ支援エッチング技術に基いてシリコン／ゲルマニウム合金を形成する種々の製造段階の間におけるｐチャネルトランジスタを備えた従来の半導体デバイスを模式的に示す断面図（その１）である。
【図１ｂ】図１ｂは複雑な堆積プロセス及びプラズマ支援エッチング技術に基いてシリコン／ゲルマニウム合金を形成する種々の製造段階の間におけるｐチャネルトランジスタを備えた従来の半導体デバイスを模式的に示す断面図（その２）である。
【図１ｃ】図１ｃは複雑な堆積プロセス及びプラズマ支援エッチング技術に基いてシリコン／ゲルマニウム合金を形成する種々の製造段階の間におけるｐチャネルトランジスタを備えた従来の半導体デバイスを模式的に示す断面図（その３）である。
【図１ｄ】図１ｄは複雑な堆積プロセス及びプラズマ支援エッチング技術に基いてシリコン／ゲルマニウム合金を形成する種々の製造段階の間におけるｐチャネルトランジスタを備えた従来の半導体デバイスを模式的に示す断面図（その４）である。
【図１ｅ】図１ｅは複雑な堆積プロセス及びプラズマ支援エッチング技術に基いてシリコン／ゲルマニウム合金を形成する種々の製造段階の間におけるｐチャネルトランジスタを備えた従来の半導体デバイスを模式的に示す断面図（その５）である。
【図２ａ】図２ａは例示的な実施形態に従いウエット化学的エッチングプロセスに基いてトランジスタがキャビティを受け入れる種々の製造段階での半導体デバイスを模式的に示す断面図（その１）である。
【図２ｂ】図２ｂは例示的な実施形態に従いウエット化学的エッチングプロセスに基いてトランジスタがキャビティを受け入れる種々の製造段階での半導体デバイスを模式的に示す断面図（その２）である。
【図２ｃ】図２ｃは例示的な実施形態に従いウエット化学的エッチングプロセスに基いてトランジスタがキャビティを受け入れる種々の製造段階での半導体デバイスを模式的に示す断面図（その３）である。
【図２ｄ】図２ｄは例示的な実施形態に従うウエット化学的エッチングプロセスの間におけるシリコン材質の結晶学的構造を模式的に示す図である。
【図２ｅ】図２ｅは例示的な実施形態に従い低減された変動性を伴う歪誘起半導体合金をチャネル領域の近くに形成する更に進んだ製造段階の間におけるトランジスタを模式的に示す断面図（その１）である。
【図２ｆ】図２ｆは例示的な実施形態に従い低減された変動性を伴う歪誘起半導体合金をチャネル領域の近くに形成する更に進んだ製造段階の間におけるトランジスタを模式的に示す断面図（その２）である。
【図２ｇ】図２ｇは例示的な実施形態に従い半導体合金をそのうちの１つが受け取ることができる複数の異なるトランジスタが設けられてよい半導体デバイスを模式的に示す断面図である。
【図２ｈ】図２ｈは更なる例示的な実施形態に従いウエット化学的エッチングプロセスの制御を強化するように基本的半導体層内の特定の深さに種を設ける種々の変形に従う半導体デバイスを模式的に示す断面図（その１）である。
【図２ｉ】図２ｉは更なる例示的な実施形態に従いウエット化学的エッチングプロセスの制御を強化するように基本的半導体層内の特定の深さに種を設ける種々の変形に従う半導体デバイスを模式的に示す断面図（その２）である。
【図２ｊ】図２ｊは更なる例示的な実施形態に従いウエット化学的エッチングプロセスの制御を強化するように基本的半導体層内の特定の深さに種を設ける種々の変形に従う半導体デバイスを模式的に示す断面図（その３）である。
【発明を実施するための形態】
【００２２】
以下の詳細な説明と共に図面に示される実施形態を参照して本開示が説明されるが、以下の詳細な説明及び図面は本開示を特定の例示的に開示されている実施形態に限定することを意図するものではなく、むしろ説明されている例示的な実施形態は単に本開示の種々の側面を例証しているにすぎず、本開示の範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
【００２３】
概して本開示は、トランジスタデバイスのチャネル領域に隣接して歪半導体合金を組み込むための製造シーケンスの間に高い均一性が達成され得る一方で、対応する半導体合金をチャネル領域の直近に位置させる可能性をももたらす技術及び半導体デバイスを提供する。この目的で、対応するキャビティを形成するために十分に制御可能で且つ再現性のあるウエット化学的エッチング技術を用いることができ、この場合、ウエット化学的エッチング薬品は、パターニングされるべき半導体材質の異なる結晶方位に対して固有の「異方的な」エッチング挙動を有し得る。その結果、幾つかの例示的な側面においては、エッチング速度の固有の差が「自己制限の(self-restricting)」エッチング挙動を横方向にもたらし得るように、基本的な半導体材質の結晶学的構造が適切に選択されてよく、エッチングプロセスの開始に際しての所与の初期横方向オフセットに対しては、個々の基板全域にわたり高い全体的な均一性でそれぞれのキャビティを得ることができる。例えば幾つかの例示的な実施形態では、シリコン材質の標準的な結晶方位、即ち＜１１０＞方向に沿って方位付けられるトランジスタ長手方向を伴う（１００）表面方位が用いられてよく、それにより、＜１１０＞、＜１００＞方向等の他の方向と比較して顕著に小さい＜１１１＞方向に沿ったエッチング速度を活用することができる。尚、本出願を通して、対応する結晶方位は物理的に等価な方位を代表するものとして理解されるべきであり、即ち（１００）方位は（０１０）、（００１）、（−１００）等の物理的に等価な方位を包含するものとして理解されるべきである。任意の他の結晶方位についても同様である。元来の高度な均一性及び再現性を有するウエット化学的エッチングプロセスに基いて、適切なマスキングレジームもまた提供することができ、ウエット化学的エッチングプロセスによって得られる対応するキャビティ内に形成されるべき半導体合金の横方向のオフセットの顕著な減少が可能になる。ここに開示される幾つかの例示的な実施形態では、ウエット化学的エッチングプロセスはＴＭＡＨに基いて実行することができ、ＴＭＡＨは、結晶学的な異方性エッチング挙動に加えて、シリコン及び二酸化シリコンに対して極めて明白な選択性をも呈し、ここでは二酸化シリコンはシリコンと比較して著しく小さい速度でエッチングされ得る。従って、ゲート電極構造を密閉するためのエッチング停止材質として、極めて薄い二酸化シリコン層でさえも効果的に用いることができ、歪強化を考慮すると有利である極めて小さい横方向のオフセットであっても小さな程度の変動性で達成され得るように、対応する厚みを高度な均一性で調節する可能性を提供することができる。また幾つかの例示的な実施形態では、ウエット化学的エッチングプロセスは標識種(indicator species)又はエッチング停止種に基いて制御することができ、エッチング停止種は、例えばイオン注入、選択的エピタキシャル成長等によって基本的な半導体層内に導入することができる。幾つかの例示的な実施形態では、例えばＴＭＡＨはｎ型シリコン材質に対して著しく小さな除去速度を有しているであろうから、効果的なエッチング制御をもたらすために、ｎ型ドーパント種がシリコン材質内の特定の深さに位置させられてよい。他の場合には、ウエット化学的エッチング溶液内で検出可能な優れた標識種を組み込むことができ、それによりウエット化学的エッチングプロセスの高い可制御性をもたらすことができる。
【００２４】
図２ａ〜２ｊを参照して更なる例示的な実施形態を以下により詳細に説明し、適切である場合には図１ａ〜１ｅも参照する。
【００２５】
図２ａは早い製造段階におけるトランジスタ２５０の断面図を模式的に示している。トランジスタ２５０は任意の種類のトランジスタを代表してよく、その性能は、特定の種類の歪を生成するように埋め込み半導体合金を設けることによって強化されることになる。トランジスタ２５０は基板２０１を備えていてよく、その上方には半導体領域２０３が形成されていてよい。半導体領域２０３は、全体的なデバイス要求に応じて、同一の又は異なる伝導性タイプの単一又は複数のトランジスタを収容するための能動領域を代表してよい。基板２０１及び半導体領域２０３に対しては、デバイス１００を参照して前述したのと同様の基準を適用することができる。即ち、半導体領域２０３は対応するシリコンベースの半導体層の一部を代表してよく、その半導体層の一部は、対応する分離構造（図示せず）を設けることによって個々の能動領域に分離されてよい。また、対応する埋め込み絶縁層（図示せず）が領域２０３と基板２０１の間に位置させられている場合には、領域２０３及び基板２０１はＳＯＩ構造を代表してよい。他の場合には、領域２０３及び基板２０１は、デバイス１００を参照しても説明したように、バルク構造を画定してよい。トランジスタ２５０はゲート電極構造２５１を備えていてよく、ゲート電極構造２５１は、ゲート絶縁層２５１ｂとの組み合わせにおける多結晶シリコン等のゲート電極材質２５１ａを代表してよい。例えば、洗練された半導体デバイスが考慮される場合には、ゲート電極構造２５１は、概ね５０ｎｍ、そしてそれより著しく小さいゲート長、即ちゲート電極材質２５１ａの水平方向の伸長を有していてよい。また、幾つかの例示的な実施形態では、キャップ層２５１ｃがゲート電極材質２５１ａの上方に形成されていてよく、そしてエッチング停止層２５１ｄがゲート電極材質２５１ａとキャップ層２５１ｃの間に形成されていてよい。例えば、デバイス１００に関して前述したような従来の戦略との高度な互換性が適切であると考えられる場合には、キャップ層２５１ｃは窒化シリコンから構成されてよい。一方、エッチング停止層２５１ｄは二酸化シリコンから構成されてよい。更に、エッチング停止ライナ２０５ａが半導体領域２０３及びゲート電極構造２５１上に形成されてよい。１つの例示的な実施形態では、エッチング停止ライナ２０５ａは二酸化シリコンから構成されてよい。
【００２６】
図２ａに示されるトランジスタデバイス２５０は以下のプロセスに基いて形成することができる。例えばデバイス１００に関しても説明されているような例えば分離構造に基いて半導体領域２０３を画定した後、ゲート電極構造２５１が形成されてよく、ゲート電極構造２５１は前述したような十分に確立されたプロセス技術に基いて完成させることができるが、ゲート電極材質２５１ａを堆積させた後にエッチング停止材質２５１ｄもまた形成されてよく、キャップ層２５１ｃの堆積がそれに続いてよい。その後、キャップ層２５１ｃ及びエッチング停止材質２５１ｄをパターニングするようにパターニング戦略が用いられてよく、図２ａに示されるゲート電極材質２５１ａを得るために十分に確立されたシリコンエッチング技術がそれに続いてよい。次いで、例えば十分に確立されたプロセス技術を用いる堆積によってエッチング停止ライナ２０５ａが形成されてよく、ここでは、厚み２０５ｔは、領域２０３内に更に形成されるべきキャビティの望ましいオフセットを得ることを考慮して、プロセス要求に従って選択されてよい。例えば、ゲート電極材質２５１ａに対して対応する小さなオフセットが望ましい場合には、厚み２０５ｔは概ね５ｎｍ以下、例えば２ｎｍ以下に選択されてよい。この目的のために、低圧ＣＶＤ等のような適切なプロセス技術が用いられてよく、この場合、減少させられた厚み２０５ｔは全体的な基板にわたる高い均一性をもたらすことができる。他の場合には、層２０５ａは酸化プロセスによって形成されてよく、この場合、層２０５ａはキャップ層２５１ｃを覆わなくてよい。この場合にもまた、望ましい厚み２０５ｔを得るための高度に制御可能なプロセスが達成され得る。
【００２７】
図２ｂは層２０５ａの材質を半導体領域２０３に対して、そして場合によってはキャップ層２５１ｃに対して選択的に除去するように設計される異方性エッチングプロセス２１１の間におけるトランジスタ２５０を模式的に示している。二酸化シリコンに対してそれぞれ高度に選択的なプラズマ支援のエッチングプロセスが当該分野で十分に確立されており、そしてプロセス２１１のために用いられ得ることが理解されるべきである。その結果、ゲート電極構造２５１の側壁上には、それぞれの「側壁スペーサ」２０５が、エッチングプロセス２１１に起因するごく少量の厚み減少を除いて実質的に厚み２０５ｔに対応する厚みで得られる。しかし、小さな厚み２０５ｔに起因して、プロセス２１１の環境への露出は適度に短いであろうから、対応するエッチングプロセス関連のばらつきは極めて小さいであろうことが理解されるべきである。
【００２８】
図２ｃはウエット化学的エッチングプロセス２０７の間におけるトランジスタ２５０を模式的に示しており、プロセス２０７は垂直方向と比べて水平方向で異なるエッチング速度を有していてよい。即ち、結晶性の半導体領域２０３はそのシリコンベースの材質の結晶学的構造に応じて当該方向に対して異なる結晶方位を有するから、プロセス２０７のウエット化学的エッチング薬品は、異なる結晶方位に対して固有の除去速度を有しているであろうし、従って垂直及び横方向において異なるようにエッチングするであろう。例えば、ウエット化学的エッチング薬品は、＜１１１＞結晶方位に沿って小さいエッチング速度を有するであろうし、その小さいエッチング速度はエッチング前線の横方向の制限をもたらすであろうから、対応する＜１１１＞方向の空間的方位に従って傾斜する対応するキャビティ２０７ａの側壁２０７ｓが生成され得る。１つの例示的な実施形態では、プロセス２０７のウエット化学的エッチング薬品はテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）に基き確立することができ、ＴＭＡＨはレジスト生成材質としても用いることができ、そしてシリコン材質に対して高いエッチング速度を有しており、ここでも二酸化シリコンに対して選択的な高度なエッチングを得ることができる。その結果、プロセス２０７の環境に対するデバイス２５０の露出に際して、キャビティ２０７ａのオフセットが幅２０５ｔによって実質的に決定されるようにスペーサ２０５はゲート電極構造２５１を効果的に保護することができ、この場合、ウエット化学的エッチングプロセス２０７の進行の間に、領域２０３の結晶軸の空間的な方位に従って、高度に制御可能で且つ予測可能な様態で横方向のオフセットは増加するであろう。キャップ層２５１ｃがプロセス２０７に対して特定のエッチング抵抗を呈しない場合には、エッチング停止層２５１ｄがゲート電極材質２５１ａの完全性を提供することができることが理解されるべきである。また幾つかの例示的な実施形態では、エッチングプロセス２０７を制御するために、即ちキャビティ２０７ａの深さを高い均一性で調節するために、エッチング制御種２０３ｃが特定の深さを中心に置かれてよい。例えば、エッチング制御種２０３ｃは、ｎドープのシリコン区域を得るように、ヒ素のようなｎ型ドーパント種の形態で設けられてよく、ｎドープのシリコン区域は、ＴＭＡＨに基くプロセス２０７のウエット化学的薬品に露出させられるときに顕著に小さいエッチング速度を有することができる。エッチング制御種２０３ｃはイオン注入、エピタキシャル成長の技術等によって設けることができ、これについては後で更に詳細に説明する。
【００２９】
図２ｄは１つの例示的な実施形態に従う半導体領域２０３の結晶学的構造を模式的に示しており。その実施形態においては、＜１１１＞方向に沿うエッチング前線の前進が他の結晶方向と比較して顕著に減少させられるように、（１１１）平面に基いて明白なエッチング抵抗が得られている。図示されるように、シリコン材質の立方格子構造の一部分が示されており、ここでは半導体産業において用いられる標準的な基本的半導体ウエハに従って、（１００）表面層が提供されている。また、ゲート電極構造２５１は、その長さ方向、即ち図２ｃにおいては＜１１０＞方向に沿ったゲート電極材質２５１ａの水平方向の伸長を有するように位置させられていてよい。この場合、（１１１）面は対応する（１１０）面に対して概ね３５．２６度の角度をなしてよく、その対応する（１１０）面は従って、ウエット化学的エッチングプロセスの進行の間における側壁２０７ｓ（図２ｃ参照）の側壁角度を実質的に代表してよい。しかし、異なる側壁角度が望ましいであろう場合には、対応するエッチング薬品の所与の異方性エッチング挙動に対して、それぞれの異なる結晶学的構造が基本的材質２０３のために選択されてよいことが理解されるべきである。即ち、トランジスタ性能における対応する利益がそれぞれの「回転させられた」結晶方位に対しても得られる限りにおいて、基本的材質２０３の結晶方位は、異なる側壁角度を得るように適切に「回転させられて」よい。
【００３０】
図２ｅは特定の深さまで延びるキャビティ２０７ａを伴うトランジスタ２５０を模式的に示しており、その特定の深さは、例えばエッチング制御種２０３ｃ（図２ｃ参照）によって決定されてよく、あるいは時間制御のエッチング戦略に基いて調節されてよい。対応するウエット化学的エッチング反応装置内で多数の基板が同時に処理され得るので、キャビティ２０７ａを高い処理能力のエッチングプロセスに基いて得ることができ、それにより、典型的には単一基板プロセス技術を必要とする従来のプラズマ支援エッチングステップと比較して顕著な利点がもたらされ得ることが理解されるべきである。
【００３１】
図示されるように、キャップ層２５１ｃ（図２ｃ参照）が明白なエッチング抵抗を呈さないであろう場合には、先行するウエット化学的エッチングプロセスの間にエッチング停止層２５１ｄが露出させられるかもしれない。従って、エッチング停止層２５１ｄは、ゲート電極材質２５１ａの完全性を維持するために機能することができる一方、選択的エピタキシャル成長プロセス２１０の間には成長マスクとしても機能することができる。トランジスタ２５０がチャネル領域２５２内に圧縮応力を必要とするトランジスタを代表してよい場合には、プロセス２１０の間、シリコン／ゲルマニウム合金、シリコン／ゲルマニウム／錫合金、シリコン／錫合金のような適切な半導体合金が堆積させられてよい。他の場合には、シリコン／炭素材質がプロセス２１０の間に堆積させられてよく、それにより引張り応力を与えられた半導体合金を提供することができ、結果としてチャネル領域２５２内には対応する引張り歪がもたらされる。適切に選択されたプロセスパラメータに基いて実行され得る選択的エピタキシャル成長プロセスの間、個々の成分の割合が調整されてよく、必要であればドーパント種が添加され、この場合において適切であると考えられるときには、任意のドーパント種の濃度及び対応する合金成分の濃度はプロセス２１０の間に変化させられてよい。前述したような従来のプロセス技術によって生じる大きなばらつきに対して、ドーパント濃度及び／又は半導体合金の成分の濃度を変化させることに基くデバイス特性の任意の特定の適合が重ね合わされ得るので、キャビティ２０７ａの高い均一性及び制御可能な形成に起因して、高い柔軟性もまたプロセス２１０に対して達成され得る。
【００３２】
図２ｆは更に進んだ製造段階におけるトランジスタ２５０を模式的に示している。図示されるように、上述した合金によるような半導体合金２０９が、特定の種類の歪を隣接チャネル領域２５２内に誘起するように領域２０３内に形成されてよく、ここでは減少させられた横方向のオフセットが歪転移の効率の増大をもたらすことができる。また、ドレイン及びソース領域２５４が領域２０３内に画定され、一部は半導体合金２０９内に画定される。更に、ゲート電極構造２５１の側壁上には側壁スペーサ構造２５３が形成されてよい。図２ｆに示されるトランジスタ２５０は、デバイス１００を参照して前述したのと同様なプロセス戦略に基いて形成することができるが、半導体合金２０９のチャネル領域２５２への近接近に起因して、同一のデバイス及びプロセスパラメータに対して高い全体的なトランジスタ性能を得ることができる一方で、対応するトランジスタ特性の全体的な変動性、即ち基板にわたる均一性が従来戦略と比較して高まり得る。
【００３３】
図２ｇは早い製造段階においてトランジスタ２５０ａ、２５０ｂを備えている半導体デバイス２００を模式的に示している。図示されるように、トランジスタ２５０ａ、２５０ｂは、図２ａを参照して説明したのと同様の構造を有していてよい。即ち、トランジスタ２５０ａ、２５０ｂは、対応する能動領域２０３ａ、２０３ｂの上方に形成されるゲート電極構造２５１を備えていてよい。能動領域２０３ａ、２０３ｂは、デバイス１００を参照して説明したように、分離構造２０４によって分離されていてよい。また、図示される製造段階においては、ゲート電極構造２５１の側壁上にはスペーサ２０５が形成されてよい一方で、トランジスタ２５０ｂの構造２５１はマスク層２０５ａによって覆われてよい。更に、レジストマスクのようなマスク２０６がトランジスタ２５０ｂを覆いトランジスタ２５０ａを露出させるように設けられてよい。
【００３４】
半導体デバイス２００を形成するための製造技術に関しては、トランジスタ２５０を参照して説明したような対応するプロセス戦略を参照することができる。即ち、マスク層２０５ａを形成した後、スペーサ２０５を得るためにレジストマスク又は任意の他のエッチングマスク２０６が形成されてよく、そして用いられてよく、一方アクティブ領域２０３ｂの上方のマスク層２０５ａは維持される。その後、ウエット化学的エッチングプロセス２０７（図２ｂ参照）に関するエッチング抵抗性に応じて、マスク２０６は除去されてよく、あるいは維持されてよい。このように、マスク２０６が除去させられることになる場合にはマスク層２０５ａはエッチングマスクとして機能することができ、また後続の選択的エピタキシャル成長プロセスの間には成長マスクとしても機能することができる。従って、適度に小さい層厚を有するマスク層２０５ａが、半導体合金が要求されないトランジスタ２５０ｂのようなデバイス区域を覆うためにここでも効果的に用いられ得る。トランジスタ２５０ａ内に半導体合金を形成した後に、デバイス１００を参照して説明したような更なる処理が十分に確立されたプロセス戦略に基いて継続されてよい。
【００３５】
図２ｈは早い製造段階、即ちゲート電極構造２５１を形成する前における半導体デバイス２００を模式的に示している。この製造段階においては、注入マスク２１４によって能動領域２０３ｂを覆いながら、領域２０３ａに対する基本的なドーピング濃度が、対応する注入シーケンス２１３に基いて規定されてよい。１つの例示的な実施形態では、注入シーケンス２１３もまたエッチング制御種２０３ｌを特定の深さ２０３ｄで導入するための注入ステップを備えていてよく、特定の深さ２０３ｄは、後の製造段階において領域２０３ａ内に形成されるべきキャビティの所望の深さに実質的に対応していてよい。例えば、領域２０３ａがｐチャネルトランジスタの能動領域を代表する場合には、追加的なｎ型ドーパント種２０３ｃは全体的なトランジスタ特性に実質的に影響を与えないであろう。他の例示的な実施形態においては、例えば図２ａを参照して示しまた説明したように、エッチング制御種２０３ｃを導入するための対応する注入ステップは、ゲート電極構造２５１を設けた後に実行されてよいことが理解されるべきである。
【００３６】
図２ｉは更に他の例示的な実施形態に従う半導体デバイス２００を模式的に示しており、その実施形態においては、半導体領域又は層２０３がエピタキシャル成長プロセス２１５によって基板２０１上に形成されてよく、ここでは成長プロセス２１５の特定の段階の間にエッチング制御種２０３ｃが組み込まれてよい。例えば、種２０３ｃを特定の深さで位置させるように、対応するｎ型ドーパント種が適切な先駆体ガスの形態でプロセス２１５の堆積環境に供給されてよい。その後、ｎ型ドーパント先駆体ガスの供給は中止されてよく、それにより対応するエッチング制御種２０３ｃの明確な深さ及び厚みをもたらすことができる。
【００３７】
図２ｊは更に進んだ製造段階におけるデバイス２００を模式的に示しており、その製造段階においては、層２０３がその最終的な厚みで設けられ、ここでは分離構造２０４が能動領域２０３ａ、２０３ｂを分離する。また、エッチング制御種２０３ｃの存在が能動領域２０３ｂ内に修正された電気的挙動をもたらし得るとみなされてよい。この場合、例えば能動領域２０３ｂ内の基本的ドーパント濃度を規定するためのシーケンスの間に適切な注入プロセス２１６が実行されてよく、能動領域２０３ｂ内にはエッチング制御種２０３ｃを「相殺する(compensate)」ために適切な程度のカウンタドーピングが導入されてよい一方で、エッチング制御種２０３ｃの存在が望ましいであろう能動領域２０３ａについては、対応する注入マスク２１７が覆ってよい。
【００３８】
その後、ウエット化学的エッチングプロセスに基きキャビティを形成するための上述のプロセスシーケンスが上述のようにして実行されてよく、ここでは、エッチング制御種２０３ｃが、結果として得られるキャビティの深さ及びこれに伴いサイズに関して高い可制御性をもたらすことができる。
【００３９】
結果として、本開示は、隣接チャネル領域の近くに位置させられてよい半導体合金に基き高いトランジスタ性能を得ることができる半導体デバイス及び技術を提供する。この目的のために、キャビティの横方向のオフセットを規定しそしてキャビティを形成するための対応するシーケンスの間における変動性を顕著に低減し得るウエット化学的エッチングプロセスを用いることができる。また、スペーサ材質の明白な堆積は必要でないであろうし、またウエット化学的エッチングプロセスはバッチプロセスにおいて高い可制御性で実行され得るという事実によって、プラズマ支援エッチングレシピが単一ウエハプロセス戦略を必要とするであろう従来の戦略と比較して全体的な処理能力を顕著に高めることができる。
【００４０】
本開示の更なる修正及び変更は、この明細書を考慮することによって当業者には明白になろう。従って、この明細書は、例示的なものとしてのみ解釈されるべきであり、また本開示を実施する一般的な手法を当業者に教示することを目的としている。ここに示されまた説明される形態は目下のところ望ましい実施形態として解釈されるべきことが理解されるべきである。
【技術分野】
【０００１】
本開示は概して集積回路の製造に関し、更に特定的にはトランジスタのチャネル領域内での電荷キャリア移動度を高めるように埋め込みＳｉ／Ｇｅ（シリコン／ゲルマニウム）を用いることによって歪を与えられたチャネル領域を有するトランジスタに関する。
【背景技術】
【０００２】
複雑な集積回路の製造は、複雑な回路のための主要な回路要素を代表する多数のトランジスタ要素の提供を必要としている。例えば現在入手可能な複雑な集積回路においては、数百万のトランジスタが設けられているであろう。概して多くのプロセス技術がこれまでのところ実施されており、マイクロプロセッサ、記憶チップ等の複雑な回路に対しては、動作速度及び／又は電力消費及び／又は費用効果を考慮した優れた特性により、現在のところＣＭＯＳ技術が最も有望な手法である。ＣＭＯＳ回路においては、高度に複雑な回路アセンブリ、例えばＣＰＵ、記憶チップ等を設計するために、相補型トランジスタ、即ちｐチャネルトランジスタ及びｎチャネルトランジスタがインバータ及び他の論理ゲートのような回路要素を形成するのに用いられる。ＣＭＯＳ技術を用いる複雑な集積回路の製造においては、トランジスタ、即ちｎチャネルトランジスタ及びｐチャネルトランジスタが結晶性の半導体層を含む基板上に形成される。ＭＯＳトランジスタ、又は一般的に電界効果トランジスタは、ｎチャネルトランジスタ又はｐチャネルトランジスタのいずれが考慮されているかにかかわらず、複数の所謂ｐｎ接合を備えており、ｐｎ接合は、高濃度にドープされたドレイン及びソース領域と、ドレイン及びソース領域の間に配置される逆に又は低濃度にドープされたチャネル領域との界面によって形成されている。チャネル領域の伝導性、即ち伝導性チャネルの駆動電流能力は、チャネル領域の近傍に形成され且つ薄い絶縁層によってチャネル領域から隔てられているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加により伝導性チャネルが形成されている場合、チャネル領域の伝導性はドーパント濃度、電荷キャリアの移動度に依存し、加えてトランジスタ幅方向におけるチャネル領域の所与の拡張に対しては、チャネル長とも称されるソース及びドレイン領域間の距離にも依存する。従って、チャネル長の減少、及びそれに付随するチャネル抵抗の減少は、集積回路の動作速度の向上を達成するための支配的設計基準である。
【０００３】
しかし、トランジスタ寸法の継続的な減少は、それに伴い多くの問題を引き起こしており、それらの問題は、ＭＯＳトランジスタのチャネル長を堅実に減少させることによって得られる利益を過度に相殺することのないように対処される必要がある。例えばドレイン及びソース領域においては、低いシート抵抗及び接触抵抗を所望のチャネル可制御性と共に提供するように、垂直方向及び横方向における高度に洗練されたドーパントプロファイルが要求される。また、要求されるチャネル可制御性を維持するために、ゲート誘電体材質もまたチャネル長の減少に適合させられる。しかし、高いチャネル可制御性を維持するための幾つかのメカニズムもまた、トランジスタのチャネル領域内での電荷移動度にネガティブな影響をもたらし得るので、チャネル長の減少により得られる利益を部分的に相殺してしまうかもしれない。
【０００４】
限界寸法、即ちトランジスタのゲート長の継続的な寸法減少は、高度に複雑なプロセス技術の適合及び場合によってはその新たな開発を必要とし、また移動度の低下に起因してあまり明白ではない性能向上の一因にもなり得るので、所与のチャネル長に対するチャネル領域内での電荷キャリア移動度を高めてトランジスタ要素のチャネル伝導性を向上させ、それにより、大幅に縮小化された限界寸法を必要とする技術標準への進歩と同等の性能改善を可能にする一方で、デバイス縮小化に関連するプロセス適合の多くを回避し又は先送りすることが提案されてきた。
【０００５】
電荷キャリア移動度を高めるための１つの効果的なメカニズムは、例えば対応する歪をチャネル領域内に生じさせるようにチャネル領域の近傍に引張り又は圧縮応力を発生させることによるチャネル領域内の格子構造の改良であり、それにより電子及びホールに対する改良された移動度がそれぞれもたらされる。例えば、能動シリコン材質の標準的な結晶構造、即ち＜１１０＞方向に合わせられたチャネル長を伴う（１００）表面方位に対してチャネル領域内に引張り歪を生じさせることは、電子の移動度を増大させ、次いで伝導性における対応する増大に直接的に形を変えるであろう。一方、チャネル領域内の圧縮歪はホールの移動度を高めることができ、それによりｐ型トランジスタの性能を高める可能性が提供される。歪を与えられたシリコンは、高価な半導体材質を必要とすることなしに高速且つ強力な半導体デバイスの製造を可能にする「新たな」種類の半導体材質であると考えることができる一方で、十分に確立された多くの製造技術がそのまま使用可能であるので、集積回路製造への応力又は歪エンジニアリングの導入は、極めて有望な手法である。
【０００６】
そこで、対応する歪をもたらし得る圧縮応力を誘起するように、例えばチャネル領域に隣接してシリコン／ゲルマニウム材質を導入することが提案されてきた。Ｓｉ／Ｇｅ材質を形成する場合、ＰＭＯＳトランジスタのドレイン及びソース領域は選択的に窪まされてキャビティを形成し、一方ＮＭＯＳトランジスタはマスキングされて次いでシリコン／ゲルマニウム材質がエピタキシャル成長によってＰＭＯＳトランジスタのキャビティ内に選択的に形成される。
【０００７】
この技術はｐチャネルトランジスタの性能向上に関して、従ってＣＭＯＳデバイス全体の性能向上に関して顕著な利益をもたらすが、多数のトランジスタ要素を含む最新の半導体デバイスにおいては、特に、最終的に達成される歪を増大させることを考慮して、シリコン／ゲルマニウム材質のチャネル領域からのオフセットが減少させられるべきである場合に、歪シリコン・ゲルマニウム合金をｐチャネルトランジスタのドレイン及びソース領域内に組み込むための上述した技術に関連し得るデバイス性能の変動性の増加が観察されることがあると判明しており、これについて図１ａ乃至１ｅを参照して更に詳細に説明する。
【０００８】
図１ａはｐチャネルトランジスタ１５０ａ及びｎチャネルトランジスタ１５０ｂを備えた従来の半導体デバイス１００の断面図を模式的に示しており、トランジスタ１５０ａの性能が上述したような歪シリコン／ゲルマニウム合金に基いて高められることになる。半導体デバイス１００は、埋め込み絶縁層１０２が形成されていてよいシリコン基板のような基板１０１を備えている。また、結晶性シリコン層１０３が埋め込み絶縁層１０２上に形成されており、それによりＳＯＩ（シリコン・オン・インシュレータ）構造が形成されている。例えばバルク構造、即ちシリコン層１０３の厚みが層１０３内へのトランジスタ１５０ａ、１５０ｂの垂直な拡張よりも著しく大きいであろう構造と比較して、トランジスタ１５０ａ、１５０ｂの寄生接合容量が低減され得るので、トランジスタ全体の性能を考慮すると、ＳＯＩ構造は有利であろう。トランジスタ１５０ａ、１５０ｂは、それぞれ符号１０３ａ、１０３ｂで一般的に示されるそれぞれの「能動」領域の内部及び上方に形成することができ、ここでは、能動領域は、浅い溝分離(shallow trench isolation)のような分離構造１０４によって分離されているであろう。図示される製造段階においては、トランジスタ１５０ａ、１５０ｂはゲート電極構造１５１を備えており、ゲート電極構造１５１は、実際のゲート電極を代表する伝導性電極材質１５１ａを含む構造として理解することができ、伝導性電極材質１５１ａはゲート絶縁層１５１ｂ上に形成することができ、それにより、それぞれ対応する能動領域１０３ａ、１０３ｂ内に配置されるチャネル領域１５２からゲート電極材質１５１ａを電気的に絶縁することができる。また、ゲート電極構造１５１は、例えば窒化シリコンからなるキャップ層１５１ｌを備えていることがある。更に、トランジスタ１５０ａ内のゲート電極構造１５１の側壁上にスペーサ構造１０５が形成されることがあり、それによりキャップ層１５１ｌと共にゲート電極材質１５１ａを密閉することができる。一方、トランジスタ１５０ｂの上方にはマスク層１０５ａが形成されてよく、それにより対応するゲート電極材質１５１ａを密閉すると共に能動領域１０３ｂをも覆うことができる。更に、マスク層１０５ａを覆う一方でトランジスタ１５０ａを露出させるように、レジストマスク等のようなマスク１０６が形成され得る。
【０００９】
図１ａに示される従来の半導体デバイス１００は、以下のプロセス戦略に基いて形成され得る。
【００１０】
能動領域１０３ａ、１０３ｂは分離構造１０４に基いて画定することができ、分離構造１０４は、十分に確立されたフォトリソグラフィ、エッチング、堆積及び平坦化の技術を用いて形成することができる。その後、例えば適切なマスキングレジームに基いて実行される注入プロセスによって、対応する能動領域１０３ａ、１０３ｂ内の基本ドーピングレベルを確立することができる。次いで、ゲート電極材質１５１ａ及びゲート絶縁層１５１ｂを得るための複雑なリソグラフィ及びパターニングのレジームを用いることによってゲート電極構造１５１が形成され、ここではキャップ層１５１ｃもまたパターニングされてよい。次いで、例えば十分に確立された低圧ＣＶＤ(化学的気相堆積)技術によってマスク層１０５ａを堆積させることができ、それにより、場合によっては二酸化シリコンとの組み合わせにおいてエッチング停止ライナとしてのシリコン窒化物を形成することができる。低圧ＣＶＤ技術は高度な可制御性を提供するが、基板１０１にわたって一定の不均一性を呈し、基板の中央に比較して基板の縁で厚みの増加をもたらすことがある。その結果、先行して堆積させられたマスク層１０５ａからスペーサ構造１０５を形成するためにマスク１０６を形成しデバイス１００を異方性エッチング環境にさらす場合に、結果として得られる幅１０５ｗのある程度の不均一性が生成されることがあり、例えば基板１０１の中央部分と比較して基板１０１の外周では僅かに増加した幅がもたらされ得る。スペーサ構造１０５は、異方性エッチング技術によって能動領域１０３ａ内に形成されるべきキャビティの横方向のオフセットを実質的に規定するので、対応する横方向のオフセットはまた、マスク層１０５ａの堆積及び後続の異方性エッチングプロセスの実行の間に導入される不均一性に従って僅かに変化し得る。一方、洗練された応用においては、隣接チャネル領域１５２の全体の歪を強化することを考慮して、対応する歪シリコン・ゲルマニウム合金の横方向のオフセットは低減させられるであろうから、歪シリコン／ゲルマニウム合金をチャネル領域１５２の近くに位置させるように幅１０５ｗを減少させる必要があろう。典型的には、チャネル領域１５２内の歪は幅１０５ｗの減少に対して超比例的に増加するであろうから、適度に小さい幅１０５ｗをもたらすプロセス戦略においては、層１０５ａの堆積及び後続のエッチングプロセスに起因する変動性もまた超比例的に増大するであろうし、結果として得られるトランジスタ１５０ａの性能の大きなばらつきの原因となり得る。
【００１１】
図１ｂは異方性プラズマ支援エッチングプロセス１０７の間における半導体デバイス１００を模式的に示しており、エッチングプロセス１０７においては、適切に選択されたプラズマ条件と共に対応する異方性エッチング挙動が得られるように、例えば臭化水素等に基く適切なエッチング薬品が適切な有機添加剤との組み合わせにおいて用いられ得る。しかし、上述したように、ある程度の変動性がプラズマ支援エッチングプロセス１０７の間にも誘起されるであろうから、それにより、特に横方向のオフセットにおける微小な差でさえもトランジスタ性能の顕著な変化をもたらし得る高度に洗練されたトランジスタが考えられている場合には、全体的なばらつきの原因になり得る。その結果、層１０５ａの先行する堆積及びスペーサ構造１０５を形成するための対応する異方性エッチングプロセスが場合によってはそれぞれのキャビティ１０７ａを形成するために用いられる異方性エッチングプロセス１０７と組み合わされることにより引き起こされる幅１０５ｗの変化に起因して、これらの位置及びサイズもまた対応する程度のばらつきを呈するであろう。
【００１２】
図１ｃは更なる製造段階における半導体デバイス１００を模式的に示している。即ち、キャビティ１０７ａ（図１ｂ参照）を形成した後、マスク１０６（図１ｂ参照）が除去されると共に、トランジスタ１５０ａ内にシリコン／ゲルマニウム合金１０９を堆積させるように選択的エピタキシャル成長プロセスが実行される一方、トランジスタ１５０ｂはマスク層１０５によって覆われている。対応する選択的エピタキシャル成長レシピは十分に確立されており、ここでは、露出させられた結晶性シリコン表面上へのシリコン／ゲルマニウム材質の顕著な堆積を得る一方で、誘電体表面区域上への対応する材質の堆積が著しく小さくなるかあるいは無視し得るように、圧力、温度、先駆体流量等の対応するプロセスパラメータが適切に選択される。従って、シリコン／ゲルマニウムの固有の格子定数はシリコンの格子定数よりも大きいので、シリコン／ゲルマニウム材質１０９は歪を与えられた状態で成長することができ、それにより、圧縮歪を与えられた材質が得られ、また対応する圧縮歪が隣接チャネル領域１５２内にもたらされ得る。圧縮歪の大きさは、先行して形成されたキャビティの位置及びサイズ並びに材質１０９内のゲルマニウム濃度に依存し得る。このように、材質１０９を形成するための選択的エピタキシャル成長プロセスの間における所与のプロセスパラメータに対して、マスク層１０５ａを形成し、スペーサ構造１０５をパターニングし、そしてキャビティ１０７ａを形成するための先行する製造プロセスの変動性は、結果として基板１０１にわたるトランジスタ性能の一定の不均一性をもたらし得る。
【００１３】
図１ｄは更に進んだ製造段階における半導体デバイス１００を模式的に示しており、その製造段階においては、マスク層１０５ａ、スペーサ構造１０５及びキャップ層１５１ｃ（図１ａ参照）は除去され、このことは十分に確立された選択的エッチング技術によって達成され得る。その後、デバイス要求に従ってドレイン及びソース領域を形成することによって更なる処理が継続され得る。
【００１４】
図１ｅは基本的トランジスタ構造が実質的に完成される製造段階における半導体デバイス１００を模式的に示している。図示されるように、トランジスタ１５０ａ、１５０ｂは側壁スペーサ構造１５３を備えているであろうし、側壁スペーサ構造１５３は、ドレイン及びソース領域１５４のドーパントプロファイルの必要な複雑性に応じて、場合によっては対応するエッチング停止ライナ１５３ｂと組み合わされる１つ以上のスペーサ要素１５３ａを含んでいるであろう。スペーサ構造１５３は、十分に確立された技術に従って、即ち、エッチング停止ライナ１５３ｂ及び対応するマスク層を堆積させ、次いでスペーサ要素１５３ａを形成するように異方性エッチングプロセスによってパターニングすることによって形成され得る。スペーサ構造１５３を形成するのに先立ち、スペーサ構造１５３に基いて形成され得る深いドレイン及びソース区域１５４ｄとの組み合わせにおいてドレイン及びソース領域１５４を代表する拡張領域１５４ｅを画定するように、適切な注入プロセスが実行され得る。その後、デバイス１００を焼鈍することによってドーパントを活性化させることができ、注入誘起損傷もまた少なくともある程度は再結晶化される。その後、場合によっては十分に確立されたプロセス戦略に従って応力を与えられた誘電体材質に基いて金属シリサイド領域を形成しまた対応するコンタクト構造を形成することによって、更なる処理が継続され得る。上述のように、洗練された応用に対しては、トランジスタ１５０ａの性能は、シリコン／ゲルマニウム合金１０９によってもたらされる歪誘起メカニズムにより実質的に決定されるであろうし、この場合、特にチャネル領域１５２からのシリコン／ゲルマニウム材質１０９の減少させられた横方向の望ましいオフセットに対する適度に大きな変動性が製造歩留まりの低下を引き起こすであろう一方で、他の場合には、チャネル領域１５２からの対応するオフセットは望ましいものよりも大きく維持されざるを得ないから、材質１０９によってもたらされる歪誘起メカニズムの能力は、完全には生かされないであろう。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述した事情に鑑み、本開示は、上で特定された問題の１つ以上による影響を回避し又は少なくとも低減することにより、エピタキシャル的に成長させられる半導体合金によって高いトランジスタ性能を達成することができる技術及び半導体デバイスに関連している。
【課題を解決するための手段】
【００１６】
概して本開示は、洗練されたスペーサ構造を必要とせずに横方向のオフセットが達成され得るように高い結晶学的異方性を有するウエット化学的エッチングプロセスに基きチャネル領域に対して十分に制御される横方向のオフセットでトランジスタデバイスの能動領域内にキャビティが形成され得る半導体デバイス及び技術を提供する。ここに開示される幾つかの例示的な側面においては、結晶学的異方性エッチングプロセスはテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）を用いることによって達成することができ、ＴＭＡＨは二酸化シリコンに対して高度な選択性でシリコンをエッチングするための効果的なウエット化学的エッチング薬品であり得るので、ゲート電極構造を保護するためのエッチング停止材質の著しく小さい厚みが可能になる一方で、高度に安定で且つ再現性のあるウエット化学的エッチングプロセスを提供することができる。その結果、ウエット化学的エッチングプロセスそれ自体の小さな程度の変動性及び、高いエッチング選択性との組み合わせにおけるその良好な可制御性に起因して、スペーサをパターニングしそして対応するキャビティを形成するための対応するプラズマ支援エッチングプロセスとの組み合わせにおけるスペーサ材質の堆積によって従来的には生じている基板全域でのばらつきに実質的に悩まされることなしに、対応するキャビティのオフセットを著しく小さくすることができる。また、高度に制御可能なウエット化学的エッチングプロセスを用いることによって、そして対応するスペーサ材質のための明白な層厚の堆積を回避することによって、特にスペーサ材質をパターニングしまたキャビティを得るためのエッチングプロセスが典型的には単一ウエハプロセスとして実行される従来の戦略と比較して、全体的なプロセス処理能力を顕著に高めることができる。
【００１７】
ここに開示される１つの例示的な方法は、シリコン含有結晶性半導体領域の上方に形成されるトランジスタのゲート電極構造の露出させられた表面区域上に誘電体エッチング停止材質を形成することを備えている。方法は更に、結晶性半導体領域の少なくとも２つの異なる結晶方位において異なる除去速度を有するウエット化学的エッチングプロセスを実行することによってゲート電極構造に隣接する結晶性半導体領域内にキャビティを形成することを備えている。また方法は、選択的エピタキシャル成長プロセスを実行することによって少なくともキャビティ内に歪誘起半導体合金を形成することを備えている。最後に方法は、歪誘起半導体合金の少なくとも一部分内にドレイン及びソース領域を形成することを備えている。
【００１８】
ここに開示される更なる例示的な方法は、結晶性半導体領域の一部分の上方に形成されるトランジスタのゲート電極構造に隣接する結晶性半導体領域内に、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）に基くウエット化学的エッチングプロセスを実行することによってキャビティを形成することを備えている。方法は更に、キャビティ内に歪誘起半導体合金を形成することと、ゲート電極構造に隣接する半導体領域内にドレイン及びソース領域を形成することとを備えている。
【００１９】
ここに開示される１つの例示的な半導体デバイスは基板の上方に形成されるトランジスタを備えている。トランジスタはゲート電極構造を備えており、ゲート電極構造は、結晶性半導体領域の上方に形成され、そしてゲート電極材質を備えている。また、歪誘起半導体合金が、概ね３０°以上の側壁角度で先細になる様態で深さ方向に沿って延びるように、結晶性半導体領域内に形成されている。最後にトランジスタは、結晶性半導体領域内に且つ少なくとも部分的に前記半導体合金内に形成されるドレイン及びソース領域を備えている。
【図面の簡単な説明】
【００２０】
本開示の種々の実施形態は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
【００２１】
【図１ａ】図１ａは複雑な堆積プロセス及びプラズマ支援エッチング技術に基いてシリコン／ゲルマニウム合金を形成する種々の製造段階の間におけるｐチャネルトランジスタを備えた従来の半導体デバイスを模式的に示す断面図（その１）である。
【図１ｂ】図１ｂは複雑な堆積プロセス及びプラズマ支援エッチング技術に基いてシリコン／ゲルマニウム合金を形成する種々の製造段階の間におけるｐチャネルトランジスタを備えた従来の半導体デバイスを模式的に示す断面図（その２）である。
【図１ｃ】図１ｃは複雑な堆積プロセス及びプラズマ支援エッチング技術に基いてシリコン／ゲルマニウム合金を形成する種々の製造段階の間におけるｐチャネルトランジスタを備えた従来の半導体デバイスを模式的に示す断面図（その３）である。
【図１ｄ】図１ｄは複雑な堆積プロセス及びプラズマ支援エッチング技術に基いてシリコン／ゲルマニウム合金を形成する種々の製造段階の間におけるｐチャネルトランジスタを備えた従来の半導体デバイスを模式的に示す断面図（その４）である。
【図１ｅ】図１ｅは複雑な堆積プロセス及びプラズマ支援エッチング技術に基いてシリコン／ゲルマニウム合金を形成する種々の製造段階の間におけるｐチャネルトランジスタを備えた従来の半導体デバイスを模式的に示す断面図（その５）である。
【図２ａ】図２ａは例示的な実施形態に従いウエット化学的エッチングプロセスに基いてトランジスタがキャビティを受け入れる種々の製造段階での半導体デバイスを模式的に示す断面図（その１）である。
【図２ｂ】図２ｂは例示的な実施形態に従いウエット化学的エッチングプロセスに基いてトランジスタがキャビティを受け入れる種々の製造段階での半導体デバイスを模式的に示す断面図（その２）である。
【図２ｃ】図２ｃは例示的な実施形態に従いウエット化学的エッチングプロセスに基いてトランジスタがキャビティを受け入れる種々の製造段階での半導体デバイスを模式的に示す断面図（その３）である。
【図２ｄ】図２ｄは例示的な実施形態に従うウエット化学的エッチングプロセスの間におけるシリコン材質の結晶学的構造を模式的に示す図である。
【図２ｅ】図２ｅは例示的な実施形態に従い低減された変動性を伴う歪誘起半導体合金をチャネル領域の近くに形成する更に進んだ製造段階の間におけるトランジスタを模式的に示す断面図（その１）である。
【図２ｆ】図２ｆは例示的な実施形態に従い低減された変動性を伴う歪誘起半導体合金をチャネル領域の近くに形成する更に進んだ製造段階の間におけるトランジスタを模式的に示す断面図（その２）である。
【図２ｇ】図２ｇは例示的な実施形態に従い半導体合金をそのうちの１つが受け取ることができる複数の異なるトランジスタが設けられてよい半導体デバイスを模式的に示す断面図である。
【図２ｈ】図２ｈは更なる例示的な実施形態に従いウエット化学的エッチングプロセスの制御を強化するように基本的半導体層内の特定の深さに種を設ける種々の変形に従う半導体デバイスを模式的に示す断面図（その１）である。
【図２ｉ】図２ｉは更なる例示的な実施形態に従いウエット化学的エッチングプロセスの制御を強化するように基本的半導体層内の特定の深さに種を設ける種々の変形に従う半導体デバイスを模式的に示す断面図（その２）である。
【図２ｊ】図２ｊは更なる例示的な実施形態に従いウエット化学的エッチングプロセスの制御を強化するように基本的半導体層内の特定の深さに種を設ける種々の変形に従う半導体デバイスを模式的に示す断面図（その３）である。
【発明を実施するための形態】
【００２２】
以下の詳細な説明と共に図面に示される実施形態を参照して本開示が説明されるが、以下の詳細な説明及び図面は本開示を特定の例示的に開示されている実施形態に限定することを意図するものではなく、むしろ説明されている例示的な実施形態は単に本開示の種々の側面を例証しているにすぎず、本開示の範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
【００２３】
概して本開示は、トランジスタデバイスのチャネル領域に隣接して歪半導体合金を組み込むための製造シーケンスの間に高い均一性が達成され得る一方で、対応する半導体合金をチャネル領域の直近に位置させる可能性をももたらす技術及び半導体デバイスを提供する。この目的で、対応するキャビティを形成するために十分に制御可能で且つ再現性のあるウエット化学的エッチング技術を用いることができ、この場合、ウエット化学的エッチング薬品は、パターニングされるべき半導体材質の異なる結晶方位に対して固有の「異方的な」エッチング挙動を有し得る。その結果、幾つかの例示的な側面においては、エッチング速度の固有の差が「自己制限の(self-restricting)」エッチング挙動を横方向にもたらし得るように、基本的な半導体材質の結晶学的構造が適切に選択されてよく、エッチングプロセスの開始に際しての所与の初期横方向オフセットに対しては、個々の基板全域にわたり高い全体的な均一性でそれぞれのキャビティを得ることができる。例えば幾つかの例示的な実施形態では、シリコン材質の標準的な結晶方位、即ち＜１１０＞方向に沿って方位付けられるトランジスタ長手方向を伴う（１００）表面方位が用いられてよく、それにより、＜１１０＞、＜１００＞方向等の他の方向と比較して顕著に小さい＜１１１＞方向に沿ったエッチング速度を活用することができる。尚、本出願を通して、対応する結晶方位は物理的に等価な方位を代表するものとして理解されるべきであり、即ち（１００）方位は（０１０）、（００１）、（−１００）等の物理的に等価な方位を包含するものとして理解されるべきである。任意の他の結晶方位についても同様である。元来の高度な均一性及び再現性を有するウエット化学的エッチングプロセスに基いて、適切なマスキングレジームもまた提供することができ、ウエット化学的エッチングプロセスによって得られる対応するキャビティ内に形成されるべき半導体合金の横方向のオフセットの顕著な減少が可能になる。ここに開示される幾つかの例示的な実施形態では、ウエット化学的エッチングプロセスはＴＭＡＨに基いて実行することができ、ＴＭＡＨは、結晶学的な異方性エッチング挙動に加えて、シリコン及び二酸化シリコンに対して極めて明白な選択性をも呈し、ここでは二酸化シリコンはシリコンと比較して著しく小さい速度でエッチングされ得る。従って、ゲート電極構造を密閉するためのエッチング停止材質として、極めて薄い二酸化シリコン層でさえも効果的に用いることができ、歪強化を考慮すると有利である極めて小さい横方向のオフセットであっても小さな程度の変動性で達成され得るように、対応する厚みを高度な均一性で調節する可能性を提供することができる。また幾つかの例示的な実施形態では、ウエット化学的エッチングプロセスは標識種(indicator species)又はエッチング停止種に基いて制御することができ、エッチング停止種は、例えばイオン注入、選択的エピタキシャル成長等によって基本的な半導体層内に導入することができる。幾つかの例示的な実施形態では、例えばＴＭＡＨはｎ型シリコン材質に対して著しく小さな除去速度を有しているであろうから、効果的なエッチング制御をもたらすために、ｎ型ドーパント種がシリコン材質内の特定の深さに位置させられてよい。他の場合には、ウエット化学的エッチング溶液内で検出可能な優れた標識種を組み込むことができ、それによりウエット化学的エッチングプロセスの高い可制御性をもたらすことができる。
【００２４】
図２ａ〜２ｊを参照して更なる例示的な実施形態を以下により詳細に説明し、適切である場合には図１ａ〜１ｅも参照する。
【００２５】
図２ａは早い製造段階におけるトランジスタ２５０の断面図を模式的に示している。トランジスタ２５０は任意の種類のトランジスタを代表してよく、その性能は、特定の種類の歪を生成するように埋め込み半導体合金を設けることによって強化されることになる。トランジスタ２５０は基板２０１を備えていてよく、その上方には半導体領域２０３が形成されていてよい。半導体領域２０３は、全体的なデバイス要求に応じて、同一の又は異なる伝導性タイプの単一又は複数のトランジスタを収容するための能動領域を代表してよい。基板２０１及び半導体領域２０３に対しては、デバイス１００を参照して前述したのと同様の基準を適用することができる。即ち、半導体領域２０３は対応するシリコンベースの半導体層の一部を代表してよく、その半導体層の一部は、対応する分離構造（図示せず）を設けることによって個々の能動領域に分離されてよい。また、対応する埋め込み絶縁層（図示せず）が領域２０３と基板２０１の間に位置させられている場合には、領域２０３及び基板２０１はＳＯＩ構造を代表してよい。他の場合には、領域２０３及び基板２０１は、デバイス１００を参照しても説明したように、バルク構造を画定してよい。トランジスタ２５０はゲート電極構造２５１を備えていてよく、ゲート電極構造２５１は、ゲート絶縁層２５１ｂとの組み合わせにおける多結晶シリコン等のゲート電極材質２５１ａを代表してよい。例えば、洗練された半導体デバイスが考慮される場合には、ゲート電極構造２５１は、概ね５０ｎｍ、そしてそれより著しく小さいゲート長、即ちゲート電極材質２５１ａの水平方向の伸長を有していてよい。また、幾つかの例示的な実施形態では、キャップ層２５１ｃがゲート電極材質２５１ａの上方に形成されていてよく、そしてエッチング停止層２５１ｄがゲート電極材質２５１ａとキャップ層２５１ｃの間に形成されていてよい。例えば、デバイス１００に関して前述したような従来の戦略との高度な互換性が適切であると考えられる場合には、キャップ層２５１ｃは窒化シリコンから構成されてよい。一方、エッチング停止層２５１ｄは二酸化シリコンから構成されてよい。更に、エッチング停止ライナ２０５ａが半導体領域２０３及びゲート電極構造２５１上に形成されてよい。１つの例示的な実施形態では、エッチング停止ライナ２０５ａは二酸化シリコンから構成されてよい。
【００２６】
図２ａに示されるトランジスタデバイス２５０は以下のプロセスに基いて形成することができる。例えばデバイス１００に関しても説明されているような例えば分離構造に基いて半導体領域２０３を画定した後、ゲート電極構造２５１が形成されてよく、ゲート電極構造２５１は前述したような十分に確立されたプロセス技術に基いて完成させることができるが、ゲート電極材質２５１ａを堆積させた後にエッチング停止材質２５１ｄもまた形成されてよく、キャップ層２５１ｃの堆積がそれに続いてよい。その後、キャップ層２５１ｃ及びエッチング停止材質２５１ｄをパターニングするようにパターニング戦略が用いられてよく、図２ａに示されるゲート電極材質２５１ａを得るために十分に確立されたシリコンエッチング技術がそれに続いてよい。次いで、例えば十分に確立されたプロセス技術を用いる堆積によってエッチング停止ライナ２０５ａが形成されてよく、ここでは、厚み２０５ｔは、領域２０３内に更に形成されるべきキャビティの望ましいオフセットを得ることを考慮して、プロセス要求に従って選択されてよい。例えば、ゲート電極材質２５１ａに対して対応する小さなオフセットが望ましい場合には、厚み２０５ｔは概ね５ｎｍ以下、例えば２ｎｍ以下に選択されてよい。この目的のために、低圧ＣＶＤ等のような適切なプロセス技術が用いられてよく、この場合、減少させられた厚み２０５ｔは全体的な基板にわたる高い均一性をもたらすことができる。他の場合には、層２０５ａは酸化プロセスによって形成されてよく、この場合、層２０５ａはキャップ層２５１ｃを覆わなくてよい。この場合にもまた、望ましい厚み２０５ｔを得るための高度に制御可能なプロセスが達成され得る。
【００２７】
図２ｂは層２０５ａの材質を半導体領域２０３に対して、そして場合によってはキャップ層２５１ｃに対して選択的に除去するように設計される異方性エッチングプロセス２１１の間におけるトランジスタ２５０を模式的に示している。二酸化シリコンに対してそれぞれ高度に選択的なプラズマ支援のエッチングプロセスが当該分野で十分に確立されており、そしてプロセス２１１のために用いられ得ることが理解されるべきである。その結果、ゲート電極構造２５１の側壁上には、それぞれの「側壁スペーサ」２０５が、エッチングプロセス２１１に起因するごく少量の厚み減少を除いて実質的に厚み２０５ｔに対応する厚みで得られる。しかし、小さな厚み２０５ｔに起因して、プロセス２１１の環境への露出は適度に短いであろうから、対応するエッチングプロセス関連のばらつきは極めて小さいであろうことが理解されるべきである。
【００２８】
図２ｃはウエット化学的エッチングプロセス２０７の間におけるトランジスタ２５０を模式的に示しており、プロセス２０７は垂直方向と比べて水平方向で異なるエッチング速度を有していてよい。即ち、結晶性の半導体領域２０３はそのシリコンベースの材質の結晶学的構造に応じて当該方向に対して異なる結晶方位を有するから、プロセス２０７のウエット化学的エッチング薬品は、異なる結晶方位に対して固有の除去速度を有しているであろうし、従って垂直及び横方向において異なるようにエッチングするであろう。例えば、ウエット化学的エッチング薬品は、＜１１１＞結晶方位に沿って小さいエッチング速度を有するであろうし、その小さいエッチング速度はエッチング前線の横方向の制限をもたらすであろうから、対応する＜１１１＞方向の空間的方位に従って傾斜する対応するキャビティ２０７ａの側壁２０７ｓが生成され得る。１つの例示的な実施形態では、プロセス２０７のウエット化学的エッチング薬品はテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）に基き確立することができ、ＴＭＡＨはレジスト生成材質としても用いることができ、そしてシリコン材質に対して高いエッチング速度を有しており、ここでも二酸化シリコンに対して選択的な高度なエッチングを得ることができる。その結果、プロセス２０７の環境に対するデバイス２５０の露出に際して、キャビティ２０７ａのオフセットが幅２０５ｔによって実質的に決定されるようにスペーサ２０５はゲート電極構造２５１を効果的に保護することができ、この場合、ウエット化学的エッチングプロセス２０７の進行の間に、領域２０３の結晶軸の空間的な方位に従って、高度に制御可能で且つ予測可能な様態で横方向のオフセットは増加するであろう。キャップ層２５１ｃがプロセス２０７に対して特定のエッチング抵抗を呈しない場合には、エッチング停止層２５１ｄがゲート電極材質２５１ａの完全性を提供することができることが理解されるべきである。また幾つかの例示的な実施形態では、エッチングプロセス２０７を制御するために、即ちキャビティ２０７ａの深さを高い均一性で調節するために、エッチング制御種２０３ｃが特定の深さを中心に置かれてよい。例えば、エッチング制御種２０３ｃは、ｎドープのシリコン区域を得るように、ヒ素のようなｎ型ドーパント種の形態で設けられてよく、ｎドープのシリコン区域は、ＴＭＡＨに基くプロセス２０７のウエット化学的薬品に露出させられるときに顕著に小さいエッチング速度を有することができる。エッチング制御種２０３ｃはイオン注入、エピタキシャル成長の技術等によって設けることができ、これについては後で更に詳細に説明する。
【００２９】
図２ｄは１つの例示的な実施形態に従う半導体領域２０３の結晶学的構造を模式的に示しており。その実施形態においては、＜１１１＞方向に沿うエッチング前線の前進が他の結晶方向と比較して顕著に減少させられるように、（１１１）平面に基いて明白なエッチング抵抗が得られている。図示されるように、シリコン材質の立方格子構造の一部分が示されており、ここでは半導体産業において用いられる標準的な基本的半導体ウエハに従って、（１００）表面層が提供されている。また、ゲート電極構造２５１は、その長さ方向、即ち図２ｃにおいては＜１１０＞方向に沿ったゲート電極材質２５１ａの水平方向の伸長を有するように位置させられていてよい。この場合、（１１１）面は対応する（１１０）面に対して概ね３５．２６度の角度をなしてよく、その対応する（１１０）面は従って、ウエット化学的エッチングプロセスの進行の間における側壁２０７ｓ（図２ｃ参照）の側壁角度を実質的に代表してよい。しかし、異なる側壁角度が望ましいであろう場合には、対応するエッチング薬品の所与の異方性エッチング挙動に対して、それぞれの異なる結晶学的構造が基本的材質２０３のために選択されてよいことが理解されるべきである。即ち、トランジスタ性能における対応する利益がそれぞれの「回転させられた」結晶方位に対しても得られる限りにおいて、基本的材質２０３の結晶方位は、異なる側壁角度を得るように適切に「回転させられて」よい。
【００３０】
図２ｅは特定の深さまで延びるキャビティ２０７ａを伴うトランジスタ２５０を模式的に示しており、その特定の深さは、例えばエッチング制御種２０３ｃ（図２ｃ参照）によって決定されてよく、あるいは時間制御のエッチング戦略に基いて調節されてよい。対応するウエット化学的エッチング反応装置内で多数の基板が同時に処理され得るので、キャビティ２０７ａを高い処理能力のエッチングプロセスに基いて得ることができ、それにより、典型的には単一基板プロセス技術を必要とする従来のプラズマ支援エッチングステップと比較して顕著な利点がもたらされ得ることが理解されるべきである。
【００３１】
図示されるように、キャップ層２５１ｃ（図２ｃ参照）が明白なエッチング抵抗を呈さないであろう場合には、先行するウエット化学的エッチングプロセスの間にエッチング停止層２５１ｄが露出させられるかもしれない。従って、エッチング停止層２５１ｄは、ゲート電極材質２５１ａの完全性を維持するために機能することができる一方、選択的エピタキシャル成長プロセス２１０の間には成長マスクとしても機能することができる。トランジスタ２５０がチャネル領域２５２内に圧縮応力を必要とするトランジスタを代表してよい場合には、プロセス２１０の間、シリコン／ゲルマニウム合金、シリコン／ゲルマニウム／錫合金、シリコン／錫合金のような適切な半導体合金が堆積させられてよい。他の場合には、シリコン／炭素材質がプロセス２１０の間に堆積させられてよく、それにより引張り応力を与えられた半導体合金を提供することができ、結果としてチャネル領域２５２内には対応する引張り歪がもたらされる。適切に選択されたプロセスパラメータに基いて実行され得る選択的エピタキシャル成長プロセスの間、個々の成分の割合が調整されてよく、必要であればドーパント種が添加され、この場合において適切であると考えられるときには、任意のドーパント種の濃度及び対応する合金成分の濃度はプロセス２１０の間に変化させられてよい。前述したような従来のプロセス技術によって生じる大きなばらつきに対して、ドーパント濃度及び／又は半導体合金の成分の濃度を変化させることに基くデバイス特性の任意の特定の適合が重ね合わされ得るので、キャビティ２０７ａの高い均一性及び制御可能な形成に起因して、高い柔軟性もまたプロセス２１０に対して達成され得る。
【００３２】
図２ｆは更に進んだ製造段階におけるトランジスタ２５０を模式的に示している。図示されるように、上述した合金によるような半導体合金２０９が、特定の種類の歪を隣接チャネル領域２５２内に誘起するように領域２０３内に形成されてよく、ここでは減少させられた横方向のオフセットが歪転移の効率の増大をもたらすことができる。また、ドレイン及びソース領域２５４が領域２０３内に画定され、一部は半導体合金２０９内に画定される。更に、ゲート電極構造２５１の側壁上には側壁スペーサ構造２５３が形成されてよい。図２ｆに示されるトランジスタ２５０は、デバイス１００を参照して前述したのと同様なプロセス戦略に基いて形成することができるが、半導体合金２０９のチャネル領域２５２への近接近に起因して、同一のデバイス及びプロセスパラメータに対して高い全体的なトランジスタ性能を得ることができる一方で、対応するトランジスタ特性の全体的な変動性、即ち基板にわたる均一性が従来戦略と比較して高まり得る。
【００３３】
図２ｇは早い製造段階においてトランジスタ２５０ａ、２５０ｂを備えている半導体デバイス２００を模式的に示している。図示されるように、トランジスタ２５０ａ、２５０ｂは、図２ａを参照して説明したのと同様の構造を有していてよい。即ち、トランジスタ２５０ａ、２５０ｂは、対応する能動領域２０３ａ、２０３ｂの上方に形成されるゲート電極構造２５１を備えていてよい。能動領域２０３ａ、２０３ｂは、デバイス１００を参照して説明したように、分離構造２０４によって分離されていてよい。また、図示される製造段階においては、ゲート電極構造２５１の側壁上にはスペーサ２０５が形成されてよい一方で、トランジスタ２５０ｂの構造２５１はマスク層２０５ａによって覆われてよい。更に、レジストマスクのようなマスク２０６がトランジスタ２５０ｂを覆いトランジスタ２５０ａを露出させるように設けられてよい。
【００３４】
半導体デバイス２００を形成するための製造技術に関しては、トランジスタ２５０を参照して説明したような対応するプロセス戦略を参照することができる。即ち、マスク層２０５ａを形成した後、スペーサ２０５を得るためにレジストマスク又は任意の他のエッチングマスク２０６が形成されてよく、そして用いられてよく、一方アクティブ領域２０３ｂの上方のマスク層２０５ａは維持される。その後、ウエット化学的エッチングプロセス２０７（図２ｂ参照）に関するエッチング抵抗性に応じて、マスク２０６は除去されてよく、あるいは維持されてよい。このように、マスク２０６が除去させられることになる場合にはマスク層２０５ａはエッチングマスクとして機能することができ、また後続の選択的エピタキシャル成長プロセスの間には成長マスクとしても機能することができる。従って、適度に小さい層厚を有するマスク層２０５ａが、半導体合金が要求されないトランジスタ２５０ｂのようなデバイス区域を覆うためにここでも効果的に用いられ得る。トランジスタ２５０ａ内に半導体合金を形成した後に、デバイス１００を参照して説明したような更なる処理が十分に確立されたプロセス戦略に基いて継続されてよい。
【００３５】
図２ｈは早い製造段階、即ちゲート電極構造２５１を形成する前における半導体デバイス２００を模式的に示している。この製造段階においては、注入マスク２１４によって能動領域２０３ｂを覆いながら、領域２０３ａに対する基本的なドーピング濃度が、対応する注入シーケンス２１３に基いて規定されてよい。１つの例示的な実施形態では、注入シーケンス２１３もまたエッチング制御種２０３ｌを特定の深さ２０３ｄで導入するための注入ステップを備えていてよく、特定の深さ２０３ｄは、後の製造段階において領域２０３ａ内に形成されるべきキャビティの所望の深さに実質的に対応していてよい。例えば、領域２０３ａがｐチャネルトランジスタの能動領域を代表する場合には、追加的なｎ型ドーパント種２０３ｃは全体的なトランジスタ特性に実質的に影響を与えないであろう。他の例示的な実施形態においては、例えば図２ａを参照して示しまた説明したように、エッチング制御種２０３ｃを導入するための対応する注入ステップは、ゲート電極構造２５１を設けた後に実行されてよいことが理解されるべきである。
【００３６】
図２ｉは更に他の例示的な実施形態に従う半導体デバイス２００を模式的に示しており、その実施形態においては、半導体領域又は層２０３がエピタキシャル成長プロセス２１５によって基板２０１上に形成されてよく、ここでは成長プロセス２１５の特定の段階の間にエッチング制御種２０３ｃが組み込まれてよい。例えば、種２０３ｃを特定の深さで位置させるように、対応するｎ型ドーパント種が適切な先駆体ガスの形態でプロセス２１５の堆積環境に供給されてよい。その後、ｎ型ドーパント先駆体ガスの供給は中止されてよく、それにより対応するエッチング制御種２０３ｃの明確な深さ及び厚みをもたらすことができる。
【００３７】
図２ｊは更に進んだ製造段階におけるデバイス２００を模式的に示しており、その製造段階においては、層２０３がその最終的な厚みで設けられ、ここでは分離構造２０４が能動領域２０３ａ、２０３ｂを分離する。また、エッチング制御種２０３ｃの存在が能動領域２０３ｂ内に修正された電気的挙動をもたらし得るとみなされてよい。この場合、例えば能動領域２０３ｂ内の基本的ドーパント濃度を規定するためのシーケンスの間に適切な注入プロセス２１６が実行されてよく、能動領域２０３ｂ内にはエッチング制御種２０３ｃを「相殺する(compensate)」ために適切な程度のカウンタドーピングが導入されてよい一方で、エッチング制御種２０３ｃの存在が望ましいであろう能動領域２０３ａについては、対応する注入マスク２１７が覆ってよい。
【００３８】
その後、ウエット化学的エッチングプロセスに基きキャビティを形成するための上述のプロセスシーケンスが上述のようにして実行されてよく、ここでは、エッチング制御種２０３ｃが、結果として得られるキャビティの深さ及びこれに伴いサイズに関して高い可制御性をもたらすことができる。
【００３９】
結果として、本開示は、隣接チャネル領域の近くに位置させられてよい半導体合金に基き高いトランジスタ性能を得ることができる半導体デバイス及び技術を提供する。この目的のために、キャビティの横方向のオフセットを規定しそしてキャビティを形成するための対応するシーケンスの間における変動性を顕著に低減し得るウエット化学的エッチングプロセスを用いることができる。また、スペーサ材質の明白な堆積は必要でないであろうし、またウエット化学的エッチングプロセスはバッチプロセスにおいて高い可制御性で実行され得るという事実によって、プラズマ支援エッチングレシピが単一ウエハプロセス戦略を必要とするであろう従来の戦略と比較して全体的な処理能力を顕著に高めることができる。
【００４０】
本開示の更なる修正及び変更は、この明細書を考慮することによって当業者には明白になろう。従って、この明細書は、例示的なものとしてのみ解釈されるべきであり、また本開示を実施する一般的な手法を当業者に教示することを目的としている。ここに示されまた説明される形態は目下のところ望ましい実施形態として解釈されるべきことが理解されるべきである。
【特許請求の範囲】
【請求項１】
シリコン含有結晶性半導体領域の上方に形成されるトランジスタのゲート電極構造の露出させられた表面区域上に誘電体エッチング停止材質を形成することと、
前記結晶性半導体領域の少なくとも２つの異なる結晶方位において異なる除去速度を有するウエット化学的エッチングプロセスを実行することによって前記ゲート電極構造に隣接する前記結晶性半導体領域内にキャビティを形成することと、
選択的エピタキシャル成長プロセスを実行することによって少なくとも前記キャビティ内に歪誘起半導体合金を形成することと、
前記歪誘起半導体合金の少なくとも一部分内にドレイン及びソース領域を形成することとを備えた方法。
【請求項２】
前記ウエット化学的エッチングプロセスはテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）に基いて実行される、請求項１の方法。
【請求項３】
前記誘電体エッチング停止材質を形成することは前記ゲート電極構造の少なくとも側壁表面上に二酸化シリコン層を形成することを備えている、請求項１の方法。
【請求項４】
前記二酸化シリコン層の厚みは概ね５ナノメートル以下である、請求項３の方法。
【請求項５】
ｎ型ドーパント種を前記結晶性半導体領域内の特定の深さに位置させることと、前記ｎ型ドーパント種を用いて前記ウエット化学的エッチングプロセスを制御することとを更に備えた、請求項１の方法。
【請求項６】
前記ｎ型ドーパント種はイオン注入プロセスを実行することによって前記特定の深さに位置させられる、請求項５の方法。
【請求項７】
前記イオン注入プロセスは前記ゲート電極構造を形成することに先立ち実行される、請求項６の方法。
【請求項８】
前記イオン注入プロセスは前記ゲート電極構造を形成することの後に実行される、請求項６の方法。
【請求項９】
前記結晶性半導体領域はエピタキシャル成長プロセスによって形成され、
前記ｎ型ドーパント種は前記エピタキシャル成長プロセスの間に前記特定の深さに位置させられる、請求項５の方法。
【請求項１０】
前記半導体合金は前記トランジスタのチャネル領域内に圧縮歪を誘起するように形成される、請求項５の方法。
【請求項１１】
前記半導体合金はシリコン及びゲルマニウムから構成されている、請求項１０の方法。
【請求項１２】
前記半導体合金は錫を備えている、請求項１０の方法。
【請求項１３】
結晶性半導体領域の一部分の上方に形成されるトランジスタのゲート電極構造に隣接する前記結晶性半導体領域内に、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）に基くウエット化学的エッチングプロセスを実行することによってキャビティを形成することと、
前記キャビティ内に歪誘起半導体合金を形成することと、
前記ゲート電極構造に隣接する前記半導体領域内にドレイン及びソース領域を形成することとを備えた方法。
【請求項１４】
前記キャビティを形成することは、ｎ型ドーパント種を前記半導体領域内の特定の深さに位置させることと、前記ｎ型ドーパント種を用いて前記ウエット化学的エッチングプロセスを制御することとを更に備えている、請求項１３の方法。
【請求項１５】
前記キャビティを形成することに先立ちゲート電極材質の少なくとも側壁上にエッチング停止材質を形成することを更に備えた、請求項１３の方法。
【請求項１６】
前記エッチング停止材質は概ね５ナノメートル以下の厚みを有している、請求項１５の方法。
【請求項１７】
前記ドレイン及びソース領域を形成することは前記キャビティ内に半導体合金を形成することを備えており、
前記半導体合金は前記トランジスタのチャネル領域内に圧縮歪を誘起する、請求項１３の方法。
【請求項１８】
前記キャビティを形成し、そして前記キャビティ内に前記半導体合金を形成する間に第２のトランジスタの上方にマスク層を設けることを更に備えた、請求項１７の方法。
【請求項１９】
前記半導体合金はゲルマニウム及び錫の少なくとも一方を備えている、請求項１７の方法。
【請求項２０】
基板の上方に形成されるトランジスタを備えた半導体デバイスであって、
前記トランジスタは、
結晶性半導体領域の上方に形成され、ゲート電極材質を備えているゲート電極構造と、
概ね３０°以上の側壁角度で先細になる様態で深さ方向に沿って延びるように前記結晶性半導体領域内に形成される歪誘起半導体合金と、
前記結晶性半導体領域内に且つ少なくとも部分的に前記半導体合金内に形成されるドレイン及びソース領域とを備えている半導体デバイス。
【請求項２１】
前記半導体合金の底を中心として増加させられたｎ型ドーパント濃度を更に備えた、請求項２０の半導体デバイス。
【請求項２２】
前記ゲート電極材質からの前記半導体合金の最小横方向オフセットは概ね５ナノメートル以下である、請求項２０の半導体デバイス。
【請求項２３】
前記ゲート電極材質からの前記半導体合金の最小横方向オフセットは概ね２ナノメートル以下である、請求項２２の半導体デバイス。
【請求項２４】
前記半導体合金は前記トランジスタのチャネル領域内に圧縮歪を誘起する、請求項２０の半導体デバイス。
【請求項２５】
前記ゲート電極材質のゲート長は概ね５０ナノメートル以下である、請求項２４の半導体デバイス。
【請求項１】
シリコン含有結晶性半導体領域の上方に形成されるトランジスタのゲート電極構造の露出させられた表面区域上に誘電体エッチング停止材質を形成することと、
前記結晶性半導体領域の少なくとも２つの異なる結晶方位において異なる除去速度を有するウエット化学的エッチングプロセスを実行することによって前記ゲート電極構造に隣接する前記結晶性半導体領域内にキャビティを形成することと、
選択的エピタキシャル成長プロセスを実行することによって少なくとも前記キャビティ内に歪誘起半導体合金を形成することと、
前記歪誘起半導体合金の少なくとも一部分内にドレイン及びソース領域を形成することとを備えた方法。
【請求項２】
前記ウエット化学的エッチングプロセスはテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）に基いて実行される、請求項１の方法。
【請求項３】
前記誘電体エッチング停止材質を形成することは前記ゲート電極構造の少なくとも側壁表面上に二酸化シリコン層を形成することを備えている、請求項１の方法。
【請求項４】
前記二酸化シリコン層の厚みは概ね５ナノメートル以下である、請求項３の方法。
【請求項５】
ｎ型ドーパント種を前記結晶性半導体領域内の特定の深さに位置させることと、前記ｎ型ドーパント種を用いて前記ウエット化学的エッチングプロセスを制御することとを更に備えた、請求項１の方法。
【請求項６】
前記ｎ型ドーパント種はイオン注入プロセスを実行することによって前記特定の深さに位置させられる、請求項５の方法。
【請求項７】
前記イオン注入プロセスは前記ゲート電極構造を形成することに先立ち実行される、請求項６の方法。
【請求項８】
前記イオン注入プロセスは前記ゲート電極構造を形成することの後に実行される、請求項６の方法。
【請求項９】
前記結晶性半導体領域はエピタキシャル成長プロセスによって形成され、
前記ｎ型ドーパント種は前記エピタキシャル成長プロセスの間に前記特定の深さに位置させられる、請求項５の方法。
【請求項１０】
前記半導体合金は前記トランジスタのチャネル領域内に圧縮歪を誘起するように形成される、請求項５の方法。
【請求項１１】
前記半導体合金はシリコン及びゲルマニウムから構成されている、請求項１０の方法。
【請求項１２】
前記半導体合金は錫を備えている、請求項１０の方法。
【請求項１３】
結晶性半導体領域の一部分の上方に形成されるトランジスタのゲート電極構造に隣接する前記結晶性半導体領域内に、テトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）に基くウエット化学的エッチングプロセスを実行することによってキャビティを形成することと、
前記キャビティ内に歪誘起半導体合金を形成することと、
前記ゲート電極構造に隣接する前記半導体領域内にドレイン及びソース領域を形成することとを備えた方法。
【請求項１４】
前記キャビティを形成することは、ｎ型ドーパント種を前記半導体領域内の特定の深さに位置させることと、前記ｎ型ドーパント種を用いて前記ウエット化学的エッチングプロセスを制御することとを更に備えている、請求項１３の方法。
【請求項１５】
前記キャビティを形成することに先立ちゲート電極材質の少なくとも側壁上にエッチング停止材質を形成することを更に備えた、請求項１３の方法。
【請求項１６】
前記エッチング停止材質は概ね５ナノメートル以下の厚みを有している、請求項１５の方法。
【請求項１７】
前記ドレイン及びソース領域を形成することは前記キャビティ内に半導体合金を形成することを備えており、
前記半導体合金は前記トランジスタのチャネル領域内に圧縮歪を誘起する、請求項１３の方法。
【請求項１８】
前記キャビティを形成し、そして前記キャビティ内に前記半導体合金を形成する間に第２のトランジスタの上方にマスク層を設けることを更に備えた、請求項１７の方法。
【請求項１９】
前記半導体合金はゲルマニウム及び錫の少なくとも一方を備えている、請求項１７の方法。
【請求項２０】
基板の上方に形成されるトランジスタを備えた半導体デバイスであって、
前記トランジスタは、
結晶性半導体領域の上方に形成され、ゲート電極材質を備えているゲート電極構造と、
概ね３０°以上の側壁角度で先細になる様態で深さ方向に沿って延びるように前記結晶性半導体領域内に形成される歪誘起半導体合金と、
前記結晶性半導体領域内に且つ少なくとも部分的に前記半導体合金内に形成されるドレイン及びソース領域とを備えている半導体デバイス。
【請求項２１】
前記半導体合金の底を中心として増加させられたｎ型ドーパント濃度を更に備えた、請求項２０の半導体デバイス。
【請求項２２】
前記ゲート電極材質からの前記半導体合金の最小横方向オフセットは概ね５ナノメートル以下である、請求項２０の半導体デバイス。
【請求項２３】
前記ゲート電極材質からの前記半導体合金の最小横方向オフセットは概ね２ナノメートル以下である、請求項２２の半導体デバイス。
【請求項２４】
前記半導体合金は前記トランジスタのチャネル領域内に圧縮歪を誘起する、請求項２０の半導体デバイス。
【請求項２５】
前記ゲート電極材質のゲート長は概ね５０ナノメートル以下である、請求項２４の半導体デバイス。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図２ｅ】
【図２ｆ】
【図２ｇ】
【図２ｈ】
【図２ｉ】
【図２ｊ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図２ｅ】
【図２ｆ】
【図２ｇ】
【図２ｈ】
【図２ｉ】
【図２ｊ】
【公表番号】特表２０１２−５０４３２６（Ｐ２０１２−５０４３２６Ａ）
【公表日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願番号】特願２０１１−５２８２５５（Ｐ２０１１−５２８２５５）
【出願日】平成２１年９月２９日（２００９．９．２９）
【国際出願番号】ＰＣＴ／ＥＰ２００９／００７００１
【国際公開番号】ＷＯ２０１０／０３７５２２
【国際公開日】平成２２年４月８日（２０１０．４．８）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２４年２月１６日（２０１２．２．１６）
【国際特許分類】
【出願日】平成２１年９月２９日（２００９．９．２９）
【国際出願番号】ＰＣＴ／ＥＰ２００９／００７００１
【国際公開番号】ＷＯ２０１０／０３７５２２
【国際公開日】平成２２年４月８日（２０１０．４．８）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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