薄膜半導体装置
【課題】 高移動度及び閾値電圧のばらつきの少ない大粒径多結晶半導体を用いた薄膜半導体装置を提供すること。
【解決手段】 絶縁基板上に成膜された多結晶半導体薄膜に形成された薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、半導体結晶の逆極点図において、{100}、{310}、及び{311}により囲まれた領域内の面方位であることを特徴とする。
【解決手段】 絶縁基板上に成膜された多結晶半導体薄膜に形成された薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、半導体結晶の逆極点図において、{100}、{310}、及び{311}により囲まれた領域内の面方位であることを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、薄膜半導体装置に係り、特に、トランジスタ特性を向上させ、そのばらつきを低減した薄膜半導体装置に関する。
【背景技術】
【0002】
これまでバルク単結晶シリコンを用いた半導体装置については、非特許文献1に示ように、単結晶シリコンの結晶方位と移動度の関係が詳細に調べられてきた。例えば、PMOS型半導体装置においては、単結晶シリコンの面方位(シリコン基板表面に垂直な方向の結晶方位)が{110}>{111}>{100}の順に移動度が高くなることが知られている(例えば、非特許文献1参照)。これら各面方位における単結晶シリコンの移動度の大きさは、電流の流れる方向にもよるが、それぞれ約220〜150cm2/Vs、130cm2/Vs、100cm2/Vsであり、その比率は約1.5〜2.2:1.3:1である。
【0003】
また、NMOS型半導体装置においては、単結晶シリコンの面方位が{100}>{111}≧{110}の順に移動度が大きくなることが知られている。これら各面方位における単結晶シリコンの移動度の大きさは、電流の流れる方向にもよるが、それぞれ約450cm2/Vs、300cm2/Vs、300〜230cm2/Vsであり、その比率は約3:2:1.5〜2である。
【0004】
そのため、バルク単結晶シリコンを用いた半導体装置では、NMOS型半導体装置よりも移動度が低いPMOS型半導体装置の移動度をより高めるために、NMOS型半導体装置の移動度をある程度犠牲にし、PMOS型半導体素子の移動度が高くなる面方位である{110}面の単結晶シリコン基板を用いて、NMOS型半導体とPMOS型半導体を同一基板上に同時に形成したCMOS回路を作製することが多い。あるいは、NMOS型半導体装置及びPMOS型半導体装置の移動度を最適化するために、NMOS型半導体装置には面方位が{100}面の単結晶シリコン基板を、PMOS型半導体装置には面方位が{110}面の単結晶シリコン基板をというように、異なる面方位の単結晶シリコン基板を別々に用いる場合もある。
【0005】
一方、多結晶半導体薄膜に形成された薄膜半導体装置では、このような結晶方位と移動度の関係は殆ど調べられてこなかった。これには2つの理由がある。1つは、従来のエキシマレーザーアニールなどによって形成される多結晶シリコンの結晶粒は、大きさが直径0.3〜0.5μmと小さいため、半導体素子のチャネル領域には無数のランダム結晶粒界が存在し、移動度は結晶粒界による散乱の影響を大きく受けてしまい、結晶方位のみによる影響の抽出が困難なためである。もう一つの理由は、これらチャネル領域に存在する多数の結晶粒の面方位がランダムであるために、面方位の影響が平均化されてしまって正確な結晶方位の影響を評価出来ないためである。
【0006】
しかし、近年、多結晶シリコンの結晶化技術が進歩し、薄膜トランジスタのチャネル領域よりも大きい結晶粒を作ることが出来るようになった。例えば、本発明者らが用いた位相シフトマスクを用いた結晶化技術により、1つの結晶核から結晶成長を開始し、結晶粒の大きさが5×5μm程度という大粒径の多結晶シリコンを形成することが出来るようになった。さらにその大粒径多結晶シリコンの1つの結晶粒内に薄膜トランジスタのチャネル領域を位置制御して配置出来るようになった。その結果、ランダム結晶粒界の移動度への影響が排除でき、バルク単結晶シリコンの場合と同様に、結晶方位がTFT特性に影響してくるようになるものと考えられる。
【0007】
本発明者らは、上述したように、これまで調べられてこなかった大粒径の多結晶シリコンを用いた薄膜半導体装置の面方位と移動度の関係について、初めて詳細に検討を行った。
【0008】
一般的に考えれば、結晶粒が大きくなれば単結晶シリコンに近い性質が得られると考えられるので、上述したバルク単結晶シリコンを用いた半導体装置における面方位と移動度の関係を、大粒径の多結晶シリコンを用いた薄膜半導体装置にも適用することが容易に考えられる。即ち、大粒径の多結晶シリコンを用いた薄膜半導体装置において、半導体素子の移動度を高めるために、PMOS型半導体装置であれば面方位を{110}面に揃えることが望ましく、NMOS型半導体装置であれば、面方位を{100}面に揃えることが望ましいと考えられる。
【0009】
しかし、本発明者らの知見によると、大粒径の多結晶シリコンを用いたPMOS型薄膜半導体装置において、面方位を{110}面に揃えた場合、単結晶シリコンの場合と異なり、高い移動度は得られず、閾値電圧のばらつきも大きかった。
【非特許文献1】T. Sato et al.:Phys. Rev., B 4, pp1950 (1971).
【発明の開示】
【発明が解決しようとする課題】
【0010】
本発明は、以上のような事情の下になされ、高移動度及び閾値電圧のばらつきの少ない大粒径多結晶半導体を用いた薄膜半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0011】
上記課題を解決するため、本発明の第1の態様は、絶縁基板上に成膜された多結晶半導体薄膜に形成された薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、逆極点図において、{100}、{310}、及び{311}により囲まれた領域内の面方位であることを特徴とする薄膜半導体装置を提供する。さらに望ましくは、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、{100}、{310}、又は{311}である。
【0012】
このような薄膜半導体装置において、薄膜半導体素子は、PMOS型であるか又はNMOS型とすることが出来る。また、PMOS型薄膜半導体素子とNMOS型薄膜半導体素子の双方を具備することが出来る。
【0013】
本発明の第2の態様は、絶縁基板上に成膜された多結晶半導体薄膜に形成されたNMOS型の薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、{111}面又は{211}面であることを特徴とする薄膜半導体装置を提供する。
【0014】
以上の薄膜半導体装置において、薄膜半導体素子のチャネル領域に存在する多結晶半導体の結晶粒は、1個の結晶粒もしくは、1〜3個の結晶粒から構成されていることを特徴とする。
【0015】
以上の薄膜半導体装置において、薄膜半導体素子のチャネル領域に存在する多結晶半導体の結晶粒は、1個の結晶核もしくは、1〜3個の結晶核から結晶成長していることを特徴とする。
【0016】
以上の薄膜半導体装置において、薄膜半導体素子のチャネル領域に存在する多結晶半導体の結晶粒は、双晶粒界を含むことが出来る。
【発明の効果】
【0017】
本発明によると、チャネル領域に特定の面方位の大粒径多結晶半導体を用いることにより、高移動度、及び低いばらつきの特性を有する薄膜半導体装置が提供される。特に、バルク単結晶半導体を用いた半導体装置のように、NMOS型半導体素子より移動度の低いPMOS型半導体素子の移動度をより高めるために、NMOS型半導体素子の移動度をある程度犠牲にした面方位が{110}面の結晶を用いる必要や、NMOS型半導体素子とPMOS型半導体素子とで面方位が異なる結晶を用いる必要がなく、同一の基板上に、同一面方位の多結晶シリコン膜を用いて、高移動度で低ばらつきのNMOS型半導体素子とPMOS型半導体素子とを同時に形成することが可能となる。
【発明を実施するための最良の形態】
【0018】
以下、本発明の実施形態について説明する。
【0019】
本発明の第1の実施形態に係る薄膜半導体装置は、チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位(半導体膜表面に垂直な方向の結晶方位)が、逆極点図において、{100}、{310}、及び{311}により囲まれた領域内の面方位であることを特徴とする。さらに望ましくは、チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、{100}、{310}、又は{311}である。
【0020】
このような面方位を有する結晶粒によりチャネル領域を構成することにより、移動度が高く、そのばらつきも小さい、良好なトランジスタ特性を有する薄膜半導体装置を得ることが出来る。その理由は以下のようなものと考えられる。各結晶面の成長速度は、例えば低指数面を例に挙げると{100}>{110}>{111}の順になることが知られており、シリコンのように結晶構造がダイヤモンド構造である場合、原子の最密面である{111}面の結晶成長速度は最も小さく、疎な面である{100}面の結晶成長速度は最も大きい。従って、面方位が{100}、{310}、及び{311}などの単一結晶核から成長した大粒径結晶シリコンは、図1に示すように原子配列の疎な面で結晶成長速度の速い<100>方向、<010>方向、及び<110>方向が{100}面内に同時に現れやすく、これらの方向に広がっていくので、複数の結晶成長方向において成長速度の差が小さく、双晶粒界やそれに伴う転位や欠陥などが形成されにくい。その結果、これら粒内欠陥によるキャリアの散乱をほとんど受けないので、移動度が高く、ばらつきも小さい薄膜半導体装置が得られる。
【0021】
これに対し、面方位が{110}面を向いた単一結晶核から成長する結晶は、図2に示すように原子の疎な面で結晶成長速度の速い<100>方向、及び<110>方向と、原子の最密面で結晶成長速度の遅い<111>方向が{110}面内に同時に現れ、各々の方向に広がっていく。従って、原子の最密面で成長速度の遅い<111>方向は、原子の疎な面で成長速度の速い<100>方向、<110>方向の成長についていけないため、その成長途中で両者の成長速度の差を埋めるために双晶変形して方位を変えて成長し、双晶粒界やそれに伴う転位や欠陥を多く形成しやすい。その結果、これら粒内欠陥によるクーロン散乱によって移動度が低下し、ばらつきも大きくなってしまう。
【0022】
上述したように、単結晶シリコンを用いたPMOS型半導体素子の場合は、単結晶シリコンの面方位が{110}>{111}>{100}の順に半導体素子の移動度が高くなることが知られていたが、多結晶半導体薄膜を用いた薄膜半導体素子の場合は、単結晶シリコンを用いた半導体素子の最適な面方位の場合と異なり、NMOS,PMOS共に、{100}、{310}、及び{311}などの{100}系の面方位に揃える事が最適である事が分かった。従って、単結晶シリコンを用いた半導体素子におけるチャネル領域の最適な面方位は、多結晶薄膜を用いた半導体素子にはそのまま適用することが出来ないことが分かった。
【0023】
本発明の第2の実施形態に係る薄膜半導体装置は、NMOS型半導体素子におけるチャネル領域に存在する多結晶半導体の結晶粒の主要な面方位が、{111}面又は{211}面であることを特徴とする。
【0024】
その理由は、面方位が{111}面などの単一結晶核から成長した大粒径結晶シリコンは、図3に示すように、原子配列の疎な面で結晶成長速度の速い<110>方向が{110}面内に現れ、これらの方向に広がっていくため、複数の結晶成長方向において成長速度に差がなく、双晶粒界やそれに伴う転位や欠陥などが形成されにくいためである。その結果、これら粒内欠陥によるキャリアの散乱をほとんど受けないので、移動度が高く、ばらつきも小さい薄膜半導体装置が得られる。
【0025】
次に、以上説明した本発明の第1及び第2の実施形態に係る薄膜半導体装置の製造に用いる結晶化装置について、図4を参照して説明する。図5は、図4の照明系の内部構成を概略的に示す図である。
【0026】
図4および図5に示すように、この結晶化装置は、入射光束を位相変調して所定の光強度分布を有する光束を形成するための光変調素子1と、光変調素子1を照明するための照明系2と、結像光学系3と、被処理基板4を保持するための基板ステージ5とを備えている。
【0027】
光変調素子1の構成および作用については後述する。図5に示すように、照明系2は、たとえば308nmの波長を有するレーザ光を供給するXeClエキシマレーザ光源2aを備えている。光源2aとして、KrFエキシマレーザ光源やYAGレーザ光源のように被処理基板4(ガラスなどの基板上に形成された非単結晶半導体膜、もしくは非単結晶半導体基板)を溶融するエネルギー光線を出射する性能を有する他の適当な光源を用いることもできる。光源2aから供給されたレーザ光は、ビームエキスパンダ2bを介して拡大された後、第1フライアイレンズ2cに入射する。
【0028】
こうして、第1フライアイレンズ2cの後側焦点面には複数の小光源が形成され、これらの複数の小光源からの光束は第1コンデンサー光学系2dを介して、第2フライアイレンズ2eの入射面を重畳的に照明する。その結果、第2フライアイレンズ2eの後側焦点面には、第1フライアイレンズ2cの後側焦点面よりも多くの複数の小光源が形成される。第2フライアイレンズ2eの後側焦点面に形成された複数の小光源からの光束は、第2コンデンサー光学系2fを介して、光変調素子1を重畳的に照明する。
【0029】
第1フライアイレンズ2cと第1コンデンサー光学系2dとにより、第1ホモジナイザが構成されている。この第1ホモジナイザにより、光源2aから射出されたレーザ光について、光変調素子1上での入射角度に関する均一化が図られる。また、第2フライアイレンズ2eと第2コンデンサー光学系2fとにより、第2ホモジナイザが構成されている。この第2ホモジナイザにより、第1ホモジナイザからの入射角度が均一化されたレーザ光について、光変調素子1上での面内各位置での光強度に関する均一化が図られる。
【0030】
光変調素子1により位相変調されたレーザ光は、結像光学系3を介して、被処理基板4に入射する。ここで、結像光学系3は、光変調素子1の位相パターン面と被処理基板4とを光学的に共役に配置している。換言すれば、被処理基板4(厳密には被処理基板4の被照射面)は、光変調素子1の位相パターン面と光学的に共役な面(結像光学系3の像面)に設定されている。
【0031】
結像光学系3は、例えば、正レンズ群3aと、正レンズ群3bと、これらのレンズ群の間に配置された開口絞り3cとを備えている。開口絞り3cの開口部(光透過部)の大きさ(ひいては結像光学系3の像側開口数NA)は、被処理基板4の上面(被照射面)において所要の光強度分布を発生させるように設定されている。結像光学系3は、屈折型の光学系であってもよいし、反射型の光学系であってもよいし、屈折反射型の光学系であってもよい。
【0032】
被処理基板4は、具体的には、この実施の形態では、ガラス基板上に、下層絶縁膜、非単結晶半導体薄膜、上層絶縁膜の順に成膜することにより構成されている。さらに詳細には、本実施形態では、被処理基板4は、たとえば液晶ディスプレイ用板ガラスの上に、化学気相成長法(CVD)により、下地絶縁膜、非単結晶半導体膜(例えば非晶質シリコン膜)、およびキャップ膜が順次形成されたものである。下地絶縁膜およびキャップ膜は、絶縁膜、例えばSiO2膜である。下地絶縁膜は、非晶質シリコン膜とガラス基板とが直接接触して、ガラス基板中のNaなどの異物が非晶質シリコン膜に混入するのを防止し、非晶質シリコン膜の熱が直接ガラス基板に伝わるのを防止する。
【0033】
非晶質シリコン膜は、結晶化される半導体膜である。キャップ膜は、非晶質シリコン膜に入射する光ビームの一部により加熱され、この加熱された温度を蓄熱する。この蓄熱効果は、光ビームの入射が遮断されたとき、非晶質シリコン膜の被照射面において高温部が相対的に急速に降温するが、この降温勾配を緩和させ、大粒径の横方向の結晶成長を促進させる。被処理基板4は、真空チャックや静電チャックなどにより基板ステージ5上において予め定められた所定の位置に位置決めされて保持されている。
【0034】
以上説明した結晶化装置を用いて非晶質シリコン膜の結晶を行う際には、光変調素子1として、図6に示すような面積変調された凹凸パターンを有する光変調素子100を用いて、図7に示すような光強度分布を非単結晶半導体膜上に形成する。図7では、図6の破線で示す矩形状の領域100aに対応して非単結晶半導体膜上に形成される光強度分布を、無変調のときの光強度を1.0に規格化したときの光強度の等高線(すなわち等強度線)で示している。
【0035】
図6に示す光変調素子100は、第1の帯状領域101と第2の帯状領域102との一方向(図中水平方向)に沿った繰り返し構造により構成されている。第1帯状領域101では、図中斜線部で示す矩形状の領域101aが、所定の、例えば−60度の位相値を有し、図中空白部で示す領域101bが、異なる例えば0度の位相値を有する。一方、第2の帯状領域102では、図中斜線部で示す矩形状の領域102aが、所定の、例えば+60度の位相値を有し、図中空白部で示す領域102bが、異なる、例えば0度の位相値を有する。光変調素子の説明において位相値を用いる場合、その値は光が光変調素子を通過するときの位相変調量を表し、位相進みの方向を正とする。例えば、基準となる位相値0度に対して、+60度は、60度の位相進みを、−60度は、60度の位相遅れを意味する。これらの位相変調は、例えば光透過性基板の表面を凹凸形状とすることにより実現できる。
【0036】
図7を参照すると、図6の光変調素子100を用いて、図7中、上側から中央にかけて鉛直方向に沿って光強度が1.0から0.75まで単調に減少し、中央から下側にかけて鉛直方向に沿って光強度が0.75から1.0に単調に増大するV字型パターンの光強度分布が得られることがわかる。このV字型パターンの光強度分布において、光強度が最も小さくなる位置(図7中の中央において水平に離間した2つの位置)であって、帯状領域101と帯状領域102との境界線に対応する位置に、さらに具体的には図7において光強度が0.7の楕円形状の等強度線で示す位置に、逆ピークパターンの最小の光強度が形成される。
【0037】
図7に示すような光強度分布を有する光を非単結晶半導体膜に照射すると、非単結晶半導体膜上の1つの結晶化単位領域103には、図8に模式的に示すように、光強度が0.7の楕円形状の等強度線に対応するように非溶融領域103aが形成される。そして、非溶融領域103aもしくはこれの周辺に形成される結晶核から、複数の結晶が放射状に成長する(図では、非溶融領域103aから下側に形成される結晶核は省略されている)。特に非溶融領域103aの曲率半径を大きくすることで、この曲率半径の大きい部分には結晶核が一つだけ発生するようになり、この結晶核から伸びる結晶はその面方位を保ちながら成長方向に優先的に成長して、大粒径の結晶シリコンを形成する。
【0038】
本発明者は、以上説明した結晶化装置及び結晶化方法を用いて大粒径の結晶シリコンを含む多結晶シリコン膜を形成し、大粒径の結晶粒をチャネル領域に用いたPMOS型薄膜トランジスタとNMOS型薄膜トランジスタを作製した。図9は、大粒径の多結晶シリコン結晶粒の中央付近にチャンネル領域が配置されるように位置制御して作製した薄膜トランジスタ(TFT)の平面図である。作製した多数の薄膜トランジスタ(TFT)のトランジスタ特性を調べたところ、図10及び図11に示す結果を得た。図10はNMOS型薄膜トランジスタ(Nch−TFT)の場合、図11はPMOS型薄膜トランジスタ(Pch−TFT)の場合をそれぞれ示す。
【0039】
図10及び図11に示す結果から、NMOS型薄膜トランジスタ及びPMOS型薄膜トランジスタのいずれにおいても、トランジスタ特性は大きくばらついていることがわかる。多結晶シリコン薄膜トランジスタのトランジスタ特性のばらつきの原因としては、ランダム結晶粒界、結晶方位、粒内の欠陥などが考えられるが、本発明で作製したような大粒径の多結晶シリコンを用いたTFTでは、図9にも示したように1つ1つの結晶粒の大きさがTFTのチャネル領域よりも大きいために、チャネル領域内にはランダム結晶粒界がほとんど含まれておらず、ランダム粒界の影響はほぼ除去出来る。従って、結晶方位の違いと粒内欠陥の有無が、ばらつきの主な原因であると考えられる。
【0040】
図12及び図13は、それぞれ図10及び図11に示したトランジスタ特性のNMOS薄膜トランジスタ及びPMOS薄膜トランジスタの移動度と閾値電圧との関係についてプロットした結果である。
【0041】
図12及び図13に示す結果から、NMOS薄膜トランジスタ及びPMOS薄膜トランジスタのいずれにおいても、移動度が高く、閾値電圧のばらつきの小さいトランジスタのグループと、移動度が低く閾値電圧のばらつきの大きいトランジスタのグループが存在することが分かる。
【0042】
以上の結果から、チャネル領域の結晶方位の違いや粒内欠陥の有無により、薄膜トランジスタの移動度、閾値電圧が大きくばらついていると推察されるが、本発明者らは、これらの知見をさらに詳細に調べ移動度が高く、閾値電圧ばらつきの少ない特定の結晶方位が存在することを見出した。結晶方位のうち、特に面方位(半導体膜表面に垂直な方向の方位)の影響が大きいことが分かった。また、このような大粒径の多結晶シリコンに特有の面方位依存性の原因は、結晶成長の際に形成される粒内欠陥の存在に起因することを見出した。
【0043】
本発明者は、多結晶シリコンにおける結晶方位とトランジスタ特性(移動度や閾値電圧のばらつき)の関係を明らかにするために、図10及び図11のトランジスタ特性を示す薄膜半導体素子を剥離開層してチャネル領域表面を露出させ、各薄膜トランジスタのチャネル領域内に含まれる結晶粒の結晶方位と、双晶粒界やそれに伴う粒内欠陥の有無をSEM及びEBSPを用いて調べた。
【0044】
面方位と移動度及びそのばらつきとの関係を解析した結果、結晶粒が図14(a)に示すように、半導体結晶の逆極点図において、{100}、{310}、及び{311}により囲まれた領域の面方位を有する場合に、移動度が高く、閾値電圧のばらつきも小さいことを見出した。このような比較的{100}面に近い面方位は、バルク単結晶シリコンを用いた半導体素子の場合には、特にPMOS型半導体素子においては移動度が低くPMOS半導体素子の移動度を重視するような回路には適さない面方位であった。従って、バルク単結晶を用いた半導体素子におけるチャネル領域の最適な面方位を、大粒径の多結晶シリコンにそのまま適用することが出来ないことが分かった。
【0045】
また、NMOS型半導体素子においては、図14(b)に示すように、チャンネル領域の結晶粒の主たる面方位が{111}面又は{211}面である場合にも、移動度が高く、そのばらつきも小さいことを見出した。
【0046】
以上の結果を得るに至った解析結果を図15〜18に示す。図15〜18は、大粒径多結晶シリコンTFTのチャネル領域の結晶粒の面方位と、移動度及び閾値電圧との関係を解析した結果である。
【0047】
図15は、図13の特性を示すPMOS型薄膜トランジスタのうち、移動度が高く閾値電圧のばらつきも小さいグループの面方位を調べた結果である。このような移動度が高く、閾値電圧のばらつきも小さいPch−TFTは、チャネル領域内の結晶の面方位が{100}面、及びこの面方位に近い{310}面、{311}面であることが分かった。また、本発明者の知見によると、{100}面、{310}面、{311}面に限らず、図14に示す逆極点図において、{100}、{310}、及び{311}により囲まれた領域にある面方位の結晶も、移動度が高く、閾値電圧のばらつきの小さいトランジスタ特性が得られることを見出した。さらに、SEM観察の結果から、これらの面方位を有するTFTのチャネル領域内には、双晶粒界及び転位や積層欠陥などの粒内欠陥はほとんど見られなかった。
【0048】
これは、面方位が{100}、{310}、及び{311}などの結晶核から成長した大粒径結晶シリコンは、図1に示すように原子配列の疎な面で結晶成長速度の速い<100>方向、<010>方向、及び<110>方向が{100}面内に同時に現れ、これらの方向に広がっていくため、複数の結晶成長方向において成長速度の差が小さく、双晶粒界やそれに伴う転位や欠陥などが形成されにくいためである。その結果、これら粒内欠陥によるキャリアの散乱をほとんど受けないので、移動度が高く、閾値電圧のばらつきも小さいトランジスタ特性が得られる。
【0049】
これに対し、図16は、図13の特性を示すPMOS型薄膜トランジスタのうち、移動度が低く閾値電圧のばらつきも大きいグループの面方位を調べた結果である。このような移動度が低く、閾値電圧のばらつきも大きいPch−TFTは、チャネル領域内の結晶の面方位が{110}面、{111}面、及び{211}面であることが分かった。さらに、SEM観察の結果から、これらの面方位を有するTFTのチャネル領域内には、双晶粒界や、それに伴う転位や積層欠陥などの粒内欠陥などが見られた。また、場合によってはランダム結晶粒界も存在していた。
【0050】
この原因としては、以下のような理由が考えられる。即ち、面方位が{110}面を向いた結晶核から成長する大粒径結晶シリコンは、図2に示すように原子の疎な面で結晶成長速度の速い<100>方向、及び<110>方向と、原子の最密面で結晶成長速度の遅い<111>方向が{110}面内に同時に現れ、各々の方向に広がっていく。従って、原子の最密面で成長速度の遅い<111>方向は、原子の疎な面で成長速度の速い<100>方向、<110>方向の成長についていけないため、その成長途中で両者の成長速度の差を埋めるために双晶変形して方位を変えて成長し、双晶粒界やそれに伴う転位や欠陥が多く形成される。その結果、これら粒内欠陥によるクーロン散乱によって移動度が低下し、ばらつきも大きくなってしまうと考えられる。
【0051】
図17は、図12の特性を示すNMOS型薄膜トランジスタのうち、移動度が高く、閾値電圧のばらつきも小さいグループの面方位を調べた結果である。このような移動度が高く、閾値電圧のばらつきも小さいNch−TFTは、チャネル領域内の結晶の面方位が{100}面、{310}面、{111}面、{211}面であることが分かった。また、本発明者の知見によると、{100}面、{310}面に限らず、図14に示す逆極点図において、{100}、{310}、及び{311}により囲まれた領域にある面方位の結晶も、高く、ばらつきの小さい移動度が得られることを見出した。さらに、SEM観察の結果から、これらの面方位を有するTFTのチャネル領域内には、双晶粒界及び転位や積層欠陥などの粒内欠陥はほとんど見られなかった。これは、先ほどのPch−TFTの場合と同様に、主要な面方位が{100}あるいは{111}に近いような面方位の結晶核から成長する結晶は、結晶成長方向の成長速度に大きな差がなく、粒内欠陥が発生しにくいためと考えられる。
【0052】
これに対し、図18は、図12の特性を示すNMOS型薄膜トランジスタのうち、移動度が低く、閾値電圧のばらつきも大きいグループの面方位を調べた結果である。このような移動度が低く、閾値電圧のばらつきも大きいNch−TFTは、チャネル領域内の結晶の面方位が{110}面、{521}面、{221}面であることが分かった。さらに、SEM観察の結果から、これらの面方位を有するTFTのチャネル領域内には、双晶粒界や、それに伴う転位や積層欠陥などの粒内欠陥などが多く見られた。また、場合によってはランダム結晶粒界も存在していた。これも、先ほどのPch−TFTの場合と同様に、主要な面方位が{110}に近いような面方位の結晶核から成長する結晶は、結晶成長方向の成長速度に差があるため、双晶形成に伴う転位などの粒内欠陥が発生しやすいためと考えられる。
【0053】
以上の結果から、大粒径結晶をチャネル領域に用いた薄膜トランジスタにおいては、バルク単結晶シリコンを用いた場合と異なり、NMOS、PMOSのいずれの場合にも、チャネル領域の大粒径結晶シリコン膜の面方位を、{100}面、{310}面、又は{311}面に揃えることが最も望ましい。
【0054】
また、チャネル領域のSEMによる観察の結果から、チャネル領域内に転位を伴うような双晶粒界を含んでいる薄膜トランジスタは移動度の低下が見られ、一方、チャネル領域内に転位を伴わないような双晶粒界を含んでいる薄膜トランジスタは高い移動度を示すことがわかった。即ち、双晶粒界そのものが移動度低下の原因ではなく、双晶粒界の形成に伴って生じる転位が移動度低下の原因と考えられる。従って、チャネル領域内の結晶粒は転位を伴わないような双晶粒界を含むことで、結晶成長時の歪みを緩和し、大粒径結晶に成長出来るので、高移動度、低ばらつきの薄膜トランジスタを実現することが出来る。
【0055】
次に、図19〜図22を参照して、チャネル領域の大粒径結晶シリコン膜の面方位を揃えた薄膜トランジスタの製造プロセスについて説明する。
【0056】
先ず図19(a)に示すように、絶縁基板11上にレジストパターン12を形成し、このレジストパターン12をマスクとして用いて、絶縁基板11をドライエッチングし、位置合せ用マークとして用いる段差13を形成する。
【0057】
次いで、レジストパターン12を剥離した後、絶縁基板11上にバッファ層(図示せず)し、更に、膜厚40乃至100nmの非晶質シリコン薄膜14をプラズマCVD法もしくはLPCVD法により成膜する。そして、非晶質シルコン薄膜14上に、SiO2膜15を100乃至300nmの厚さに成膜する(図19(b))。
【0058】
なお、非晶質シリコン薄膜14の成膜にプラズマCVD法を用いた場合には、膜中の水素を脱離させるために、窒素雰囲気中で400〜450℃の条件で1時間程度アニールする。
【0059】
次に、上述した結晶化方法により、非晶質シリコン薄膜14を結晶化する。レーザ光17の照射領域を調整した後、図19(c)に示すように、照射領域に位相シフタ16の周期的なパターンの配列を転写可能なようにレーザ光17の焦点を合わせて照射し、さらに重複しないようにレーザ光17の照射領域をずらして繰り返し照射して、非晶質シリコン薄膜14の所定の面積を結晶化し、多結晶シリコン領域18とする。この処理により、光強度の弱い場所から結晶成長が始まって非晶質シリコン薄膜の一部が多結晶シリコン領域18に変わる。この処理で位置合わせ用のマークも同時に形成することが出来る。このレーザー照射処理の際に、結晶方位を特定の方位に揃えるためには、非晶質シリコン薄膜の膜厚を予め薄く成膜しておいてもよいし、レーザー光照射を複数回行って結晶核の面方位を揃えてもよいし、あるいは特定の面方位を形成し易い触媒金属を非晶質シリコン薄膜に添加してもよい。
【0060】
そして、図19(d)に示すように、SiO2膜15をウェットエッチングにより剥離する。
【0061】
その後、図20(a)に示すように、レジスト膜20を形成した後、絶縁基板11の位置合わせマーク13とアイランド露光用のマスク19の位置合わせを行い、多結晶シリコン領域18の1つ1つの結晶粒の中に、薄膜トランジスタのチャネル領域が来るようにアライメントする。その際、事前に絶縁基板11上の位置合わせマークと多結晶シリコン領域18のズレを測定しておき、そのズレ量の分だけオフセットをかける必要がある。また、図19(c)の工程でエキシマレーザーを照射して形成した位置合わせ用マークを用いても、マスクのアライメントをすることが出来るが、半導体層の膜厚が薄くなると読み取り誤差が大きくなるので、絶縁基板11の位置合わせマーク13を用いた方が精度良く位置合わせを行うことが出来る。
【0062】
次に、アイランド露光用のマスク19を通して露光し、レジスト膜20をパターニングして、図20(b)に示すように、レジストパターン21を形成する。
【0063】
そして、レジストパターン21をマスクとして用いて多結晶シリコン領域18をドライエッチングし、図20(c)に示すように、多結晶シリコン領域18の1つ1つの結晶粒の中に、薄膜トランジスタのチャネル領域が来るように、アイランド状多結晶シリコン層22a,22bを形成する。
【0064】
その後、レジストパターン21を剥離した後、プラズマCVD法、常圧CVD法、減圧CVD法、ECR−CVD法、スパッタ法などでSiO2 を成長させ、図20(d)に示すように、ゲート絶縁膜23を形成する。
【0065】
次いで、ゲート絶縁膜23の上にAl,Ti,Mo,W,Ta,ドープト多結晶シリコンなど、あるいはこれらの合金を成膜し、所定の形状にパターニングして、図21(a)に示すように、ゲート電極24a,24bを形成する。
【0066】
続いて、図21(b)に示すように、NチャネルTFT用のレジストパターン25を形成した後、P+イオンを1×1015/cm2 程度のドーズ量、90KeVの加速電圧で高濃度に注入し、ソース領域26a及びドレイン領域26bを形成する。ドーピングガスには水素希釈の20%PH3 ガスを用いることが出来る。
【0067】
次に、レジストパターン25を剥離した後、図21(c)に示すように、PチャネルTFT用のレジストパターン27を形成し、B+イオンを1×1015/cm2 程度のドーズ量、90KeVの加速電圧で高濃度に注入し、ソース領域28a及びドレイン領域28bを形成する。ドーピングガスには水素希釈の5〜20%のB2 H6 ガスを用いることが出来る。
【0068】
その後、レジストパターン27を剥離した後、注入されたドーパントの活性化処理を行う。この活性化処理は、紫外線ランプを使ったRTA法を用いることができる。
【0069】
次に、図22(a)に示すように、ゲート電極24a,24bを被覆するようにPSGなどからなる層間絶縁膜29を成膜する。この層間絶縁膜29の成膜後、図22(b)に示すように、層間絶縁膜29にコンタクトホール30を開口する。
【0070】
その後、コンタクトホール30を埋めるようにAl−Siなどをスパッタリングにより成膜した後、所定の形状にパターニングして、配線電極31に加工し、図22(c)に示すように、薄膜トランジスタが完成する。
【0071】
以上のような製造プロセスによって、図15や図17に示すような移動度が高く、閾値電圧のばらつきも小さいトランジスタ特性を有する大結晶粒の多結晶薄膜トランジスタが得られる。
【図面の簡単な説明】
【0072】
【図1】面方位が{100}面を向いた結晶の結晶成長方向を模式的に示す図である。
【図2】面方位が{110}面を向いた結晶の結晶成長方向を模式的に示す図である。
【図3】面方位が{111}面を向いた結晶の結晶成長方向を模式的に示す図である。
【図4】本発明の実施形態に用いる結晶化装置の構成を概略的に示す図である。
【図5】図4に示す照明系の内部構成を概略的に示す図である。
【図6】図4に示す結晶化装置に用いる光変調素子の構成を概略的に示す図である。
【図7】図6に示す光変調素子を用いて非単結晶半導体膜上に形成される光強度分布を等強度線で示す図である。
【図8】図7に示す光強度分布を有する光を非単結晶半導体膜に照射したときの結晶化の様子を模式的に示す図である。
【図9】大粒径の多結晶シリコン結晶粒をチャンネル領域に用いた薄膜半導体素子の平面図である。
【図10】大粒径多結晶シリコン膜を用いたNMOS型薄膜トランジスタのトランジスタ特性のばらつきを示す特性図である。
【図11】大粒径多結晶シリコン膜を用いたPMOS型薄膜トランジスタのトランジスタ特性のばらつきを示す特性図である。
【図12】大粒径多結晶シリコン膜を用いたNMOS型薄膜トランジスタの移動度と閾値電圧との関係を示す特性図である。
【図13】大粒径多結晶シリコン膜を用いたPMOS型薄膜トランジスタの移動度と閾値電圧との関係を示す特性図である。
【図14】半導体結晶の逆極点図において、大粒径多結晶シリコンの最適な面方位を示す範囲の模式図である。
【図15】PMOS型薄膜トランジスタのチャンネル領域の結晶粒の面方位と、移動度及び閾値電圧との関係を示す特性である。
【図16】PMOS型薄膜トランジスタのチャンネル領域の結晶粒の面方位と、移動度及び閾値電圧との関係を示す特性である。
【図17】NMOS型薄膜トランジスタのチャンネル領域の結晶粒の面方位と、移動度及び閾値電圧との関係を示す特性である。
【図18】NMOS型薄膜トランジスタのチャンネル領域の結晶粒の面方位と、移動度及び閾値電圧との関係を示す特性である。
【図19】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図20】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図21】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図22】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【符号の説明】
【0073】
1…光変調素子、2…照明系、2a…光源、2b…ビームエキスパンダ、2c,2e…フライアイレンズ、2d,2f…コンデンサー光学系、3…結像光学系、4…被処理基板、5…基板ステージ、11…絶縁基板、12…レジストパターン、13…段差、14…非晶質シリコン薄膜、15…SiO2膜、16…位相シフタ、17…レーザ光、18…多結晶シリコン領域、19…アイランド露光用マスク、20…レジスト膜、21,25,27…レジストパターン、22a,22b…アイランド状多結晶シリコン層、23…ゲート絶縁膜、24a,24b…ゲート電極、26a,28a…ソース領域,26b…ドレイン領域、29…層間絶縁膜、30…コンタクトホール、31…配線電極。
【技術分野】
【0001】
本発明は、薄膜半導体装置に係り、特に、トランジスタ特性を向上させ、そのばらつきを低減した薄膜半導体装置に関する。
【背景技術】
【0002】
これまでバルク単結晶シリコンを用いた半導体装置については、非特許文献1に示ように、単結晶シリコンの結晶方位と移動度の関係が詳細に調べられてきた。例えば、PMOS型半導体装置においては、単結晶シリコンの面方位(シリコン基板表面に垂直な方向の結晶方位)が{110}>{111}>{100}の順に移動度が高くなることが知られている(例えば、非特許文献1参照)。これら各面方位における単結晶シリコンの移動度の大きさは、電流の流れる方向にもよるが、それぞれ約220〜150cm2/Vs、130cm2/Vs、100cm2/Vsであり、その比率は約1.5〜2.2:1.3:1である。
【0003】
また、NMOS型半導体装置においては、単結晶シリコンの面方位が{100}>{111}≧{110}の順に移動度が大きくなることが知られている。これら各面方位における単結晶シリコンの移動度の大きさは、電流の流れる方向にもよるが、それぞれ約450cm2/Vs、300cm2/Vs、300〜230cm2/Vsであり、その比率は約3:2:1.5〜2である。
【0004】
そのため、バルク単結晶シリコンを用いた半導体装置では、NMOS型半導体装置よりも移動度が低いPMOS型半導体装置の移動度をより高めるために、NMOS型半導体装置の移動度をある程度犠牲にし、PMOS型半導体素子の移動度が高くなる面方位である{110}面の単結晶シリコン基板を用いて、NMOS型半導体とPMOS型半導体を同一基板上に同時に形成したCMOS回路を作製することが多い。あるいは、NMOS型半導体装置及びPMOS型半導体装置の移動度を最適化するために、NMOS型半導体装置には面方位が{100}面の単結晶シリコン基板を、PMOS型半導体装置には面方位が{110}面の単結晶シリコン基板をというように、異なる面方位の単結晶シリコン基板を別々に用いる場合もある。
【0005】
一方、多結晶半導体薄膜に形成された薄膜半導体装置では、このような結晶方位と移動度の関係は殆ど調べられてこなかった。これには2つの理由がある。1つは、従来のエキシマレーザーアニールなどによって形成される多結晶シリコンの結晶粒は、大きさが直径0.3〜0.5μmと小さいため、半導体素子のチャネル領域には無数のランダム結晶粒界が存在し、移動度は結晶粒界による散乱の影響を大きく受けてしまい、結晶方位のみによる影響の抽出が困難なためである。もう一つの理由は、これらチャネル領域に存在する多数の結晶粒の面方位がランダムであるために、面方位の影響が平均化されてしまって正確な結晶方位の影響を評価出来ないためである。
【0006】
しかし、近年、多結晶シリコンの結晶化技術が進歩し、薄膜トランジスタのチャネル領域よりも大きい結晶粒を作ることが出来るようになった。例えば、本発明者らが用いた位相シフトマスクを用いた結晶化技術により、1つの結晶核から結晶成長を開始し、結晶粒の大きさが5×5μm程度という大粒径の多結晶シリコンを形成することが出来るようになった。さらにその大粒径多結晶シリコンの1つの結晶粒内に薄膜トランジスタのチャネル領域を位置制御して配置出来るようになった。その結果、ランダム結晶粒界の移動度への影響が排除でき、バルク単結晶シリコンの場合と同様に、結晶方位がTFT特性に影響してくるようになるものと考えられる。
【0007】
本発明者らは、上述したように、これまで調べられてこなかった大粒径の多結晶シリコンを用いた薄膜半導体装置の面方位と移動度の関係について、初めて詳細に検討を行った。
【0008】
一般的に考えれば、結晶粒が大きくなれば単結晶シリコンに近い性質が得られると考えられるので、上述したバルク単結晶シリコンを用いた半導体装置における面方位と移動度の関係を、大粒径の多結晶シリコンを用いた薄膜半導体装置にも適用することが容易に考えられる。即ち、大粒径の多結晶シリコンを用いた薄膜半導体装置において、半導体素子の移動度を高めるために、PMOS型半導体装置であれば面方位を{110}面に揃えることが望ましく、NMOS型半導体装置であれば、面方位を{100}面に揃えることが望ましいと考えられる。
【0009】
しかし、本発明者らの知見によると、大粒径の多結晶シリコンを用いたPMOS型薄膜半導体装置において、面方位を{110}面に揃えた場合、単結晶シリコンの場合と異なり、高い移動度は得られず、閾値電圧のばらつきも大きかった。
【非特許文献1】T. Sato et al.:Phys. Rev., B 4, pp1950 (1971).
【発明の開示】
【発明が解決しようとする課題】
【0010】
本発明は、以上のような事情の下になされ、高移動度及び閾値電圧のばらつきの少ない大粒径多結晶半導体を用いた薄膜半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0011】
上記課題を解決するため、本発明の第1の態様は、絶縁基板上に成膜された多結晶半導体薄膜に形成された薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、逆極点図において、{100}、{310}、及び{311}により囲まれた領域内の面方位であることを特徴とする薄膜半導体装置を提供する。さらに望ましくは、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、{100}、{310}、又は{311}である。
【0012】
このような薄膜半導体装置において、薄膜半導体素子は、PMOS型であるか又はNMOS型とすることが出来る。また、PMOS型薄膜半導体素子とNMOS型薄膜半導体素子の双方を具備することが出来る。
【0013】
本発明の第2の態様は、絶縁基板上に成膜された多結晶半導体薄膜に形成されたNMOS型の薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、{111}面又は{211}面であることを特徴とする薄膜半導体装置を提供する。
【0014】
以上の薄膜半導体装置において、薄膜半導体素子のチャネル領域に存在する多結晶半導体の結晶粒は、1個の結晶粒もしくは、1〜3個の結晶粒から構成されていることを特徴とする。
【0015】
以上の薄膜半導体装置において、薄膜半導体素子のチャネル領域に存在する多結晶半導体の結晶粒は、1個の結晶核もしくは、1〜3個の結晶核から結晶成長していることを特徴とする。
【0016】
以上の薄膜半導体装置において、薄膜半導体素子のチャネル領域に存在する多結晶半導体の結晶粒は、双晶粒界を含むことが出来る。
【発明の効果】
【0017】
本発明によると、チャネル領域に特定の面方位の大粒径多結晶半導体を用いることにより、高移動度、及び低いばらつきの特性を有する薄膜半導体装置が提供される。特に、バルク単結晶半導体を用いた半導体装置のように、NMOS型半導体素子より移動度の低いPMOS型半導体素子の移動度をより高めるために、NMOS型半導体素子の移動度をある程度犠牲にした面方位が{110}面の結晶を用いる必要や、NMOS型半導体素子とPMOS型半導体素子とで面方位が異なる結晶を用いる必要がなく、同一の基板上に、同一面方位の多結晶シリコン膜を用いて、高移動度で低ばらつきのNMOS型半導体素子とPMOS型半導体素子とを同時に形成することが可能となる。
【発明を実施するための最良の形態】
【0018】
以下、本発明の実施形態について説明する。
【0019】
本発明の第1の実施形態に係る薄膜半導体装置は、チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位(半導体膜表面に垂直な方向の結晶方位)が、逆極点図において、{100}、{310}、及び{311}により囲まれた領域内の面方位であることを特徴とする。さらに望ましくは、チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、{100}、{310}、又は{311}である。
【0020】
このような面方位を有する結晶粒によりチャネル領域を構成することにより、移動度が高く、そのばらつきも小さい、良好なトランジスタ特性を有する薄膜半導体装置を得ることが出来る。その理由は以下のようなものと考えられる。各結晶面の成長速度は、例えば低指数面を例に挙げると{100}>{110}>{111}の順になることが知られており、シリコンのように結晶構造がダイヤモンド構造である場合、原子の最密面である{111}面の結晶成長速度は最も小さく、疎な面である{100}面の結晶成長速度は最も大きい。従って、面方位が{100}、{310}、及び{311}などの単一結晶核から成長した大粒径結晶シリコンは、図1に示すように原子配列の疎な面で結晶成長速度の速い<100>方向、<010>方向、及び<110>方向が{100}面内に同時に現れやすく、これらの方向に広がっていくので、複数の結晶成長方向において成長速度の差が小さく、双晶粒界やそれに伴う転位や欠陥などが形成されにくい。その結果、これら粒内欠陥によるキャリアの散乱をほとんど受けないので、移動度が高く、ばらつきも小さい薄膜半導体装置が得られる。
【0021】
これに対し、面方位が{110}面を向いた単一結晶核から成長する結晶は、図2に示すように原子の疎な面で結晶成長速度の速い<100>方向、及び<110>方向と、原子の最密面で結晶成長速度の遅い<111>方向が{110}面内に同時に現れ、各々の方向に広がっていく。従って、原子の最密面で成長速度の遅い<111>方向は、原子の疎な面で成長速度の速い<100>方向、<110>方向の成長についていけないため、その成長途中で両者の成長速度の差を埋めるために双晶変形して方位を変えて成長し、双晶粒界やそれに伴う転位や欠陥を多く形成しやすい。その結果、これら粒内欠陥によるクーロン散乱によって移動度が低下し、ばらつきも大きくなってしまう。
【0022】
上述したように、単結晶シリコンを用いたPMOS型半導体素子の場合は、単結晶シリコンの面方位が{110}>{111}>{100}の順に半導体素子の移動度が高くなることが知られていたが、多結晶半導体薄膜を用いた薄膜半導体素子の場合は、単結晶シリコンを用いた半導体素子の最適な面方位の場合と異なり、NMOS,PMOS共に、{100}、{310}、及び{311}などの{100}系の面方位に揃える事が最適である事が分かった。従って、単結晶シリコンを用いた半導体素子におけるチャネル領域の最適な面方位は、多結晶薄膜を用いた半導体素子にはそのまま適用することが出来ないことが分かった。
【0023】
本発明の第2の実施形態に係る薄膜半導体装置は、NMOS型半導体素子におけるチャネル領域に存在する多結晶半導体の結晶粒の主要な面方位が、{111}面又は{211}面であることを特徴とする。
【0024】
その理由は、面方位が{111}面などの単一結晶核から成長した大粒径結晶シリコンは、図3に示すように、原子配列の疎な面で結晶成長速度の速い<110>方向が{110}面内に現れ、これらの方向に広がっていくため、複数の結晶成長方向において成長速度に差がなく、双晶粒界やそれに伴う転位や欠陥などが形成されにくいためである。その結果、これら粒内欠陥によるキャリアの散乱をほとんど受けないので、移動度が高く、ばらつきも小さい薄膜半導体装置が得られる。
【0025】
次に、以上説明した本発明の第1及び第2の実施形態に係る薄膜半導体装置の製造に用いる結晶化装置について、図4を参照して説明する。図5は、図4の照明系の内部構成を概略的に示す図である。
【0026】
図4および図5に示すように、この結晶化装置は、入射光束を位相変調して所定の光強度分布を有する光束を形成するための光変調素子1と、光変調素子1を照明するための照明系2と、結像光学系3と、被処理基板4を保持するための基板ステージ5とを備えている。
【0027】
光変調素子1の構成および作用については後述する。図5に示すように、照明系2は、たとえば308nmの波長を有するレーザ光を供給するXeClエキシマレーザ光源2aを備えている。光源2aとして、KrFエキシマレーザ光源やYAGレーザ光源のように被処理基板4(ガラスなどの基板上に形成された非単結晶半導体膜、もしくは非単結晶半導体基板)を溶融するエネルギー光線を出射する性能を有する他の適当な光源を用いることもできる。光源2aから供給されたレーザ光は、ビームエキスパンダ2bを介して拡大された後、第1フライアイレンズ2cに入射する。
【0028】
こうして、第1フライアイレンズ2cの後側焦点面には複数の小光源が形成され、これらの複数の小光源からの光束は第1コンデンサー光学系2dを介して、第2フライアイレンズ2eの入射面を重畳的に照明する。その結果、第2フライアイレンズ2eの後側焦点面には、第1フライアイレンズ2cの後側焦点面よりも多くの複数の小光源が形成される。第2フライアイレンズ2eの後側焦点面に形成された複数の小光源からの光束は、第2コンデンサー光学系2fを介して、光変調素子1を重畳的に照明する。
【0029】
第1フライアイレンズ2cと第1コンデンサー光学系2dとにより、第1ホモジナイザが構成されている。この第1ホモジナイザにより、光源2aから射出されたレーザ光について、光変調素子1上での入射角度に関する均一化が図られる。また、第2フライアイレンズ2eと第2コンデンサー光学系2fとにより、第2ホモジナイザが構成されている。この第2ホモジナイザにより、第1ホモジナイザからの入射角度が均一化されたレーザ光について、光変調素子1上での面内各位置での光強度に関する均一化が図られる。
【0030】
光変調素子1により位相変調されたレーザ光は、結像光学系3を介して、被処理基板4に入射する。ここで、結像光学系3は、光変調素子1の位相パターン面と被処理基板4とを光学的に共役に配置している。換言すれば、被処理基板4(厳密には被処理基板4の被照射面)は、光変調素子1の位相パターン面と光学的に共役な面(結像光学系3の像面)に設定されている。
【0031】
結像光学系3は、例えば、正レンズ群3aと、正レンズ群3bと、これらのレンズ群の間に配置された開口絞り3cとを備えている。開口絞り3cの開口部(光透過部)の大きさ(ひいては結像光学系3の像側開口数NA)は、被処理基板4の上面(被照射面)において所要の光強度分布を発生させるように設定されている。結像光学系3は、屈折型の光学系であってもよいし、反射型の光学系であってもよいし、屈折反射型の光学系であってもよい。
【0032】
被処理基板4は、具体的には、この実施の形態では、ガラス基板上に、下層絶縁膜、非単結晶半導体薄膜、上層絶縁膜の順に成膜することにより構成されている。さらに詳細には、本実施形態では、被処理基板4は、たとえば液晶ディスプレイ用板ガラスの上に、化学気相成長法(CVD)により、下地絶縁膜、非単結晶半導体膜(例えば非晶質シリコン膜)、およびキャップ膜が順次形成されたものである。下地絶縁膜およびキャップ膜は、絶縁膜、例えばSiO2膜である。下地絶縁膜は、非晶質シリコン膜とガラス基板とが直接接触して、ガラス基板中のNaなどの異物が非晶質シリコン膜に混入するのを防止し、非晶質シリコン膜の熱が直接ガラス基板に伝わるのを防止する。
【0033】
非晶質シリコン膜は、結晶化される半導体膜である。キャップ膜は、非晶質シリコン膜に入射する光ビームの一部により加熱され、この加熱された温度を蓄熱する。この蓄熱効果は、光ビームの入射が遮断されたとき、非晶質シリコン膜の被照射面において高温部が相対的に急速に降温するが、この降温勾配を緩和させ、大粒径の横方向の結晶成長を促進させる。被処理基板4は、真空チャックや静電チャックなどにより基板ステージ5上において予め定められた所定の位置に位置決めされて保持されている。
【0034】
以上説明した結晶化装置を用いて非晶質シリコン膜の結晶を行う際には、光変調素子1として、図6に示すような面積変調された凹凸パターンを有する光変調素子100を用いて、図7に示すような光強度分布を非単結晶半導体膜上に形成する。図7では、図6の破線で示す矩形状の領域100aに対応して非単結晶半導体膜上に形成される光強度分布を、無変調のときの光強度を1.0に規格化したときの光強度の等高線(すなわち等強度線)で示している。
【0035】
図6に示す光変調素子100は、第1の帯状領域101と第2の帯状領域102との一方向(図中水平方向)に沿った繰り返し構造により構成されている。第1帯状領域101では、図中斜線部で示す矩形状の領域101aが、所定の、例えば−60度の位相値を有し、図中空白部で示す領域101bが、異なる例えば0度の位相値を有する。一方、第2の帯状領域102では、図中斜線部で示す矩形状の領域102aが、所定の、例えば+60度の位相値を有し、図中空白部で示す領域102bが、異なる、例えば0度の位相値を有する。光変調素子の説明において位相値を用いる場合、その値は光が光変調素子を通過するときの位相変調量を表し、位相進みの方向を正とする。例えば、基準となる位相値0度に対して、+60度は、60度の位相進みを、−60度は、60度の位相遅れを意味する。これらの位相変調は、例えば光透過性基板の表面を凹凸形状とすることにより実現できる。
【0036】
図7を参照すると、図6の光変調素子100を用いて、図7中、上側から中央にかけて鉛直方向に沿って光強度が1.0から0.75まで単調に減少し、中央から下側にかけて鉛直方向に沿って光強度が0.75から1.0に単調に増大するV字型パターンの光強度分布が得られることがわかる。このV字型パターンの光強度分布において、光強度が最も小さくなる位置(図7中の中央において水平に離間した2つの位置)であって、帯状領域101と帯状領域102との境界線に対応する位置に、さらに具体的には図7において光強度が0.7の楕円形状の等強度線で示す位置に、逆ピークパターンの最小の光強度が形成される。
【0037】
図7に示すような光強度分布を有する光を非単結晶半導体膜に照射すると、非単結晶半導体膜上の1つの結晶化単位領域103には、図8に模式的に示すように、光強度が0.7の楕円形状の等強度線に対応するように非溶融領域103aが形成される。そして、非溶融領域103aもしくはこれの周辺に形成される結晶核から、複数の結晶が放射状に成長する(図では、非溶融領域103aから下側に形成される結晶核は省略されている)。特に非溶融領域103aの曲率半径を大きくすることで、この曲率半径の大きい部分には結晶核が一つだけ発生するようになり、この結晶核から伸びる結晶はその面方位を保ちながら成長方向に優先的に成長して、大粒径の結晶シリコンを形成する。
【0038】
本発明者は、以上説明した結晶化装置及び結晶化方法を用いて大粒径の結晶シリコンを含む多結晶シリコン膜を形成し、大粒径の結晶粒をチャネル領域に用いたPMOS型薄膜トランジスタとNMOS型薄膜トランジスタを作製した。図9は、大粒径の多結晶シリコン結晶粒の中央付近にチャンネル領域が配置されるように位置制御して作製した薄膜トランジスタ(TFT)の平面図である。作製した多数の薄膜トランジスタ(TFT)のトランジスタ特性を調べたところ、図10及び図11に示す結果を得た。図10はNMOS型薄膜トランジスタ(Nch−TFT)の場合、図11はPMOS型薄膜トランジスタ(Pch−TFT)の場合をそれぞれ示す。
【0039】
図10及び図11に示す結果から、NMOS型薄膜トランジスタ及びPMOS型薄膜トランジスタのいずれにおいても、トランジスタ特性は大きくばらついていることがわかる。多結晶シリコン薄膜トランジスタのトランジスタ特性のばらつきの原因としては、ランダム結晶粒界、結晶方位、粒内の欠陥などが考えられるが、本発明で作製したような大粒径の多結晶シリコンを用いたTFTでは、図9にも示したように1つ1つの結晶粒の大きさがTFTのチャネル領域よりも大きいために、チャネル領域内にはランダム結晶粒界がほとんど含まれておらず、ランダム粒界の影響はほぼ除去出来る。従って、結晶方位の違いと粒内欠陥の有無が、ばらつきの主な原因であると考えられる。
【0040】
図12及び図13は、それぞれ図10及び図11に示したトランジスタ特性のNMOS薄膜トランジスタ及びPMOS薄膜トランジスタの移動度と閾値電圧との関係についてプロットした結果である。
【0041】
図12及び図13に示す結果から、NMOS薄膜トランジスタ及びPMOS薄膜トランジスタのいずれにおいても、移動度が高く、閾値電圧のばらつきの小さいトランジスタのグループと、移動度が低く閾値電圧のばらつきの大きいトランジスタのグループが存在することが分かる。
【0042】
以上の結果から、チャネル領域の結晶方位の違いや粒内欠陥の有無により、薄膜トランジスタの移動度、閾値電圧が大きくばらついていると推察されるが、本発明者らは、これらの知見をさらに詳細に調べ移動度が高く、閾値電圧ばらつきの少ない特定の結晶方位が存在することを見出した。結晶方位のうち、特に面方位(半導体膜表面に垂直な方向の方位)の影響が大きいことが分かった。また、このような大粒径の多結晶シリコンに特有の面方位依存性の原因は、結晶成長の際に形成される粒内欠陥の存在に起因することを見出した。
【0043】
本発明者は、多結晶シリコンにおける結晶方位とトランジスタ特性(移動度や閾値電圧のばらつき)の関係を明らかにするために、図10及び図11のトランジスタ特性を示す薄膜半導体素子を剥離開層してチャネル領域表面を露出させ、各薄膜トランジスタのチャネル領域内に含まれる結晶粒の結晶方位と、双晶粒界やそれに伴う粒内欠陥の有無をSEM及びEBSPを用いて調べた。
【0044】
面方位と移動度及びそのばらつきとの関係を解析した結果、結晶粒が図14(a)に示すように、半導体結晶の逆極点図において、{100}、{310}、及び{311}により囲まれた領域の面方位を有する場合に、移動度が高く、閾値電圧のばらつきも小さいことを見出した。このような比較的{100}面に近い面方位は、バルク単結晶シリコンを用いた半導体素子の場合には、特にPMOS型半導体素子においては移動度が低くPMOS半導体素子の移動度を重視するような回路には適さない面方位であった。従って、バルク単結晶を用いた半導体素子におけるチャネル領域の最適な面方位を、大粒径の多結晶シリコンにそのまま適用することが出来ないことが分かった。
【0045】
また、NMOS型半導体素子においては、図14(b)に示すように、チャンネル領域の結晶粒の主たる面方位が{111}面又は{211}面である場合にも、移動度が高く、そのばらつきも小さいことを見出した。
【0046】
以上の結果を得るに至った解析結果を図15〜18に示す。図15〜18は、大粒径多結晶シリコンTFTのチャネル領域の結晶粒の面方位と、移動度及び閾値電圧との関係を解析した結果である。
【0047】
図15は、図13の特性を示すPMOS型薄膜トランジスタのうち、移動度が高く閾値電圧のばらつきも小さいグループの面方位を調べた結果である。このような移動度が高く、閾値電圧のばらつきも小さいPch−TFTは、チャネル領域内の結晶の面方位が{100}面、及びこの面方位に近い{310}面、{311}面であることが分かった。また、本発明者の知見によると、{100}面、{310}面、{311}面に限らず、図14に示す逆極点図において、{100}、{310}、及び{311}により囲まれた領域にある面方位の結晶も、移動度が高く、閾値電圧のばらつきの小さいトランジスタ特性が得られることを見出した。さらに、SEM観察の結果から、これらの面方位を有するTFTのチャネル領域内には、双晶粒界及び転位や積層欠陥などの粒内欠陥はほとんど見られなかった。
【0048】
これは、面方位が{100}、{310}、及び{311}などの結晶核から成長した大粒径結晶シリコンは、図1に示すように原子配列の疎な面で結晶成長速度の速い<100>方向、<010>方向、及び<110>方向が{100}面内に同時に現れ、これらの方向に広がっていくため、複数の結晶成長方向において成長速度の差が小さく、双晶粒界やそれに伴う転位や欠陥などが形成されにくいためである。その結果、これら粒内欠陥によるキャリアの散乱をほとんど受けないので、移動度が高く、閾値電圧のばらつきも小さいトランジスタ特性が得られる。
【0049】
これに対し、図16は、図13の特性を示すPMOS型薄膜トランジスタのうち、移動度が低く閾値電圧のばらつきも大きいグループの面方位を調べた結果である。このような移動度が低く、閾値電圧のばらつきも大きいPch−TFTは、チャネル領域内の結晶の面方位が{110}面、{111}面、及び{211}面であることが分かった。さらに、SEM観察の結果から、これらの面方位を有するTFTのチャネル領域内には、双晶粒界や、それに伴う転位や積層欠陥などの粒内欠陥などが見られた。また、場合によってはランダム結晶粒界も存在していた。
【0050】
この原因としては、以下のような理由が考えられる。即ち、面方位が{110}面を向いた結晶核から成長する大粒径結晶シリコンは、図2に示すように原子の疎な面で結晶成長速度の速い<100>方向、及び<110>方向と、原子の最密面で結晶成長速度の遅い<111>方向が{110}面内に同時に現れ、各々の方向に広がっていく。従って、原子の最密面で成長速度の遅い<111>方向は、原子の疎な面で成長速度の速い<100>方向、<110>方向の成長についていけないため、その成長途中で両者の成長速度の差を埋めるために双晶変形して方位を変えて成長し、双晶粒界やそれに伴う転位や欠陥が多く形成される。その結果、これら粒内欠陥によるクーロン散乱によって移動度が低下し、ばらつきも大きくなってしまうと考えられる。
【0051】
図17は、図12の特性を示すNMOS型薄膜トランジスタのうち、移動度が高く、閾値電圧のばらつきも小さいグループの面方位を調べた結果である。このような移動度が高く、閾値電圧のばらつきも小さいNch−TFTは、チャネル領域内の結晶の面方位が{100}面、{310}面、{111}面、{211}面であることが分かった。また、本発明者の知見によると、{100}面、{310}面に限らず、図14に示す逆極点図において、{100}、{310}、及び{311}により囲まれた領域にある面方位の結晶も、高く、ばらつきの小さい移動度が得られることを見出した。さらに、SEM観察の結果から、これらの面方位を有するTFTのチャネル領域内には、双晶粒界及び転位や積層欠陥などの粒内欠陥はほとんど見られなかった。これは、先ほどのPch−TFTの場合と同様に、主要な面方位が{100}あるいは{111}に近いような面方位の結晶核から成長する結晶は、結晶成長方向の成長速度に大きな差がなく、粒内欠陥が発生しにくいためと考えられる。
【0052】
これに対し、図18は、図12の特性を示すNMOS型薄膜トランジスタのうち、移動度が低く、閾値電圧のばらつきも大きいグループの面方位を調べた結果である。このような移動度が低く、閾値電圧のばらつきも大きいNch−TFTは、チャネル領域内の結晶の面方位が{110}面、{521}面、{221}面であることが分かった。さらに、SEM観察の結果から、これらの面方位を有するTFTのチャネル領域内には、双晶粒界や、それに伴う転位や積層欠陥などの粒内欠陥などが多く見られた。また、場合によってはランダム結晶粒界も存在していた。これも、先ほどのPch−TFTの場合と同様に、主要な面方位が{110}に近いような面方位の結晶核から成長する結晶は、結晶成長方向の成長速度に差があるため、双晶形成に伴う転位などの粒内欠陥が発生しやすいためと考えられる。
【0053】
以上の結果から、大粒径結晶をチャネル領域に用いた薄膜トランジスタにおいては、バルク単結晶シリコンを用いた場合と異なり、NMOS、PMOSのいずれの場合にも、チャネル領域の大粒径結晶シリコン膜の面方位を、{100}面、{310}面、又は{311}面に揃えることが最も望ましい。
【0054】
また、チャネル領域のSEMによる観察の結果から、チャネル領域内に転位を伴うような双晶粒界を含んでいる薄膜トランジスタは移動度の低下が見られ、一方、チャネル領域内に転位を伴わないような双晶粒界を含んでいる薄膜トランジスタは高い移動度を示すことがわかった。即ち、双晶粒界そのものが移動度低下の原因ではなく、双晶粒界の形成に伴って生じる転位が移動度低下の原因と考えられる。従って、チャネル領域内の結晶粒は転位を伴わないような双晶粒界を含むことで、結晶成長時の歪みを緩和し、大粒径結晶に成長出来るので、高移動度、低ばらつきの薄膜トランジスタを実現することが出来る。
【0055】
次に、図19〜図22を参照して、チャネル領域の大粒径結晶シリコン膜の面方位を揃えた薄膜トランジスタの製造プロセスについて説明する。
【0056】
先ず図19(a)に示すように、絶縁基板11上にレジストパターン12を形成し、このレジストパターン12をマスクとして用いて、絶縁基板11をドライエッチングし、位置合せ用マークとして用いる段差13を形成する。
【0057】
次いで、レジストパターン12を剥離した後、絶縁基板11上にバッファ層(図示せず)し、更に、膜厚40乃至100nmの非晶質シリコン薄膜14をプラズマCVD法もしくはLPCVD法により成膜する。そして、非晶質シルコン薄膜14上に、SiO2膜15を100乃至300nmの厚さに成膜する(図19(b))。
【0058】
なお、非晶質シリコン薄膜14の成膜にプラズマCVD法を用いた場合には、膜中の水素を脱離させるために、窒素雰囲気中で400〜450℃の条件で1時間程度アニールする。
【0059】
次に、上述した結晶化方法により、非晶質シリコン薄膜14を結晶化する。レーザ光17の照射領域を調整した後、図19(c)に示すように、照射領域に位相シフタ16の周期的なパターンの配列を転写可能なようにレーザ光17の焦点を合わせて照射し、さらに重複しないようにレーザ光17の照射領域をずらして繰り返し照射して、非晶質シリコン薄膜14の所定の面積を結晶化し、多結晶シリコン領域18とする。この処理により、光強度の弱い場所から結晶成長が始まって非晶質シリコン薄膜の一部が多結晶シリコン領域18に変わる。この処理で位置合わせ用のマークも同時に形成することが出来る。このレーザー照射処理の際に、結晶方位を特定の方位に揃えるためには、非晶質シリコン薄膜の膜厚を予め薄く成膜しておいてもよいし、レーザー光照射を複数回行って結晶核の面方位を揃えてもよいし、あるいは特定の面方位を形成し易い触媒金属を非晶質シリコン薄膜に添加してもよい。
【0060】
そして、図19(d)に示すように、SiO2膜15をウェットエッチングにより剥離する。
【0061】
その後、図20(a)に示すように、レジスト膜20を形成した後、絶縁基板11の位置合わせマーク13とアイランド露光用のマスク19の位置合わせを行い、多結晶シリコン領域18の1つ1つの結晶粒の中に、薄膜トランジスタのチャネル領域が来るようにアライメントする。その際、事前に絶縁基板11上の位置合わせマークと多結晶シリコン領域18のズレを測定しておき、そのズレ量の分だけオフセットをかける必要がある。また、図19(c)の工程でエキシマレーザーを照射して形成した位置合わせ用マークを用いても、マスクのアライメントをすることが出来るが、半導体層の膜厚が薄くなると読み取り誤差が大きくなるので、絶縁基板11の位置合わせマーク13を用いた方が精度良く位置合わせを行うことが出来る。
【0062】
次に、アイランド露光用のマスク19を通して露光し、レジスト膜20をパターニングして、図20(b)に示すように、レジストパターン21を形成する。
【0063】
そして、レジストパターン21をマスクとして用いて多結晶シリコン領域18をドライエッチングし、図20(c)に示すように、多結晶シリコン領域18の1つ1つの結晶粒の中に、薄膜トランジスタのチャネル領域が来るように、アイランド状多結晶シリコン層22a,22bを形成する。
【0064】
その後、レジストパターン21を剥離した後、プラズマCVD法、常圧CVD法、減圧CVD法、ECR−CVD法、スパッタ法などでSiO2 を成長させ、図20(d)に示すように、ゲート絶縁膜23を形成する。
【0065】
次いで、ゲート絶縁膜23の上にAl,Ti,Mo,W,Ta,ドープト多結晶シリコンなど、あるいはこれらの合金を成膜し、所定の形状にパターニングして、図21(a)に示すように、ゲート電極24a,24bを形成する。
【0066】
続いて、図21(b)に示すように、NチャネルTFT用のレジストパターン25を形成した後、P+イオンを1×1015/cm2 程度のドーズ量、90KeVの加速電圧で高濃度に注入し、ソース領域26a及びドレイン領域26bを形成する。ドーピングガスには水素希釈の20%PH3 ガスを用いることが出来る。
【0067】
次に、レジストパターン25を剥離した後、図21(c)に示すように、PチャネルTFT用のレジストパターン27を形成し、B+イオンを1×1015/cm2 程度のドーズ量、90KeVの加速電圧で高濃度に注入し、ソース領域28a及びドレイン領域28bを形成する。ドーピングガスには水素希釈の5〜20%のB2 H6 ガスを用いることが出来る。
【0068】
その後、レジストパターン27を剥離した後、注入されたドーパントの活性化処理を行う。この活性化処理は、紫外線ランプを使ったRTA法を用いることができる。
【0069】
次に、図22(a)に示すように、ゲート電極24a,24bを被覆するようにPSGなどからなる層間絶縁膜29を成膜する。この層間絶縁膜29の成膜後、図22(b)に示すように、層間絶縁膜29にコンタクトホール30を開口する。
【0070】
その後、コンタクトホール30を埋めるようにAl−Siなどをスパッタリングにより成膜した後、所定の形状にパターニングして、配線電極31に加工し、図22(c)に示すように、薄膜トランジスタが完成する。
【0071】
以上のような製造プロセスによって、図15や図17に示すような移動度が高く、閾値電圧のばらつきも小さいトランジスタ特性を有する大結晶粒の多結晶薄膜トランジスタが得られる。
【図面の簡単な説明】
【0072】
【図1】面方位が{100}面を向いた結晶の結晶成長方向を模式的に示す図である。
【図2】面方位が{110}面を向いた結晶の結晶成長方向を模式的に示す図である。
【図3】面方位が{111}面を向いた結晶の結晶成長方向を模式的に示す図である。
【図4】本発明の実施形態に用いる結晶化装置の構成を概略的に示す図である。
【図5】図4に示す照明系の内部構成を概略的に示す図である。
【図6】図4に示す結晶化装置に用いる光変調素子の構成を概略的に示す図である。
【図7】図6に示す光変調素子を用いて非単結晶半導体膜上に形成される光強度分布を等強度線で示す図である。
【図8】図7に示す光強度分布を有する光を非単結晶半導体膜に照射したときの結晶化の様子を模式的に示す図である。
【図9】大粒径の多結晶シリコン結晶粒をチャンネル領域に用いた薄膜半導体素子の平面図である。
【図10】大粒径多結晶シリコン膜を用いたNMOS型薄膜トランジスタのトランジスタ特性のばらつきを示す特性図である。
【図11】大粒径多結晶シリコン膜を用いたPMOS型薄膜トランジスタのトランジスタ特性のばらつきを示す特性図である。
【図12】大粒径多結晶シリコン膜を用いたNMOS型薄膜トランジスタの移動度と閾値電圧との関係を示す特性図である。
【図13】大粒径多結晶シリコン膜を用いたPMOS型薄膜トランジスタの移動度と閾値電圧との関係を示す特性図である。
【図14】半導体結晶の逆極点図において、大粒径多結晶シリコンの最適な面方位を示す範囲の模式図である。
【図15】PMOS型薄膜トランジスタのチャンネル領域の結晶粒の面方位と、移動度及び閾値電圧との関係を示す特性である。
【図16】PMOS型薄膜トランジスタのチャンネル領域の結晶粒の面方位と、移動度及び閾値電圧との関係を示す特性である。
【図17】NMOS型薄膜トランジスタのチャンネル領域の結晶粒の面方位と、移動度及び閾値電圧との関係を示す特性である。
【図18】NMOS型薄膜トランジスタのチャンネル領域の結晶粒の面方位と、移動度及び閾値電圧との関係を示す特性である。
【図19】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図20】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図21】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【図22】本発明の一実施形態に係る薄膜トランジスタの製造プロセスを工程順に示す断面図である。
【符号の説明】
【0073】
1…光変調素子、2…照明系、2a…光源、2b…ビームエキスパンダ、2c,2e…フライアイレンズ、2d,2f…コンデンサー光学系、3…結像光学系、4…被処理基板、5…基板ステージ、11…絶縁基板、12…レジストパターン、13…段差、14…非晶質シリコン薄膜、15…SiO2膜、16…位相シフタ、17…レーザ光、18…多結晶シリコン領域、19…アイランド露光用マスク、20…レジスト膜、21,25,27…レジストパターン、22a,22b…アイランド状多結晶シリコン層、23…ゲート絶縁膜、24a,24b…ゲート電極、26a,28a…ソース領域,26b…ドレイン領域、29…層間絶縁膜、30…コンタクトホール、31…配線電極。
【特許請求の範囲】
【請求項1】
絶縁基板上に成膜された多結晶半導体薄膜に形成された薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、半導体結晶の逆極点図において、{100}、{310}、及び{311}により囲まれた領域内の面方位であることを特徴とする薄膜半導体装置。
【請求項2】
絶縁基板上に成膜された多結晶半導体薄膜に形成された薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、{100}、{310}、又は{311}であることを特徴とする薄膜半導体装置。
【請求項3】
前記薄膜半導体素子は、PMOS型であることを特徴とする請求項1又は2に記載の薄膜半導体装置。
【請求項4】
前記薄膜半導体素子は、NMOS型であることを特徴とする請求項1又は2に記載の薄膜半導体装置。
【請求項5】
PMOS型薄膜半導体素子とNMOS型薄膜半導体素子とを具備することを特徴とする請求項1又は2に記載の薄膜半導体装置。
【請求項6】
絶縁基板上に成膜された多結晶半導体薄膜に形成されたNMOS型の薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、{111}又は{211}であることを特徴とする薄膜半導体装置。
【請求項7】
前記チャネル領域に存在する多結晶半導体の結晶粒は、1個の結晶粒もしくは、1〜3個の結晶粒からなることを特徴とする請求項1〜6のいずれかに記載の薄膜半導体装置。
【請求項8】
前記チャネル領域に存在する多結晶半導体の結晶粒は、1個の結晶核もしくは、1〜3個の結晶核から結晶成長したことを特徴とする請求項1〜6のいずれかに記載の薄膜半導体装置。
【請求項9】
前記チャネル領域に存在する多結晶半導体の結晶粒は、双晶粒界を含むことを特徴とする請求項1〜8のいずれかに記載の薄膜半導体装置。
【請求項1】
絶縁基板上に成膜された多結晶半導体薄膜に形成された薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、半導体結晶の逆極点図において、{100}、{310}、及び{311}により囲まれた領域内の面方位であることを特徴とする薄膜半導体装置。
【請求項2】
絶縁基板上に成膜された多結晶半導体薄膜に形成された薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、{100}、{310}、又は{311}であることを特徴とする薄膜半導体装置。
【請求項3】
前記薄膜半導体素子は、PMOS型であることを特徴とする請求項1又は2に記載の薄膜半導体装置。
【請求項4】
前記薄膜半導体素子は、NMOS型であることを特徴とする請求項1又は2に記載の薄膜半導体装置。
【請求項5】
PMOS型薄膜半導体素子とNMOS型薄膜半導体素子とを具備することを特徴とする請求項1又は2に記載の薄膜半導体装置。
【請求項6】
絶縁基板上に成膜された多結晶半導体薄膜に形成されたNMOS型の薄膜半導体素子を具備する薄膜半導体装置であって、前記薄膜半導体素子は、ソース領域、ドレイン領域、及びこれらの間に介在するチャネル領域を具備し、前記チャネル領域に存在する多結晶半導体の結晶粒の主要な面方位は、{111}又は{211}であることを特徴とする薄膜半導体装置。
【請求項7】
前記チャネル領域に存在する多結晶半導体の結晶粒は、1個の結晶粒もしくは、1〜3個の結晶粒からなることを特徴とする請求項1〜6のいずれかに記載の薄膜半導体装置。
【請求項8】
前記チャネル領域に存在する多結晶半導体の結晶粒は、1個の結晶核もしくは、1〜3個の結晶核から結晶成長したことを特徴とする請求項1〜6のいずれかに記載の薄膜半導体装置。
【請求項9】
前記チャネル領域に存在する多結晶半導体の結晶粒は、双晶粒界を含むことを特徴とする請求項1〜8のいずれかに記載の薄膜半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図2】
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【図4】
【図5】
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【図9】
【図10】
【図11】
【図12】
【図13】
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【図19】
【図20】
【図21】
【図22】
【公開番号】特開2010−56502(P2010−56502A)
【公開日】平成22年3月11日(2010.3.11)
【国際特許分類】
【出願番号】特願2008−263097(P2008−263097)
【出願日】平成20年10月9日(2008.10.9)
【出願人】(501286657)株式会社 液晶先端技術開発センター (161)
【Fターム(参考)】
【公開日】平成22年3月11日(2010.3.11)
【国際特許分類】
【出願日】平成20年10月9日(2008.10.9)
【出願人】(501286657)株式会社 液晶先端技術開発センター (161)
【Fターム(参考)】
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