【課題】４個の島状半導体を用いてＳＲＡＭを構成することにより、高集積なＳＧＴを用いたＳＲＡＭからなる半導体装置を提供することを目的とする。
【解決手段】第１の島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲む第１のゲート電極と、第１のゲート電極の周囲を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲を取り囲む第１の筒状半導体層と、第１の島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、第１の島状半導体層の下部に配置された第２の第１導電型高濃度半導体層と、第１の筒状半導体層の上部に配置された第１の第２導電型高濃度半導体層と、第１の筒状半導体層の下部に配置された第２の第２導電型高濃度半導体層と、を有するインバータを用いたＳＲＡＭにより、上記課題を解決する。 （もっと読む）

【課題】高集積なＳＧＴを用いたＣＭＯＳインバータ回路からなる半導体装置を提供する。
【解決手段】第１のトランジスタは、島状半導体層と、島状半導体層の周囲を取り囲む第１のゲート絶縁膜と、第１のゲート絶縁膜の周囲を取り囲むゲート電極と、島状半導体層の上部に配置された第１の第１導電型高濃度半導体層と、島状半導体層の下部に配置された第２の第１導電型高濃度半導体層とを有し、第２のトランジスタは、ゲート電極の周囲の一部を取り囲む第２のゲート絶縁膜と、第２のゲート絶縁膜の周囲の一部に接する第２の半導体層と、第２の半導体層の上部に配置され、第１導電型高濃度半導体層と反対の極性を有する第１の第２導電型高濃度半導体層と、第２の半導体層の下部に配置され、第１導電型高濃度半導体層と反対の極性を有する第２の第２導電型高濃度半導体層とを有することにより、上記課題を解決する。 （もっと読む）

【課題】接続配線に起因する耐圧低下を抑制する。
【解決手段】半導体装置は、第１素子領域１６に配置されたＬＩＧＢＴと、第２素子領域１８に配置されたＦＷＤを備えている。第１素子領域１６と第２素子領域１８は、ＳＯＩ基板２０を平面視したときに、隣接部１１においてｙ軸方向に沿って並んでいる。ＬＩＧＢＴは、ＳＯＩ基板２０を平面視したときに、隣接部１１においてコレクタ電極４２とエミッタ電極４８がｘ軸方向に間隔を置いて配置されている。ＦＷＤは、ＳＯＩ基板２０を平面視したときに、隣接部１１においてカソード電極１４２とアノード電極１４８がｘ軸方向に間隔を置いて配置されている。ＬＩＧＢＴのコレクタ電極４２とＦＷＤのカソード電極１４２が接しており、ＬＩＧＢＴのエミッタ電極４８とＦＷＤのアノード電極１４８が接している。 （もっと読む）

【課題】高耐圧の半導体装置であって、パルス的に変化する高基準電位のＯＦＦ直後においてもデッドタイムが発生しない、安価な半導体装置を提供する。
【解決手段】ｎ個（ｎ≧２）のＭＯＳトランジスタ素子Ｔｒ_１〜Ｔｒ_１２が、ＧＮＤ側を第１段、電源側を第ｎ段として、順次直列接続されてなり、第１段を除いた各段のＭＯＳトランジスタ素子Ｔｒ_２〜Ｔｒ_１２におけるゲート端子が、直列接続された各段の抵抗素子Ｒ_１〜Ｒ_１２の間に、それぞれ、順次接続されてなり、第１段を除いた少なくとも中央より低段のＭＯＳトランジスタ素子Ｔｒ_２〜Ｔｒ_６におけるゲート端子が、直列接続された各段の容量素子Ｃ_１〜Ｃ_１２の間に、容量素子側をアノードとしゲート端子側をカソードとしたダイオード素子Ａ_２〜Ａ_６を介して、それぞれ、順次接続されてなる半導体装置２２とする。 （もっと読む）

【課題】 高耐圧の薄膜トランジスタと高電流駆動能力を持った薄膜トランジスタを同一基板上に形成する。
【解決手段】 絶縁性基板上に形成され、半導体層、ソース領域、ドレイン領域で構成される薄膜トランジスタを備えるトランジスタ回路において、半導体層の下側に第１の絶縁層を介してボトムゲート層があり、半導体層を挟んでボトムゲート層と対向する側に第２の絶縁層を介してトップゲート層を具備した少なくとも一つの第１の薄膜トランジスタと、半導体層の下側に第１の絶縁層を介してボトムゲート層のみを具備する少なくとも一つの第２の薄膜トランジスタと、を同一基板上に形成したことを特徴とする。 （もっと読む）

【課題】配線間の寄生容量を十分に低減できる構成を備えた半導体装置を提供することを課題の一とする。
【解決手段】金属薄膜の一部または全部を酸化させた第１の層と酸化物半導体層の積層を用いるボトムゲート構造の薄膜トランジスタにおいて、ゲート電極層と重なる酸化物半導体層の一部上に接するチャネル保護層となる酸化物絶縁層を形成し、その絶縁層の形成時に酸化物半導体層の積層の周縁部（側面を含む）を覆う酸化物絶縁層を形成する。 （もっと読む）

【課題】トランジスタのオン電流の安定を図る。
【解決手段】ＥＬパネル１において、スイッチトランジスタ５のチャネル長より、駆動トランジスタ６のチャネル長を長くするように、チャネル保護膜６ｄのチャネル長方向の長さを１８［μｍ］以上に形成することによって、駆動トランジスタ６のオン電流を安定させる。駆動トランジスタ６のチャネル長を長くすることによって、駆動トランジスタ６がＥＬ素子８に向けて安定した電流を流すことが可能になって、ＥＬ素子８を所望するレベルで発光させることができ、ＥＬパネル１における画素Ｐごとに、薄膜トランジスタの製造時のアライメントずれに起因するＥＬ素子８の発光レベルの差が無くなるので、ＥＬパネル１の画質低下を抑えることができる。 （もっと読む）

【課題】表面が（１１１）面以外であるシリコン層と、表面が（０００１）面である窒化物半導体層とを基板に設け、かつシリコンと窒化物半導体の線膨張係数の違いに起因した応力を小さくする。
【解決手段】まずＳＯＩ（Silicon On Insulator）基板を準備する。ＳＯＩ基板は、表面が（１１１）面であるシリコン基板１００上に絶縁層１２０及びシリコン層２００を積層した基板である。シリコン層２００は、表面が（１１１）面以外の面方位である。次いで、絶縁層１２０及びシリコン層２００に、底面にシリコン基板１００が露出している開口部２０１を形成する。次いで、開口部２０１内にＩＩＩ族の窒化物半導体層３００を形成する。 （もっと読む）

【課題】画素ＴＦＴを作製する工程数を削減して製造コストの低減および歩留まりの向上を実現し、信頼性と生産性を向上させる技術を提供することを課題とする。
【解決手段】画素領域に形成する画素ＴＦＴをチャネルエッチ型の逆スタガ型ＴＦＴで基板上に形成し、ソース領域及びドレイン領域のパターニングと画素電極のパターニングを同じフォトマスクで行う。また、ソース配線を画素電極と同じ材料である導電膜で覆い、基板全体を外部の静電気等から保護する構造とする。このような構成とすることで、製造工程において製造装置と絶縁体基板との摩擦による静電気の発生を防止することができる。特に、製造工程で行われる液晶配向処理のラビング時に発生する静電気からＴＦＴ等を保護することができる。 （もっと読む）

【課題】トランジスタを構成する各部材の抵抗を小さくし、トランジスタのオン電流の向上を図り、集積回路の高性能化を図ることを課題の一とする。
【解決手段】単結晶半導体基板上に絶縁層を介して設けられ、素子分離絶縁層によって素子分離されたｎ型ＦＥＴ及びｐ型ＦＥＴを有する半導体装置であって、それぞれのＦＥＴは、半導体材料を含むチャネル形成領域と、チャネル形成領域に接し、半導体材料を含む導電性領域と、導電性領域に接する金属領域と、チャネル形成領域に接するゲート絶縁層と、ゲート絶縁層に接するゲート電極と、金属領域を一部に含むソース電極またはドレイン電極と、を有する。 （もっと読む）

【課題】サブスレッショルドリーク電流が増大するという問題を回避しつつ、動作時における消費電力を極力低減し得る半導体集積回路を提供すること。
【解決手段】半導体集積回路は、クリティカル・パスを形成する第１のＦＦ１０３、組み合わせ回路１０４及びメインＦＦ１０５と、メインＦＦ１０５と並列に設けられる第１の遅延素子１０７及び第１のカナリアＦＦ１０８と、メインＦＦ１０５と並列に設けられる第２の遅延素子１１１及び第２のカナリアＦＦ１１２と、メインＦＦ１０５の出力と第１のカナリアＦＦ１０８の出力とを比較する第１の比較回路１０９と、メインＦＦ１０５の出力と第２のカナリアＦＦ１１２の出力とを比較する第２の比較回路１１３と、第１の比較回路１０９の出力及び第２の比較回路１１３の出力に応じて、組み合わせ回路１０４のトランジスタの閾値電圧を制御する制御回路１２０とを備える。 （もっと読む）

【課題】半導体基板上に容易なプロセスにより、微細で、高速なＳＯＩ構造の縦型のＭＩＳＦＥＴを得ること。
【解決手段】半導体基板1上に酸化膜2を介して、下部に配線層3を有する自己整合の横及び縦方向エピタキシャル半導体層からなる凸状構造の半導体層6が設けられ、凸状構造の半導体層6は素子分離領域埋め込み絶縁膜4及び酸化膜2により島状に絶縁分離されている。凸状構造の半導体層6の上部には高濃度及び低濃度ドレイン領域10、9が設けられ、下部には高濃度及び低濃度ソース領域7、8が設けられ、側面にはゲート酸化膜11を介してゲート電極12が設けられ、高濃度ドレイン領域10、下層配線3を介した高濃度ソース領域7及びゲート電極12には、それぞれバリアメタル18を有する導電プラグ19を介してバリアメタル21を有するCu配線22が接続されている自己整合連続縦横エピタキシャル成長法によるＭＩＳＦＥＴ。 （もっと読む）

【課題】薄膜トランジスターで回路構成した場合であっても安定した動作をする集積回路を提供する。
【解決手段】高電位源と低電位源との間に設けられた静電保護回路はＰ型トランジスターとＮ型トランジスターとが直列接続しており、Ｐ型トランジスターのソースとゲートが高電位源に接続し、Ｎ型トランジスターのソースとゲートが低電位源に接続し、Ｐ型トランジスターのドレインとＮ型トランジスターのドレインとが接続している。 （もっと読む）

【課題】回路面積が小さい、またはトランジスタの劣化を防止するよう形成された、有機トランジスタと無機トランジスタとを備えた半導体装置を提供する。
【解決手段】本発明の一形態の半導体装置としてのＣＭＯＳ回路は、（ａ）基板１００と、（ｂ）有機半導体層１０６ａを含むｐ型有機トランジスタＰＴと、（ｃ）ｐ型有機トランジスタＰＴの上層に設けられた無機半導体層１２６ａを含むｎ型無機トランジスタＮＴと、を備える。さらに、ｎ型無機トランジスタＮＴのチャネル領域１２６は、ｐ型有機トランジスタＰＴのチャネル領域１０６と、平面視において少なくとも部分的に重なっている。 （もっと読む）

【課題】単結晶シリコン基板よりも大面積な基板に、均一な質を有する複数の単結晶半導体層を貼り付けたＳＯＩ基板の作製方法を提供することを課題とする。
【解決手段】熱処理において、ベース基板支持及び単結晶半導体基板保持のトレイとして、凹部の底が深く、ベース基板に貼り付けられた単結晶半導体基板と接触しないトレイを用いて、単結晶半導体基板の熱分布の均一化を図る。また、該トレイの各々の凹部の間にベース基板支持部を設けることによって、該トレイとベース基板との接触面積を低減する。以上より、単結晶半導体基板から単結晶半導体層を分離する熱処理の際、単結晶半導体基板及びベース基板の熱分布が均一になるようにする。 （もっと読む）

【課題】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層とソース電極層又はドレイン電極層との間のコンタクト抵抗を低減し、電気特性を安定させた薄膜トランジスタを提供する。また、該薄膜トランジスタの作製方法を提供する。
【解決手段】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層の上に、酸化物半導体層より導電率の高いバッファ層を形成し、該バッファ層の上にソース電極層及びドレイン電極層を形成し、酸化物半導体層とソース電極層又はドレイン電極層とがバッファ層を介して電気的に接続されるように薄膜トランジスタを形成する。また、バッファ層に逆スパッタ処理及び窒素雰囲気下での熱処理を行うことにより、酸化物半導体層より導電率の高いバッファ層を形成する。 （もっと読む）

【課題】歪みの高いキャリア移動領域における寄生抵抗及びエネルギー障壁を小さくするための半導体装置を提供する。
【解決手段】半導体基板１上にゲート絶縁膜７を介して形成されたゲート電極１３ｂと、半導体基板１のうちゲート電極１３ｂの下方に形成されるチャネル領域６ｃと、チャネル領域６ｃの両側方に形成され、第１炭素濃度で炭素を含み、第１リン濃度でリンを含む第１の炭化シリコン層２３と、第１の炭化シリコン層２３上にチャネル領域６ｃに接合して形成され、第１リン濃度より多い第２リン濃度でリンを含み、第１炭素濃度以下の第２炭素濃度で炭素を含む第２の炭化シリコン層２４とを有する。 （もっと読む）

【課題】しきい値電圧の制御にチャネルドープ法を用いて行う場合、活性層に不純物を導入するため、必然的にこの不純物起因のバルク結晶欠陥や、半導体層と絶縁層の界面凖位を生じさせてしまう。この結果、ＴＦＴ特性、特に電界効果型移動度を悪化させる原因となる。
【解決手段】基板上に形成された電極上に設けられた第１の絶縁層の応力と膜厚の積と、第１の絶縁層上に設けられた引張り応力を有する結晶質半導体膜からなる活性層の応力と膜厚の積と、活性層上に設けられた第２の絶縁層の応力と膜厚の積を適当な大きさに設定することでしきい値電圧を制御する。 （もっと読む）

【課題】ガラス基板と単結晶半導体基板とを貼り合わせてＳＯＩ基板を作製する際のシリコン層の表面の荒れを抑制することを目的の一とする。または、上記荒れを抑えて歩留まりの高い半導体装置を提供することを目的の一とする。
【解決手段】ボンド基板に加速されたイオンを照射して該ボンド基板に脆化領域を形成し、ボンド基板またはベース基板の表面に絶縁層を形成し、絶縁層を介してボンド基板とベース基板を貼り合わせると共に、ボンド基板とベース基板の一部に貼り合わない領域を形成し、熱処理を施すことにより、脆化領域においてボンド基板を分離して、ベース基板上に半導体層を形成する。 （もっと読む）

【課題】微細なＭＯＳ素子と共存する。
【解決手段】支持基板５と、埋込シリコン酸化膜６と、第１高濃度不純物層９及び低不純物濃度層とからなる活性層１５、とで構成されるＳＯＩ基板を適用した誘電体分離型半導体集積装置１０において、高耐圧半導体素子形成領域を囲んで形成される素子分離領域は、多重溝１００と、多重溝の側壁に設けた第１酸化膜１０５と、第１酸化膜と隣接して多重溝側壁に沿って形成された第２高濃度不純物層１１０と、第２高濃度不純物層の略上部にＬＯＣＯＳ酸化膜５０を介して配設された低抵抗層Ｐ２と、前記低抵抗層に積層された第２酸化膜７０，７５，８０と、を備えて構成され、低抵抗層は、第２高濃度不純物層、あるいはドレイン電極と略同電位であり、第２酸化膜の表面でエミッタ電極が前記高耐圧半導体素子形成領域から隣接領域へ引き出されている。 （もっと読む）