ＳＯＩ基板の作製方法
【課題】単結晶シリコン基板よりも大面積な基板に、均一な質を有する複数の単結晶半導体層を貼り付けたＳＯＩ基板の作製方法を提供することを課題とする。
【解決手段】熱処理において、ベース基板支持及び単結晶半導体基板保持のトレイとして、凹部の底が深く、ベース基板に貼り付けられた単結晶半導体基板と接触しないトレイを用いて、単結晶半導体基板の熱分布の均一化を図る。また、該トレイの各々の凹部の間にベース基板支持部を設けることによって、該トレイとベース基板との接触面積を低減する。以上より、単結晶半導体基板から単結晶半導体層を分離する熱処理の際、単結晶半導体基板及びベース基板の熱分布が均一になるようにする。
【解決手段】熱処理において、ベース基板支持及び単結晶半導体基板保持のトレイとして、凹部の底が深く、ベース基板に貼り付けられた単結晶半導体基板と接触しないトレイを用いて、単結晶半導体基板の熱分布の均一化を図る。また、該トレイの各々の凹部の間にベース基板支持部を設けることによって、該トレイとベース基板との接触面積を低減する。以上より、単結晶半導体基板から単結晶半導体層を分離する熱処理の際、単結晶半導体基板及びベース基板の熱分布が均一になるようにする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁膜を介して半導体層の設けられた基板、特にＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の作製方法に関する。
【背景技術】
【０００２】
近年、バルク状のシリコンウエハに代わり、絶縁表面に薄い単結晶半導体層が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使った集積回路が開発されている。絶縁膜上に形成された薄い単結晶シリコン膜の特長を活かすことで、集積回路中のトランジスタ同士を完全に分離して形成することができる。またトランジスタを完全空乏型とすることができるため、高集積、高速駆動、低消費電圧など付加価値の高い半導体集積回路を実現することができる。
【０００３】
ＳＯＩ基板を製造する方法の１つとして、スマートカット（登録商標）法が挙げられる。スマートカット法を用いることにより、シリコン基板上だけでなく、ガラス基板等の絶縁基板上に単結晶シリコン膜を有するＳＯＩ基板も作製できる。（例えば、特許文献１参照）。スマートカット法を用いた、ガラス基板上に単結晶シリコン薄膜を有するＳＯＩ基板の作製方法の概要は以下のようになる。まず、単結晶シリコン片表面に二酸化珪素膜を形成する。次に、単結晶シリコン片に水素イオンを注入することによって単結晶シリコン片中の所定の深さに水素イオン打ち込み面を形成する。それから、二酸化珪素膜を介して、水素イオンを注入した単結晶シリコン片をガラス基板に接合させる。しかる後熱処理を施すことで、該水素イオン打ち込み面が劈開面となり、水素イオンを注入した単結晶シリコン片が薄膜状に分離し、接合させたガラス基板上に単結晶シリコン薄膜を形成することができる。このスマートカット法は水素イオン注入剥離法と呼ぶこともある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−８７６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＳＯＩ基板は単結晶シリコンウエハの大きさに依存しており、大面積化を図ることは難しかった。大面積なベース基板に、保持用のトレイを用いて複数の単結晶シリコンウエハを貼り付け、水素イオン注入剥離法を行うことで、ＳＯＩ基板の大面積化を図ることができるが、その場合も各単結晶シリコンウエハ間で単結晶半導体層の分離に差が生じ、各単結晶半導体層の質が均一にならないという問題があった。
【０００６】
これは、ベース基板に貼り付けた単結晶シリコンウエハから単結晶半導体層を分離する熱処理時に、ベース基板及び各単結晶シリコンウエハの熱分布に偏りが生じることが主な理由と考えられる。
【０００７】
したがって、本発明の一態様は、単結晶シリコン基板よりも大面積な基板に、均一な質を有する複数の単結晶半導体層を貼り付けたＳＯＩ基板の作製方法を提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、単結晶半導体基板から単結晶半導体層を分離する熱処理の際、単結晶半導体基板及びベース基板の熱分布が均一になるようにする。該熱処理において、ベース基板支持及び単結晶半導体基板保持のトレイとして、ベース基板に貼り付けられた単結晶半導体基板と、凹部の底が接触しないほど深いトレイを用いて、単結晶半導体基板の熱分布の均一化を図る。また、該トレイの各々の凹部の間にベース基板支持部を設けることによって、該トレイとベース基板との接触面積を低減する。
【０００９】
本発明の一態様は、上面に接合層が形成され、所望の深さに脆化層が形成された複数の単結晶半導体基板と、ベース基板と、複数の凹部が設けられた第１のトレイと、複数の凹部が設けられた第２のトレイとを用意し、複数の単結晶半導体基板を、第１のトレイの複数の凹部に配置し、第１のトレイの複数の凹部に配置された複数の単結晶半導体基板を、接合層を介して、ベース基板に密接させることで、接合層の表面とベース基板表面とを接合させて、ベース基板と複数の単結晶半導体基板を貼り合わせ、第１のトレイを複数の単結晶半導体基板から外し、複数の単結晶半導体基板と第２のトレイに設けられた複数の凹部が重なるように、第２のトレイを配置し、第２のトレイに配置された複数の単結晶半導体基板の加熱処理によって脆化層に亀裂を生じさせ、各単結晶半導体基板から分離された複数の単結晶半導体層が密着されたベース基板を形成し、第１のトレイに設けられた複数の凹部の深さは、単結晶半導体基板の厚さより小さく、第２のトレイに設けられた複数の凹部の深さは、単結晶半導体基板の厚さより大きいことを特徴とするＳＯＩ基板の作製方法である。ここで、第１のトレイに設けられた複数の凹部の深さとは、図３（Ｂ）に示す、凹部１１の深さＤ１のことを指す。また、第２のトレイに設けられた複数の凹部の深さとは、図１１（Ｂ）に示す、凹部２１の深さＤ２のことを指す。
【００１０】
本発明の他の一態様は、上面に接合層が形成され、所望の深さに脆化層が形成された複数の単結晶半導体基板と、ベース基板と、複数の凹部が設けられた第１のトレイと、複数の凹部と各々の凹部の間に支持部とが設けられた第２のトレイとを用意し、複数の単結晶半導体基板を、第１のトレイの複数の凹部に配置し、第１のトレイの複数の凹部に配置された複数の単結晶半導体基板を、接合層を介して、ベース基板に密接させることで、接合層の表面とベース基板表面とを接合させて、ベース基板と複数の単結晶半導体基板を貼り合わせ、第１のトレイを複数の単結晶半導体基板から外し、複数の単結晶半導体基板と第２のトレイに設けられた複数の凹部が重なるように、第２のトレイを配置し、第２のトレイに配置された複数の単結晶半導体基板の加熱処理によって脆化層に亀裂を生じさせ、各単結晶半導体基板から分離された複数の単結晶半導体層が密着されたベース基板を形成し、第１のトレイに設けられた複数の凹部の深さは、単結晶半導体基板の厚さより小さく、第２のトレイに設けられた複数の凹部の深さと支持部の高さの和は、単結晶半導体基板の厚さより大きく、第２のトレイに設けられた各々の凹部の間の幅は、支持部の幅より大きいことを特徴とするＳＯＩ基板の作製方法である。ここで、第１のトレイに設けられた複数の凹部の深さとは、図３（Ｂ）に示す、凹部１１の深さＤ１のことを指す。また、第２のトレイに設けられた複数の凹部の深さとは、図１３（Ｂ）に示す、凹部３１の深さＤ３ａのことを指す。また、第２のトレイに設けられた支持部の高さとは、図１３（Ｂ）に示す、支持部３２の高さＤ３ｂのことを指す。また、第２のトレイに設けられた各々の凹部の間の幅とは、図１３（Ｂ）に示す、幅Ｄ４ａのことを指す。また、第２のトレイに設けられた支持部の幅とは、図１３（Ｂ）に示す、支持部３２の幅Ｄ４ｂのことを指す。
【００１１】
なお、第２のトレイは、複数の単結晶半導体基板と接触することなく配置することが好ましい。また、単結晶半導体層と分離した単結晶半導体基板は、第２のトレイに設けられた複数の凹部に保持されることが好ましい。また、第２のトレイに設けられた複数の凹部の底面の面積は、単結晶半導体基板の底面の面積の１．１倍以下とすることが好ましい。
【００１２】
また、接合層は、単結晶半導体基板に接して形成された絶縁層上に形成されていてもよい。また、絶縁層は、複数の絶縁膜からなる積層構造であってもよい。
【００１３】
また、脆化層の形成のためのソースガスに水素ガスを用い、水素ガスを励起して、Ｈ３＋を含むプラズマを生成し、プラズマに含まれるイオン種を加速して、単結晶半導体基板にドープすることで、脆化層を形成することが好ましい。
【００１４】
また、ベース基板は、ガラス基板であることが好ましい。また、第２のトレイは、石英ガラス、シリコン、シリコンカーバイド、または無アルカリガラスであることが好ましい。
【００１５】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【発明の効果】
【００１６】
本発明の一態様に示すＳＯＩ基板の作製方法によって、単結晶シリコン基板よりも大面積な基板に、均一な質を有する複数の単結晶半導体層が形成されたＳＯＩ基板を提供することができる。本発明の一態様に係るＳＯＩ基板を用いることで、例えば、半導体集積回路等の半導体装置の生産性を向上させることができる。なお、本明細書中において半導体装置とは半導体特性を利用することで機能しうる装置全般を示す。
【図面の簡単な説明】
【００１７】
【図１】本発明の一態様に係るＳＯＩ基板の構成の一例を示す外観図。
【図２】単結晶半導体基板の構成の一例を示す外観図。
【図３】トレイの構成の一例を示す図。
【図４】トレイに配置された複数の単結晶半導体基板を示す外観図。
【図５】トレイの構成例を示す上面図。
【図６】トレイの構成例を示す上面図。
【図７】本発明の一態様に係るＳＯＩ基板の作製方法を示す断面図。
【図８】本発明の一態様に係るＳＯＩ基板の作製方法を示す断面図。
【図９】本発明の一態様に係るＳＯＩ基板の作製方法を示す断面図。
【図１０】本発明の一態様に係るＳＯＩ基板の作製方法を示す断面図。
【図１１】トレイの構成の一例を示す図。
【図１２】本発明の一態様に係るＳＯＩ基板の作製方法を示す断面図。
【図１３】トレイの構成の一例を示す図。
【図１４】単結晶半導体基板の再生処理を説明する図。
【図１５】本発明の一態様に係るＳＯＩ基板を用いた半導体装置の作製方法を示す図。
【図１６】本発明の一態様に係るＳＯＩ基板を用いた半導体装置の作製方法を示す図。
【図１７】本発明の一態様に係るＳＯＩ基板を用いた半導体装置の作製方法を示す図。
【図１８】本発明の一態様に係るＳＯＩ基板を用いて形成されるインバータの構成を示す図。
【図１９】本発明の一態様に係るＳＯＩ基板を用いて形成されるＮＡＮＤ回路の構成を示す図。
【図２０】本発明の一態様に係るＳＯＩ基板を用いて形成される半導体装置の構成を示す図。
【図２１】本発明の一態様に係るＳＯＩ基板を用いて形成される半導体装置の構成を示す図。
【図２２】本発明の一態様に係るＳＯＩ基板を用いて形成される半導体装置を用いた電子機器の図。
【発明を実施するための形態】
【００１８】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
本実施の形態では、複数の単結晶半導体層が基板上に設けられたＳＯＩ基板およびその作製方法について説明する。
【００２０】
図１は、ＳＯＩ基板１００の構成例を示す斜視図である。ＳＯＩ基板１００は、１枚のベース基板１０１に複数の単結晶半導体層１１６が貼り付けられている。各単結晶半導体層１１６は絶縁層１０２を介してベース基板１０１に設けられており、ＳＯＩ基板１００はいわゆるＳＯＩ構造の半導体基板である。
【００２１】
絶縁層１０２は、単層構造でも積層構造でもよい。本実施の形態では絶縁層１０２は３層構造であり、ベース基板１０１側から、接合層１１４、絶縁膜１１２ｂ、絶縁膜１１２ａが積層されている。
【００２２】
単結晶半導体層１１６は、単結晶半導体基板を薄膜化することで形成される層である。単結晶半導体基板には、市販の半導体基板を用いることができ、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板も用いることができる。
【００２３】
ベース基板１０１は、絶縁表面を有する基板を用いる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。好ましくはベース基板１０１としてガラス基板を用いるのがよい。ガラス基板には、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が５８０℃以上７５０℃以下（好ましくは、６００℃以上６８０℃以下）である基板を用いることが好ましい。また、半導体装置の汚染を抑えるため、ガラス基板は無アルカリガラス基板が好ましい。無アルカリガラス基板の材料には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料などがある。また、ベース基板１０１には、ガラス基板の他、セラミック基板、石英基板やサファイア基板などの絶縁体でなる絶縁性基板、金属やステンレスなどの導電体でなる導電性基板、シリコンやガリウムヒ素など半導体でなる半導体基板などを用いることができる。
【００２４】
ベース基板１０１には、３００ｍｍ×３００ｍｍ以上の基板を用いることが好ましい。例えば、このような大面積基板として、液晶パネルの製造用に開発されたマザーガラス基板が好適である。マザーガラス基板としては、例えば、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８５０ｍｍ×３０５０ｍｍ）などのサイズの基板が知られている。
【００２５】
マザーガラス基板のような大面積な基板をベース基板１０１として用いることで、ＳＯＩ基板の大面積化が実現できる。ＳＯＩ基板の大面積化が実現すれば、１枚のＳＯＩ基板から多数のＩＣ、ＬＳＩ等のチップを製造することができ、１枚の基板から製造されるチップ数が増加するので、生産性を飛躍的に向上させることができる。
【００２６】
以下、図２乃至図１３を参照して、図１に示すＳＯＩ基板１００の作製方法を説明する。
【００２７】
まず、単結晶半導体基板１１１を準備する。単結晶半導体基板１１１は所望の大きさ、形状に加工されている。図２は、単結晶半導体基板１１１の構成の一例を示す外観図である。矩形状のベース基板１０１に貼り合わせること、および縮小投影型露光装置などの露光装置の露光領域が矩形であること等を考慮すると、図２に示すように単結晶半導体基板１１１の形状は矩形であることが好ましい。なお、特段の断りが無い限り、矩形には正方形が含まれることとする。例えば、矩形状の単結晶半導体基板１１１の長辺の長さは、縮小投影型露光装置の１ショットの露光領域の一辺のｎ倍（ｎは任意の正の整数で、ｎ≧１）を満たすように加工することが好ましい。
【００２８】
矩形の単結晶半導体基板１１１は、市販の円形状のバルク単結晶半導体基板を切断することで形成することができる。基板の切断には、ダイサー或いはワイヤソー等の切断装置、レーザ切断、プラズマ切断、電子ビーム切断、その他任意の切断手段を用いることができる。また、基板として薄片化する前の半導体基板製造用のインゴットを、その断面が矩形になるように直方体状に加工し、この直方体状のインゴットを薄片化することでも、矩形状の単結晶半導体基板１１１を製造することができる。
【００２９】
なお、単結晶半導体基板１１１に、単結晶シリコン基板のような結晶構造がダイヤモンド構造の第１４族元素でなる基板を用いる場合は、その主表面の面方位は、（１００）であっても良いし、（１１０）面であっても良いし、（１１１）であっても良い。主表面の面方位が（１００）の単結晶半導体基板１１１を用いることで、単結晶半導体層１１６とその表面に形成される絶縁層との界面準位密度を小さくすることができるため、電界効果型トランジスタの作製に好適である。
【００３０】
主表面の面方位が（１１０）の単結晶半導体基板１１１を用いることで、接合層１１４と単結晶半導体層１１６との接合面において、接合層１１４を構成する元素と単結晶半導体層１１６を構成する第１４族元素（例えばシリコン元素）との結合が密に形成されるため、接合層１１４と単結晶半導体層１１６との結合力が向上する。
【００３１】
主表面の面方位が（１１０）面の単結晶半導体基板１１１を用いることで、その主表面には、他の面方位に比べて原子が密に配列しているため、単結晶半導体層１１６の平坦性が向上する。したがって、主表面の面方位が（１１０）面の単結晶半導体層１１６を用いて作製したトランジスタは、小さいＳ値、高電界効果移動度などの、優れた電気的特性を有する。なお、主表面の面方位が（１１０）面の単結晶半導体基板は、（１００）面の単結晶半導体基板よりもヤング率が大きく、劈開しやすいという長所がある。
【００３２】
単結晶半導体基板１１１を洗浄した後、第１のトレイ１０に複数の単結晶半導体基板１１１を配置する。なお、単結晶半導体基板１１１の表面は、硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、塩酸過水（ＨＰＭ）、希フッ酸（ＤＨＦ）などを用いて洗浄しておくのが好ましい。図３（Ａ）は、第１のトレイ１０の構成の一例を示す外観図である。また、図３（Ｂ）は、図３（Ａ）の直線ＡＢに対応する断面図である。第１のトレイ１０は、板状の部材であり、単結晶半導体基板１１１を保持するための複数の凹部１１が形成されている。図３は、図１のＳＯＩ基板１００を製造するための第１のトレイ１０であり、ここでは３行３列に凹部１１が形成されている。図４に示すように、複数の凹部１１それぞれに収めるように複数の単結晶半導体基板１１１を第１のトレイ１０に並べる。また、凹部１１の形状は、単結晶半導体基板１１１に合わせて矩形であることが好ましい。なお、特段の断りが無い限り、矩形には正方形が含まれることとする。なお、本明細書中で凹部とは、窪み状、凹み状又は溝状の形状の部分を表す。
【００３３】
第１のトレイ１０は、ＳＯＩ基板１００の基板の作製工程での熱処理で変質、変形しない材料で作製される。例えば、石英ガラス、シリコンやシリコンカーバイド等の半導体材料、または無アルカリガラス等で第１のトレイ１０を作製することができる。
【００３４】
第１のトレイ１０の厚さは、１．１ｍｍ以上２ｍｍ以下とすることができる。凹部１１の深さＤ１は、単結晶半導体基板１１１の厚さより小さくする。ここで凹部１１の深さＤ１は、０．２ｍｍ以上０．６ｍｍ以下とすることができ、０．３ｍｍ以上０．５ｍｍ以下が好ましい。第１のトレイ１０のサイズは、ベース基板１０１と同じサイズとすることが好ましい。凹部１１のサイズは、単結晶半導体基板１１１が収まるサイズとし、凹部１１の底面の面積は、単結晶半導体基板１１１の底面の面積の１．１倍以下とするのが好ましい。また、凹部１１のサイズは、単結晶半導体基板１１１を収める際に、単結晶半導体基板１１１の縁と凹部１１の縁との間の距離は１ｍｍ以下とするのが好ましい。なお本実施の形態の作製方法では、図４に示すように、凹部１１のサイズおよび配列によって、ＳＯＩ基板１００の単結晶半導体層１１６のサイズ、配列が制約される。なお、凹部１１の底面とは、図３（Ｂ）に示す、各々の凹部１１の上方向に開かれた面のことを指すものであり第１のトレイ１０全体の底面を指すものではない。
【００３５】
図５、図６は第１のトレイ１０の構成例を示す上面図である。図５は、ベース基板１０１に、サイズが６００ｍｍ×７２０ｍｍであるマザーガラス基板を用いる場合の第１のトレイ１０の平面図であり、第１のトレイ１０のサイズは６００ｍｍ×７２０ｍｍである。図６は、ベース基板１０１に、サイズが７３０ｍｍ×９２０ｍｍである第４世代のマザーガラス基板を用いる場合の第１のトレイ１０の平面図であり、第１のトレイ１０のサイズは７３０ｍｍ×９２０ｍｍである。
【００３６】
図５（Ａ）は、露光領域のサイズが４インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮した第１のトレイ１０の平面図である。第１のトレイ１０は４つのブロックに区分されており、各ブロックには３行３列に配置された９つの凹部１１が形成されている。各凹部１１のサイズは１ショットの露光領域に収まる１０２ｍｍ×８２ｍｍである。１ブロックにおいて、凹部１１の間隔は、縦、横共に１１ｍｍであり、第１のトレイ１０の縁から凹部１１の縁までの距離は、縦、横共に１６ｍｍである。
【００３７】
図５（Ｂ）は、露光領域のサイズが５インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮した第１のトレイ１０の平面図である。第１のトレイ１０は４つのブロックに区分されており、各ブロックには３行２列に配置された６つの凹部１１が形成されている。各凹部１１のサイズは１ショットの露光領域に収まる１０２ｍｍ×１３０ｍｍである。一ブロックにおいて、凹部１１の間隔は、縦は１１ｍｍであり横は１０ｍｍであり、第１のトレイ１０の縁から凹部１１の縁までの距離は、縦、横共に１６ｍｍである。
【００３８】
図６（Ａ）は、露光領域のサイズが４インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮した第１のトレイ１０の平面図である。第１のトレイ１０は６つのブロックに区分されており、各ブロックには３行３列に配置された９つの凹部１１が形成されている。各凹部１１のサイズは１ショットの露光領域に収まる１０５ｍｍ×８４ｍｍである。一ブロックにおいて、凹部１１の間隔は、縦は１１ｍｍであり、横は１０ｍｍであり、第１のトレイ１０の縁から凹部１１の縁までの距離は、縦は１６ｍｍであり、横は１５ｍｍである。
【００３９】
図６（Ｂ）は、露光領域のサイズが５インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮した第１のトレイ１０の平面図である。第１のトレイ１０は６つのブロックに区分されており、各ブロックには２行３列に配置された６つの凹部１１が形成されている。各凹部１１のサイズは１ショットの露光領域に収まる１３２ｍｍ×１０５ｍｍである。一ブロックにおいて、凹部１１の間隔は、縦は１３ｍｍであり横は１０ｍｍであり、第１のトレイ１０の縁から凹部１１の縁までの距離は、縦、横共に１５ｍｍである。
【００４０】
図４に示すように、第１のトレイ１０に単結晶半導体基板１１１を配置した後、図７（Ａ）に示すように、単結晶半導体基板１１１上に絶縁層１１２を形成する。絶縁層１１２は単層構造、２層以上の多層構造とすることができる。その厚さは５ｎｍ以上４００ｎｍ以下とすることができる。絶縁層１１２を構成する膜には、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム膜、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜などのシリコンまたはゲルマニウムを組成に含む絶縁膜を用いることができる。また、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの金属の酸化物でなる絶縁膜、窒化アルミニウムなどの金属の窒化物でなる絶縁膜、酸化窒化アルミニウム膜などの金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウム膜などの金属の窒化酸化物でなる絶縁膜を用いることもできる。
【００４１】
なお、本明細書において、酸化窒化物とは、その組成として、窒素原子よりも酸素原子の数が多い物質とし、また、窒化酸化物とは、その組成として、酸素原子より窒素原子の数が多い物質とする。例えば、酸化窒化シリコン膜とは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
【００４２】
絶縁層１１２を構成する絶縁膜は、ＣＶＤ法、スパッタ法、単結晶半導体基板１１１を酸化するまたは窒化するなどの方法により形成することができる。
【００４３】
ベース基板１０１にアルカリ金属若しくはアルカリ土類金属などの半導体装置の信頼性を低下させる不純物を含むような基板を用いた場合、このような不純物がベース基板１０１から、ＳＯＩ基板の半導体層に拡散することを防止できるような膜を少なくとも１層以上、絶縁層１１２に設けることが好ましい。このような膜には、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などがある。このような膜を含ませることで、絶縁層１１２をバリア層として機能させることができる。
【００４４】
例えば、絶縁層１１２を単層構造のバリア層として形成する場合、厚さ５ｎｍ以上２００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜で形成することができる。
【００４５】
絶縁層１１２を、バリア層として機能する２層構造の膜とする場合は、上層は、バリア機能の高い絶縁膜で構成することが好ましい。上層は、厚さ５ｎｍ〜２００ｎｍの窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜で形成することができる。これらの膜は、不純物の拡散を防止するブロッキング効果が高いが、内部応力が高い。そのため、単結晶半導体基板１１１と接する下層の絶縁膜には、上層の絶縁膜の応力を緩和する効果のある膜を選択することが好ましい。このような絶縁膜には、酸化シリコン膜および酸化窒化シリコン膜、および単結晶半導体基板１１１を熱酸化して形成した熱酸化膜などがある。下層の絶縁膜の厚さは５ｎｍ以上３００ｎｍ以下とすることができる。
【００４６】
本実施の形態では、絶縁層１１２を絶縁膜１１２ａと絶縁膜１１２ｂでなる２層構造とする。絶縁層１１２をブロッキング膜として機能させる、絶縁膜１１２ａと絶縁膜１１２ｂの組み合わせは、例えば、酸化シリコン膜と窒化シリコン膜、酸化窒化シリコン膜と窒化シリコン膜、酸化シリコン膜と窒化酸化シリコン膜、酸化窒化シリコン膜と窒化酸化シリコン膜などがある。
【００４７】
例えば、下層の絶縁膜１１２ａは、プロセスガスにＳｉＨ４およびＮ２Ｏを用いてプラズマ励起ＣＶＤ法（以下、「ＰＥＣＶＤ法」という。）で形成した酸化窒化シリコン膜で形成することができる。また、絶縁膜１１２ａとして、プロセスガスに有機シランガスと酸素を用いて、ＰＥＣＶＤ法で酸化シリコン膜を形成することもできる。また、単結晶半導体基板１１１を酸化した、酸化膜で絶縁膜１１２ａを形成することもできる。
【００４８】
有機シランガスとしては、テトラエトキシシラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【００４９】
上層の絶縁膜１１２ｂは、プロセスガスにＳｉＨ４、Ｎ２Ｏ、ＮＨ３およびＨ２を用いてＰＥＣＶＤ法で形成した窒化酸化シリコン膜で形成することができる。または、プロセスガスにＳｉＨ４、Ｎ２、ＮＨ３およびＨ２を用いてＰＥＣＶＤ法で形成した窒化シリコン膜で形成することができる。
【００５０】
例えば、ＰＥＣＶＤ法で、酸化窒化シリコンでなる絶縁膜１１２ａ、窒化酸化シリコンでなる絶縁膜１１２ｂを形成する場合、第１のトレイ１０に配置された複数の単結晶半導体基板１１１をＰＥＣＶＤ装置の処理室に搬入する。そして、絶縁膜１１２ａの形成用プロセスガスとしてＳｉＨ４およびＮ２Ｏを処理室に供給し、このプロセスガスのプラズマを生成し、酸化窒化シリコン膜を単結晶半導体基板１１１上に形成する。次に、処理室に導入するガスを絶縁膜１１２ｂ形成用のプロセスに変更する。ここでは、ＳｉＨ４、Ｎ２Ｏ、ＮＨ３およびＨ２およびＮ２Ｏを用いる。これらの混合ガスのプラズマを生成して、酸化窒化シリコン膜上に窒化酸化シリコン膜を連続して形成する。また、複数の処理室を有するＰＥＣＶＤ装置を用いる場合は、酸化窒化シリコン膜と窒化酸化シリコン膜と異なる処理室で形成することもできる。もちろん、処理室に導入するガスを変更することで、下層に酸化シリコン膜を形成することもできるし、上層に窒化シリコン膜を形成することもできる。
【００５１】
上記のように絶縁膜１１２ａおよび絶縁膜１１２ｂを形成することで、スループット良く、複数の単結晶半導体基板１１１に絶縁層１１２を形成することができる。また、大気に触れさせることなく絶縁膜１１２ａ、絶縁膜１１２ｂを形成できるので、絶縁膜１１２ａと絶縁膜１１２ｂの界面が大気によって汚染されることを防止することができる。
【００５２】
また、絶縁膜１１２ａとして、単結晶半導体基板１１１を酸化処理して酸化膜を形成することができる。この酸化膜を形成するための、熱酸化処理には、ドライ酸化でも良いが、酸化雰囲気中にハロゲンを含むガスを添加することが好ましい。ハロゲンを含むガスとして、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ２、ＣｌＦ、ＢＣｌ３、Ｆ２、Ｂｒ２などから選ばれた一種又は複数種ガスを用いることができる。
【００５３】
例えば、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、７００℃以上の温度で熱処理を行う。９５０℃以上１１００℃以下の加熱温度で熱酸化を行うとよい。処理時間は０．１〜６時間、好ましくは２．５〜３．５時間とすればよい。形成される酸化膜の膜厚は、１５ｎｍ〜１１００ｎｍ（好ましくは５０ｎｍ〜１５０ｎｍ）、例えば１００ｎｍの厚さとすることができる。
【００５４】
このような温度範囲で酸化処理を行うことで、ハロゲン元素によるゲッタリング効果を得ることができる。ゲッタリングとしては、特に、金属不純物を除去する効果がある。すなわち、塩素の作用により、金属などの不純物が揮発性の塩化物となって気相中へ離脱して、単結晶半導体基板１１１から除去される。また、酸化処理に含まれるハロゲン元素により、単結晶半導体基板１１１の表面の未結合手が終端されるため、酸化膜と単結晶半導体基板１１１との界面の局在準位密度が低減できる。
【００５５】
このハロゲンを含む雰囲気での熱酸化処理により、酸化膜にハロゲンを含ませることができる。絶縁膜１１２ａに、ハロゲン元素を１×１０１７ａｔｏｍｓ／ｃｍ３〜５×１０２０ａｔｏｍｓ／ｃｍ３の濃度で含ませることにより、ＳＯＩ基板１００において、金属などの不純物を捕獲して単結晶半導体層１１６の汚染を防止する保護膜としての機能を発現させることができる。
【００５６】
熱酸化処理で下層の絶縁膜１１２ａを形成し、ＰＥＣＶＤ法などの気相法で上層の絶縁膜１１２ｂを形成する方法の一例としては、単結晶半導体基板１１１を第１のトレイ１０に配置する前に、熱酸化処理で絶縁膜１１２ａを形成し、酸化膜でなる絶縁膜１１２ａが形成された単結晶半導体基板１１１を第１のトレイ１０に並べ、しかる後、絶縁膜１１２ｂを形成する方法がある。
【００５７】
次に、図７（Ｂ）に示すように、絶縁層１１２を介して、電界で加速されたイオンでなるイオンビーム１２１を単結晶半導体基板１１１に照射して、単結晶半導体基板１１１の表面から所定の深さの領域に、脆化層１１３を形成する。イオンビーム１２１は、ソースガスを励起して、ソースガスのプラズマを生成し、プラズマから電界の作用により、プラズマに含まれるイオンを引き出すことで生成される。
【００５８】
脆化層１１３が形成される領域の深さは、イオンビーム１２１の加速エネルギーとイオンビーム１２１の入射角によって調節することができる。加速エネルギーは加速電圧、ドーズ量などにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に脆化層１１３が形成される。イオンを添加する深さで、単結晶半導体基板１１１から分離される半導体層の厚さが決定される。脆化層１１３が形成される深さは、単結晶半導体基板１１１の表面から５０ｎｍ以上５００ｎｍ以下であり、５０ｎｍ以上２００ｎｍ以下とするのが好ましい。
【００５９】
イオンを単結晶半導体基板１１１に添加するには、質量分離を伴うイオン注入法よりも、質量分離を伴わないイオンドーピング法が好ましい。これによって、大面積の第１のトレイ１０に配置された複数の単結晶半導体基板１１１に脆化層１１３を形成するタクトタイムを短縮できるからである。
【００６０】
第１のトレイ１０に収められた単結晶半導体基板１１１を、イオンドーピング装置の処理室に搬入する。ソースガスを励起しプラズマを生成し、プラズマ中からイオン種を引き出し、加速して、イオンビーム１２１生成する。そのイオンビーム１２１を、複数の単結晶半導体基板１１１に照射することで、所定の深さにイオンが高濃度に導入され、脆化層１１３が形成される。
【００６１】
ソースガスに水素（Ｈ２）を用いる場合、水素ガスを励起してＨ＋、Ｈ２＋、Ｈ３＋を含むプラズマを生成することができる。ソースガスから生成されるイオン種の割合は、プラズマの励起方法、プラズマを発生させる雰囲気の圧力、ソースガスの供給量などを調節することで、変化させることができる。
【００６２】
Ｈ３＋は他の水素イオン種（Ｈ＋、Ｈ２＋）よりも、水素原子の数が多く、その結果質量が大きいため、同じエネルギーで加速される場合、Ｈ＋、Ｈ２＋よりも単結晶半導体基板１１１のより浅い領域に添加される。よって、イオンビーム１２１に含まれるＨ３＋の割合を高くすることにより、水素イオンの平均侵入深さのばらつきが小さくなるので、単結晶半導体基板１１１における水素の深さ方向の濃度プロファイルはより急峻になり、そのプロファイルのピーク位置を浅くすることができる。よって、イオンビーム１２１に含まれるＨ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋が５０％以上含まれるようにすることが好ましく、Ｈ３＋の割合は８０％以上がより好ましい。
【００６３】
水素ガスを用いて、イオンドーピング法でイオン添加を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。この条件で水素イオンを添加することで、イオンビーム１２１に含まれるイオン種および、その割合にもよるが、脆化層１１３を単結晶半導体基板１１１の深さ５０ｎｍ以上５００ｎｍ以下の領域に形成することができる。
【００６４】
例えば、単結晶半導体基板１１１が単結晶シリコン基板であり、絶縁膜１１２ａが厚さ５０ｎｍの酸化窒化シリコン膜であり、絶縁膜１１２ｂが厚さ５０ｎｍの窒化酸化シリコン膜の場合、ソースガスが水素であり、加速電圧４０ｋＶ、ドーズ量２．２×１０１６ｉｏｎｓ／ｃｍ２の条件では、単結晶半導体基板１１１から厚さ１２０ｎｍ程度の単結晶半導体層を剥離することができる。また、絶縁膜１１２ａを厚さ１００ｎｍの酸化窒化シリコン膜とし、他は同じ条件で水素イオンをドープすると、単結晶半導体基板１１１から厚さ７０ｎｍ程度の単結晶半導体層を剥離することができる。
【００６５】
イオンビーム１２１のソースガスにヘリウム（Ｈｅ）を用いることもできる。ヘリウムを励起して生成されるイオン種がＨｅ＋が殆どであるため、質量分離を伴わないイオンドーピング法でも、Ｈｅ＋を主なイオンとして単結晶半導体基板１１１に添加することができる。よって、イオンドーピング法で、効率良く、微小な空孔を脆化層１１３に形成することができる。ヘリウムを用いて、イオンドーピング法でイオン添加を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。
【００６６】
ソースガスに塩素ガス（Ｃｌ２ガス）、フッ素ガス（Ｆ２ガス）などのハロゲンガスを用いることもできる。
【００６７】
脆化層１１３を形成した後、図７（Ｃ）に示すように、絶縁層１１２の上面に、接合層１１４を形成する。接合層１１４を形成する工程では、単結晶半導体基板１１１の加熱温度は、脆化層１１３に添加した元素または分子が析出しない温度とし、その加熱温度は３５０℃以下が好ましい。言い換えると、この加熱温度は脆化層１１３からガスが抜けない温度である。なお、接合層１１４は、イオン添加工程を行う前に形成することもできる。この場合は、接合層１１４を形成するときのプロセス温度は、３５０℃以上にすることができる。また、絶縁層１１２が親水性の接合面として十分機能する場合は、わざわざ接合層１１４を設けずに、絶縁層１１２を接合層として用いてもよい。例えば、絶縁層１１２として、単結晶半導体基板１１１を熱酸化処理して得られる熱酸化膜を形成した場合、それをベース基板１０１との接合面としてよい。
【００６８】
接合層１１４は、平滑で親水性の接合面を単結晶半導体基板１１１の表面に形成するための層である。そのため、接合層１１４の平均面粗さＲａが０．７ｎｍ以下とすることが好ましく、０．４ｎｍ以下がより好ましい。また、接合層１１４の厚さは、５ｎｍ以上５００ｎｍ以下とすることができ、１０ｎｍ以上２００ｎｍ以下とすることがより好ましい。
【００６９】
接合層１１４には、化学的気相反応により形成される絶縁膜が好ましい。例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜などを、接合層１１４として形成することとができる。接合層１１４として、ＰＥＣＶＤ法で酸化シリコン膜を形成する場合には、ソースガスに有機シランガスおよび酸素（Ｏ２）ガスを用いることが好ましい。ソースガスに有機シランを用いることで、プロセス温度が３５０℃以下で、平滑な表面を有する酸化シリコン膜を形成することができる。また、熱ＣＶＤ法で、加熱温度が５００℃以下２００℃以上で形成されるＬＴＯ（低温酸化物、ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）で形成することができる。ＬＴＯの形成には、シリコンソースガスにモノシラン（ＳｉＨ４）またはジシラン（Ｓｉ２Ｈ６）などを用い、酸素ソースガスに一酸化二窒素（Ｎ２Ｏ）などを用いることができる。
【００７０】
例えば、ソースガスにＴＥＯＳとＯ２を用いて、酸化シリコン膜でなる接合層１１４を形成するための条件例としては、処理室に、流量１５ｓｃｃｍでＴＥＯＳを導入し、流量７５０ｓｃｃｍでＯ２を導入する。他の成膜条件としては、成膜圧力は１００Ｐａ、成膜温度３００℃、ＲＦ出力３００Ｗ、電源周波数１３．５６ＭＨｚが挙げられる。
【００７１】
また、図７（Ｂ）の工程と図７（Ｃ）の工程の順序を逆にすることもできる。すなわち、第１のトレイ１０に配置された複数の単結晶半導体基板１１１に、絶縁層１１２および接合層１１４を形成した後、脆化層１１３を形成することもできる。この場合、絶縁層１１２と接合層１１４を同じ成膜装置で形成できる場合は、絶縁層１１２と接合層１１４の形成を連続して行うことが好ましい。
【００７２】
また、図７（Ｂ）の工程を行った後、図７（Ａ）の工程と図７（Ｃ）の工程を行うこともできる。すなわち、第１のトレイ１０に配置された複数の単結晶半導体基板１１１にイオン種をドープして脆化層１１３を形成した後、絶縁層１１２および接合層１１４を形成することもできる。この場合、絶縁層１１２と接合層１１４を同じ成膜装置で形成できる場合は、絶縁層１１２と接合層１１４の形成を連続して行うことが好ましい。また、脆化層１１３を形成する前に、単結晶半導体基板１１１の表面を保護するために、単結晶半導体基板１１１を酸化処理して、表面に酸化膜を形成し、酸化膜を介してイオン種を単結晶半導体基板１１１にドープすることもできる。脆化層１１３を形成した後はこの酸化膜を除去する。また、酸化膜を残した状態で、絶縁層１１２を形成することもできる。
【００７３】
なお、脆化層１１３を形成するために、イオンドーピング法でソースガスから生成されたイオン種を、単結晶半導体基板１１１にドープしているため、イオンビーム１２１中に、ソースガスのイオン種以外の、イオン種が含まれる。このようなイオン種は、例えば、イオンドーピング装置の処理室の治具や電極を構成している金属などである。これらのイオン種は、ソースガス（水素、ヘリウムなど）のイオン種より質量が大きいため、単結晶半導体基板１１１の表面に形成される膜（絶縁層１１２、接合層１１４または酸化膜）の表面にドープされる。この金属などの不純物を除去するため、イオンドーピング工程の後、単結晶半導体基板１１１の表面に形成される膜の表面をウエットエッチングして、その膜を薄く除去することもできる。
【００７４】
次に、絶縁層１１２、脆化層１１３および接合層１１４が形成された単結晶半導体基板１１１を第１のトレイ１０からはずし、複数の単結晶半導体基板１１１を洗浄する。この洗浄工程は、純水による超音波洗浄で行うことができる。超音波洗浄はメガヘルツ超音波洗浄（メガソニック洗浄）が好ましい。超音波洗浄の後、単結晶半導体基板１１１をオゾン水で洗浄してもよい。オゾン水で洗浄することで、有機物の除去と、接合層１１４表面の親水性を向上させる表面活性化処理を行うことができる。洗浄処理、および表面活性化処理の終了後、図７（Ｄ）に示すように単結晶半導体基板１１１を第１のトレイ１０の凹部１１に配置する。
【００７５】
接合層１１４の表面の活性化処理は、オゾン処理、オゾン水による洗浄の他原子ビーム若しくはイオンビームの照射処理、プラズマ処理、若しくはラジカル処理で行うことができる。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。これらの処理は、単結晶半導体基板１１１を第１のトレイ１０に配置した状態で行うこともできる。
【００７６】
ここで、オゾン処理の一例を説明する。例えば、酸素を含む雰囲気下で紫外線（ＵＶ）を照射することにより、被処理体表面にオゾン処理を行うことができる。酸素を含む雰囲気下で紫外線を照射するオゾン処理は、ＵＶオゾン処理または紫外線オゾン処理などとも言われる。酸素を含む雰囲気下において、紫外線のうち２００ｎｍ未満の波長を含む光と２００ｎｍ以上の波長を含む光を照射することにより、オゾンを生成させるとともに、オゾンから一重項酸素を生成させることができる。紫外線のうち１８０ｎｍ未満の波長を含む光を照射することにより、オゾンを生成させるとともに、オゾンから一重項酸素を生成させることもできる。
【００７７】
酸素を含む雰囲気下で、２００ｎｍ未満の波長を含む紫外光および２００ｎｍ以上の波長を含む紫外光を照射することにより起きる反応例を示す。
Ｏ２＋ｈν（λ１ｎｍ）→Ｏ（３Ｐ）＋Ｏ（３Ｐ） （１）
Ｏ（３Ｐ）＋Ｏ２→Ｏ３ （２）
Ｏ３＋ｈν（λ２ｎｍ）→Ｏ（１Ｄ）＋Ｏ２ （３）
【００７８】
上記反応式（１）において、酸素（Ｏ２）を含む雰囲気下で２００ｎｍ未満の波長（λ１ｎｍ）を含む光（ｈν）を照射することにより基底状態の酸素原子（Ｏ（３Ｐ））が生成される。次に、反応式（２）において、基底状態の酸素原子（Ｏ（３Ｐ））と酸素（Ｏ２）とが反応してオゾン（Ｏ３）が生成される。そして、反応式（３）において、生成されたオゾン（Ｏ３）を含む雰囲気下で２００ｎｍ以上の波長（λ２ｎｍ）を含む光が照射されることにより、励起状態の一重項酸素Ｏ（１Ｄ）が生成される。酸素を含む雰囲気下において、紫外線のうち２００ｎｍ未満の波長を含む光を照射することによりオゾンを生成させるとともに、２００ｎｍ以上の波長を含む光を照射することによりオゾンを分解して一重項酸素を生成する。上記のようなオゾン処理は、例えば、酸素を含む雰囲気下での低圧水銀ランプの照射（λ１＝１８５ｎｍ、λ２＝２５４ｎｍ）により行うことができる。
【００７９】
また、酸素を含む雰囲気下で、１８０ｎｍ未満の波長を含む光を照射することにより起きる反応例を示す。
Ｏ２＋ｈν（λ３ｎｍ）→Ｏ（１Ｄ）＋Ｏ（３Ｐ） （４）
Ｏ（３Ｐ）＋Ｏ２→Ｏ３ （５）
Ｏ３＋ｈν（λ３ｎｍ）→Ｏ（１Ｄ）＋Ｏ２ （６）
【００８０】
上記反応式（４）において、酸素（Ｏ２）を含む雰囲気下で１８０ｎｍ未満の波長（λ３ｎｍ）を含む光を照射することにより、励起状態の一重項酸素Ｏ（１Ｄ）と基底状態の酸素原子（Ｏ（３Ｐ））が生成する。次に、反応式（５）において、基底状態の酸素原子（Ｏ（３Ｐ））と酸素（Ｏ２）とが反応してオゾン（Ｏ３）が生成する。反応式（６）において、生成されたオゾン（Ｏ３）を含む雰囲気下で１８０ｎｍ未満の波長（λ３ｎｍ）を含む光が照射されることにより、励起状態の一重項酸素と酸素が生成される。酸素を含む雰囲気下において、紫外線のうち１８０ｎｍ未満の波長を含む光を照射することによりオゾンを生成させるとともにオゾンまたは酸素を分解して一重項酸素を生成する。上記のようなオゾン処理は、例えば、酸素を含む雰囲気下でのＸｅエキシマＵＶランプの照射（λ３＝１７２ｎｍ）により行うことができる。
【００８１】
２００ｎｍ未満の波長を含む光により被処理体表面に付着する有機物などの化学結合を切断し、オゾンまたはオゾンから生成された一重項酸素により被処理体表面に付着する有機物、または化学結合を切断した有機物などを酸化分解して除去することができる。上記のようなオゾン処理を行うことで、被処理体表面の親水性および清浄性を高めることができ、接合を良好に行うことができる。
【００８２】
酸素を含む雰囲気下で紫外線を照射することによりオゾンが生成される。オゾンは、被処理体表面に付着する有機物の除去に効果を奏する。また、一重項酸素も、オゾンと同等またはそれ以上に、被処理体表面に付着する有機物の除去に効果を奏する。オゾン及び一重項酸素は、活性状態にある酸素の例であり、総称して活性酸素とも言われる。上記反応式等で説明したとおり、一重項酸素を生成する際にオゾンが生じる、またはオゾンから一重項酸素を生成する反応もあるため、ここでは一重項酸素が寄与する反応も含めて、便宜的にオゾン処理と称する。
【００８３】
次に、第１のトレイ１０に配置された単結晶半導体基板１１１とベース基板１０１を貼り合わせる。貼り合わせる前に、ベース基板１０１も洗浄する。塩酸と過酸化水素水を用いた洗浄や、メガヘルツ超音波洗浄で行うことができる。また、接合層１１４と同様に、ベース基板１０１の接合面となる表面に対して、オゾン処理などの表面活性化処理を行うことが好ましい。
【００８４】
また、ベース基板１０１上に絶縁膜を形成しておくのが好ましい。ベース基板１０１は、その表面に絶縁膜が必ずしも形成されていなくとも良いが、ベース基板１０１の表面にバリア膜として機能する窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを形成しておくことで、ベース基板１０１から単結晶半導体基板１１１に、アルカリ金属やアルカリ土類金属などの不純物が入り込むのを防ぐことができる。
【００８５】
図８（Ａ）は接合工程を説明する断面図である。複数の単結晶半導体基板１１１が配置された第１のトレイ１０の上方からベース基板１０１を載置して、接合層１１４を介して、ベース基板１０１と複数の単結晶半導体基板１１１を密接させる。ベース基板１０１の端の一箇所に１Ｎ／ｃｍ２〜５００Ｎ／ｃｍ２程度の圧力を加える。この圧力は、１Ｎ／ｃｍ２〜２０Ｎ／ｃｍ２が好ましい。圧力をかけた部分から接合層１１４とベース基板１０１とが接合し始める。やがて１枚のベース基板１０１に対して、第１のトレイ１０上の全ての単結晶半導体基板１１１が接合し、ベース基板１０１に複数の単結晶半導体基板が密着することができる。この接合工程は、加熱処理を伴わず、常温で行うことができるため、ベース基板１０１に、ガラス基板のように耐熱温度が７００℃以下の低耐熱性の基板を用いることが可能である。
【００８６】
複数の単結晶半導体基板１１１を第１のトレイ１０に並べているため、単結晶半導体基板１１１の厚さの違いにより、接合層１１４の表面がベース基板１０１と接触しない単結晶半導体基板１１１が生じる場合がある。そのため、圧力をかける場所は一箇所ではなく、各単結晶半導体基板１１１に圧力をかけるようにすることが好ましい。また、第１のトレイ１０に配置された状態で、接合層１１４表面の高さの違いがあっていても、ベース基板１０１のたわみにより接合層１１４の一部分がベース基板１０１と密着すれば、接合層１１４表面全体に接合が進行することが可能である。
【００８７】
また、図８（Ａ）のようにベース基板１０１を第１のトレイ１０に載せた後、図９のように、ベース基板１０１を下側に入れ替えてもよい。ベース基板１０１と第１のトレイ１０の天地を入れ替えることで、単結晶半導体基板１１１の厚さの違いが相殺され、接合層１１４の表面全体をベース基板１０１の表面に容易に接触させることができる。
【００８８】
図８（Ａ）に示すように、第１のトレイ１０に配置された単結晶半導体基板１１１上にベース基板１０１を載置するときに、接合面がゴミなどにより汚染されてしまうと、汚染部分は接合されなくなる。そのため、接合面の汚染を防ぐため、ベース基板１０１の載置は、気密な処理室内で行うことが好ましい。また、処理室内を５．０×１０−３Ｐａ程度の減圧状態とし、接合処理の雰囲気を清浄にすることが好ましい。
【００８９】
次に、図８（Ｂ）に示すように、単結晶半導体基板１１１の貼り合わせに用いた第１のトレイ１０を、単結晶半導体基板１１１及びベース基板１０１の下から外し、第２のトレイ２０を配置する。
【００９０】
第２のトレイ２０の外観図及び断面図を図１１（Ａ）及び図１１（Ｂ）に示す。図１１（Ｂ）は、図１１（Ａ）の直線ＡＢに対応する断面図である。第２のトレイ２０は、板状の部材であり、後の工程で分離される単結晶半導体基板を保持するための複数の凹部２１が形成されており、ここでは、３行３列に凹部２１が形成されている。ただし、第１のトレイ１０とは異なり、凹部２１の深さＤ２は、単結晶半導体基板１１１の厚さより大きくする。また、凹部２１の形状は、単結晶半導体基板１１１に合わせて矩形であることが好ましい。なお、特段の断りが無い限り、矩形には正方形が含まれることとする。
【００９１】
また、第２のトレイ２０の厚さは、１．７ｍｍ以上２．９ｍｍ以下とすることができる。凹部２１の深さＤ２は、０．８ｍｍ以上１．５ｍｍ以下とすることができる。なお、第２のトレイ２０のサイズは、第１のトレイ１０と同様にするのが好ましい。つまり、第２のトレイ２０のサイズは、ベース基板１０１と同じサイズとすることが好ましい。また、凹部２１のサイズは、単結晶半導体基板１１１（単結晶半導体基板１１７）が収まるサイズとし、凹部２１の底面の面積は、単結晶半導体基板１１１（単結晶半導体基板１１７）の底面の面積の１．１倍以下とするのが好ましい。また、単結晶半導体基板１１１（単結晶半導体基板１１７）を凹部２１に収める際の単結晶半導体基板１１１（単結晶半導体基板１１７）の縁と凹部２１の縁との間の距離は１ｍｍ以下とするのが好ましい。また、第１のトレイ１０と同様に第２のトレイ２０の構成例も図５及び図６で示されるものとなる。なお、凹部２１の底面とは、図１１（Ｂ）に示す、各々の凹部２１の上方向に開かれた面のことを指すものであり第２のトレイ２０全体の底面を指すものではない。
【００９２】
第２のトレイ２０は、ＳＯＩ基板１００の基板の作製工程での熱処理で変質、変形しない材料で作製される。特に、熱処理での熱膨張が少ない材料を選択することが好ましい。例えば、石英ガラス、シリコンやシリコンカーバイド等の半導体材料、または無アルカリガラス等で第２のトレイ２０を作製することができる。
【００９３】
このような第２のトレイ２０を、図８（Ｂ）に示すように、凹部２１と単結晶半導体基板１１１が重なるように配置して、単結晶半導体基板１１１が貼り合わせられたベース基板１０１を支持する。ここで、第２のトレイ２０は、凹部２１の深さＤ２が単結晶半導体基板１１１の厚さより大きいので、単結晶半導体基板１１１の底面と接触することなく、ベース基板１０１を支持することができる。
【００９４】
トレイは、ベース基板１０１と同程度の大きさであるため、場所により熱分布が異なりやすく、図８（Ａ）のように単結晶半導体基板１１１がトレイと接触していると、その熱分布の影響を受けやすい。しかし、第２のトレイ２０を用いることにより、加熱処理の際に第２のトレイ２０と単結晶半導体基板１１１の底面との接触を防ぐことができ、各単結晶半導体基板１１１の熱分布が異なるものになることを防ぐことができる。よって、各単結晶半導体基板１１１の熱分布を均一にして、単結晶半導体層の分離を行うことができ、質的に均一な単結晶半導体層をベース基板１０１上に形成することができる。
【００９５】
また、第２のトレイ２０でベース基板１０１を支持することによって、ベース基板の周辺端部だけでなく、ベース基板１０１の中央部でもベース基板を支持することができる。よって、加熱処理の際に大きくベース基板が撓むことを防ぐことができるので、均一な単結晶半導体層をベース基板１０１上に形成することができる。
【００９６】
また、第２のトレイ２０を配置した後、ベース基板１０１と接合層１１４との接合界面での結合力を増加させるための加熱処理を行うことが好ましい。この処理温度は、脆化層１１３に亀裂を発生させない温度とし、２００℃以上４５０℃以下の温度範囲で処理することができる。また、この温度範囲で加熱しながら、ベース基板１０１に単結晶半導体基板１１１を貼り合わせることで、ベース基板１０１と接合層１１４との接合界面での結合力を強固にすることができる。
【００９７】
次いで、加熱処理を行い、脆化層１１３で剥離を生じさせて、単結晶半導体基板１１１から単結晶半導体層１１５を分離する。図８（Ｃ）は、単結晶半導体基板１１１から単結晶半導体層１１５を分離する分離工程を説明する図である。単結晶半導体基板１１７は単結晶半導体層１１５が分離された単結晶半導体基板１１１を示している。
【００９８】
加熱処理を行うことで、温度上昇によって脆化層１１３に形成されている微小な孔には、イオンドーピングで添加した元素が析出し、内部の圧力が上昇する。圧力の上昇により、脆化層１１３の微小な孔に体積変化が起こり、脆化層１１３に亀裂が生じるので、脆化層１１３に沿って単結晶半導体基板１１１が分離される。接合層１１４はベース基板１０１に接合しているので、ベース基板１０１上には単結晶半導体基板１１１から分離された単結晶半導体層１１５が固定される。単結晶半導体層１１５を単結晶半導体基板１１１から分離するための加熱処理の温度は、ベース基板１０１の歪み点を越えない温度とする。また、加熱処理によって、単結晶半導体層１１５を分離した単結晶半導体基板１１７は、第２のトレイ２０に設けられた凹部２１で保持される。
【００９９】
なお、図８（Ｃ）に示すように、単結晶半導体基板１１１の周辺部がベース基板１０１に接合しない場合が多くある。この理由としては、次のようなことが挙げられる。単結晶半導体基板１１１の平坦化の際に、単結晶半導体基板１１１周辺にエッジロールオフ（Ｅｄｇｅ Ｒｏｌｌ Ｏｆｆ：Ｅ．Ｒ．Ｏ．）と呼ばれる中央部より基板の厚さが薄く、平坦性の低い領域が形成されている。または、単結晶半導体基板１１１の周辺部が面取りされている。または、単結晶半導体基板１１１を移動した際に接合層１１４の周辺部を傷付けている、または汚している。それらによって、ベース基板１０１と接合層１１４とが密着していないので、単結晶半導体基板１１１の周辺部では脆化層１１３が分離しにくくなっていると推測される。そのため、ベース基板１０１には、単結晶半導体基板１１１よりもサイズが小さい単結晶半導体層１１５が貼り付けられ、また、単結晶半導体基板１１７の周囲には凸部１３０が形成される。凸部１３０は、ベース基板１０１に貼り付けられなかった、残存した脆化層１３３、残存した単結晶半導体層１３５、残存した絶縁層１３２（残存した絶縁膜１３２ｂ、残存した絶縁膜１３２ａ）および残存した接合層１３４からなる。
【０１００】
さらに、残存した脆化層１３３も、加熱処理によって内部圧力が上昇して内部の微小孔が膨張し、破裂することがある。これにより、残存した脆化層１３３上の、残存した単結晶半導体層１３５、残存した絶縁層１３２（残存した絶縁膜１３２ｂ、残存した絶縁膜１３２ａ）および残存した接合層１３４が飛び散り、単結晶半導体層１１５の上に異物として付着する、または単結晶半導体層１１５に傷を付けることがある。これは、単結晶半導体層１１５と分離した単結晶半導体基板１１７が基板平面と平行方向に移動して、凸部１３０が単結晶半導体層１１５と重なる位置に来ると、より顕著に現れる。
【０１０１】
しかし、本実施の形態では、凹部２１のサイズは、単結晶半導体基板１１１が収まるサイズとし、凹部２１の底面の面積は、単結晶半導体基板の底面の面積の１．１倍以下とするため、分離した単結晶半導体基板１１７が単結晶半導体層１１５に対して基板平面と平行方向に動ける空間的余裕はとても少ない。これにより、単結晶半導体基板１１７は、凸部１３０が単結晶半導体層１１５と重ならないような位置に配置されるため、単結晶半導体層１１５に異物が付着すること、または単結晶半導体層１１５に傷が付けられることを防ぎ、質的に均一な単結晶半導体層をベース基板１０１上に形成することができる。
【０１０２】
この加熱処理には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。この加熱処理で、単結晶半導体層１１５が貼り付けられたベース基板１０１の温度は、ベース基板１０１の歪み点を超えない範囲とし、５５０℃以上６５０℃以下の範囲に上昇させることが好ましい。
【０１０３】
ＧＲＴＡ装置を用いる場合は、加熱温度５５０℃以上６５０℃以下、処理時間０．５分以上６０分以内とすることができる。抵抗加熱装置を用いる場合は、加熱温度２００℃以上６５０℃以下、処理時間２時間以上４時間以内とすることができる。マイクロ波加熱装置を用いる場合は、例えば、周波数２．４５ＧＨｚのマイクロ波を照射し、処理時間１０分以上２０分以内とすることができる。
【０１０４】
抵抗加熱を有する縦型炉を用いた加熱処理の具体的な処理方法を説明する。図８（Ｂ）に示す、単結晶半導体基板１１１が貼り付けられたベース基板１０１を第２のトレイ２０と共に、縦型炉のボートに載置する。ボートを縦型炉のチャンバーに搬入する。単結晶半導体基板１１１が酸化を抑制するため、まずチャンバー内を排気して真空状態とする。真空度は、５×１０−３Ｐａ程度とする。真空状態にした後、窒素をチャンバー内に供給して、チャンバー内を大気圧の窒素雰囲気にする。この間、温度を２００℃に上昇させる。
【０１０５】
チャンバー内を大気圧の窒素雰囲気にした後、温度２００℃で２時間加熱する。その後、１時間かけて４００℃に温度上昇させる。加熱温度４００℃の状態が安定したら、１時間かけて６００℃に温度上昇させる。加熱温度６００℃の状態が安定したら、６００℃で２時間加熱処理する。その後、１時間かけて、加熱温度４００℃まで下げ、１０分〜３０分間後に、チャンバー内からボートを搬出する。大気雰囲気下で、ボート上の第２のトレイ２０に並べられた単結晶半導体基板１１７、および単結晶半導体層１１５が貼り付けられたベース基板１０１を冷却する。
【０１０６】
上記の抵抗加熱炉を用いた加熱処理は、接合層１１４とベース基板１０１との結合力を強化するための加熱処理と、脆化層１１３に分離を生じさせる加熱処理が連続して行われる。この２つの加熱処理を異なる装置で行う場合は、例えば、抵抗加熱炉において、処理温度２００℃、処理時間２時間の加熱処理を行った後、貼り合わされたベース基板１０１と単結晶半導体基板１１１を炉から搬出する。次いで、ＲＴＡ装置で、処理温度６００℃以上７００℃以下、処理時間１分以上３０分以下の加熱処理を行い、単結晶半導体基板１１１を脆化層１１３で分割させる。例えば、処理温度６５０℃で５分程度加熱処理を行えばよい。
【０１０７】
７００℃以下の低温処理で、接合層１１４とベース基板１０１を強固に接合させるためには、接合層１１４の表面、およびベース基板の表面にＯＨ基、水分子（Ｈ２Ｏ）が存在することが好ましい。これは、接合層１１４とベース基板１０１との接合が、ＯＨ基や水分子が共有結合（酸素と水素の共有結合）や水素結合を形成することで開始するからである。
【０１０８】
したがって、接合層１１４、ベース基板１０１の表面を活性化して親水性とすることは好ましい。また、酸素または水素を含ませるような方法で、接合層１１４を形成することが好ましい。例えば、処理温度４００℃以下のＰＥＣＶＤ法により、酸化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜、窒化シリコン膜などを形成することで水素を膜に含ませることができる。酸化シリコン膜または酸化窒化シリコン膜を形成するには、例えば、プロセスガスにＳｉＨ４およびＮ２Ｏを用いればよい。窒化酸化シリコン膜を形成するには、例えばＳｉＨ４、ＮＨ３およびＮ２Ｏを用いればよい。窒化シリコン膜を形成するには、例えばＳｉＨ４、およびＮＨ３を用いればよい。また、ＰＥＣＶＤ法で形成するときの原料に、ＴＥＯＳ（化学式Ｓｉ（ＯＣ２Ｈ５）４）のようなＯＨ基を有する化合物を用いることが好ましい。
【０１０９】
なお、７００℃以下の低温処理としたのは、ガラス基板の耐熱温度以下の温度であるからである。なお、スマートカット（登録商標）で形成されるＳＯＩ基板では単結晶シリコン層と単結晶シリコンウエハを貼り付けるために８００℃以上の加熱処理を行っており、ガラス基板の耐熱温度を超える温度での加熱処理を必要とする。
【０１１０】
なお、ベース基板１０１に熱収縮量が大きな基板を用いると、ＳＯＩ基板の製造過程、および半導体装置の製造過程での温度上昇による熱収縮が問題になる場合がある。その場合には、単結晶半導体基板１１１に貼り合わせる前に、ベース基板１０１を加熱処理して、予め熱収縮させることでその影響を抑えることができる。この加熱処理は、例えば、抵抗加熱装置で、６４０℃で４時間加熱し、しかる後０．２℃／分の速度で冷却することで行うことができる。または、ＧＲＴＡ装置で、６５０℃で６分間加熱を３〜５回程度繰り返すことで行うことができる。なお、図８（Ｃ）の単結晶半導体基板１１１を分割するための加熱処理で、ベース基板１０１を熱収縮させることができる場合は、貼り合わせる前の加熱処理を行わなくともよい。
【０１１１】
ベース基板１０１に密着された単結晶半導体層１１５は、脆化層１１３の形成及び脆化層１１３の分離によって、結晶欠陥が形成されている。また、その表面は平坦性が損なわれている。結晶欠陥を低減、および平坦性を向上するために、図１０（Ａ）に示すように、単結晶半導体層１１５にレーザビーム１２２を照射するのが好ましい。
【０１１２】
レーザビーム１２２を単結晶半導体層１１５側から照射することで、単結晶半導体層１１５上面から溶融させる。溶融した後、単結晶半導体層１１５が冷却、固化することで、図１０（Ｂ）に示すように、その上面の平坦性が向上された単結晶半導体層１１６は形成される。図１０（Ｂ）の外観図が図１である。
【０１１３】
このレーザビームの照射工程では、レーザビーム１２２を用いているため、ベース基板１０１の温度上昇が抑えられる。これにより、ガラス基板のような耐熱性の低い基板をベース基板１０１に用いることが可能になる。レーザビーム１２２の照射によって単結晶半導体層１１５を部分溶融させることが好ましい。完全溶融させると、液相となった単結晶半導体層１１５での無秩序な核発生により、単結晶半導体層１１５が再結晶化することとなり、単結晶半導体層１１５の結晶性が低下するからである。部分溶融させることで、単結晶半導体層１１５では、溶融されていない固相部分から結晶成長が進行する、いわゆる縦成長が起こる。縦成長による再結晶化によって、単結晶半導体層１１５の結晶欠陥が減少され、結晶性が回復される。なお、単結晶半導体層１１５が完全溶融状態であるとは、図１０（Ａ）の積層構造では、単結晶半導体層１１５が接合層１１４との界面まで溶融され、液体状態になっていることをいう。他方、単結晶半導体層１１５が部分溶融状態であるとは、上層が溶融して液相であり、下層が固相である状態をいう。
【０１１４】
レーザビーム１２２を発振するレーザ発振器は、その発振波長が、紫外光域乃至可視光域にあるものが選択される。レーザビーム１２２の波長は、単結晶半導体層１１５に吸収される波長とする。その波長は、レーザ光の表皮深さ（ｓｋｉｎ ｄｅｐｔｈ）などを考慮して決定することができる。例えば、波長は２５０ｎｍ以上７００ｎｍ以下の範囲とすることができる。
【０１１５】
このレーザ発振器には、連続発振レーザ、疑似連続発振レーザ及びパルス発振レーザを用いることができる。部分溶融させるためパルス発振レーザが好ましい。例えば、パルス発振レーザの場合は、繰り返し周波数１ＭＨｚ以下、パルス幅１０ｎ秒以上５００ｎ秒以下である。例えば、繰り返し周波数１０Ｈｚ〜３００Ｈｚ、パルス幅２５ｎ秒、波長３０８ｎｍのＸｅＣｌエキシマレーザを用いることができる。
【０１１６】
また、レーザビーム１２２のエネルギーは、レーザビーム１２２の波長、レーザビーム１２２の表皮深さ、単結晶半導体基板１１１の膜厚などを考慮して決定することができる。レーザビーム１２２のエネルギーは、例えば、３００ｍＪ／ｃｍ２以上８００ｍＪ／ｃｍ２以下の範囲とすることができる。例えば、単結晶半導体層１１５の厚さが１２０ｎｍ程度であり、レーザ発振器にパルス発振レーザを用い、レーザビーム１２２の波長が３０８ｎｍの場合は、レーザビーム１２２のエネルギー密度は６００ｍＪ／ｃｍ２〜７００ｍＪ／ｃｍ２とすることができる。
【０１１７】
レーザビーム１２２の照射の雰囲気は、希ガスまたは窒素雰囲気のような不活性雰囲気、または真空状態で行うことが好ましい。不活性雰囲気中でレーザビーム１２２を照射するには、気密性のあるチャンバー内でレーザビーム１２２を照射し、このチャンバー内の雰囲気を制御すればよい。チャンバーを用いない場合は、レーザビーム１２２の被照射面に窒素ガス、希ガスなど不活性ガスを吹き付けることで、不活性雰囲気でのレーザビーム１２２の照射を実現することができる。
【０１１８】
窒素などの不活性雰囲気や真空状態のほうが、大気雰囲気よりも単結晶半導体層１１６の平坦性を向上させる効果が高く、また、これらの雰囲気のほうが大気雰囲気よりもクラックやリッジの発生を抑える効果が高くなるため、レーザビーム１２２の使用可能なエネルギー範囲が広くなる。
【０１１９】
光学系により、レーザビーム１２２は、エネルギー分布を均一にし、かつ断面の形状を線状にすることが好ましい。これにより、スループット良く、かつレーザビーム１２２の照射を均一に行うことができる。レーザビーム１２２のビーム長は、ベース基板１０１の１辺より長くすることで、１回の走査で、ベース基板１０１に貼り付けられた全ての単結晶半導体層１１５にレーザビーム１２２を照射することができる。レーザビーム１２２のビーム長がベース基板１０１の１辺より短い場合は、複数回の走査で、ベース基板１０１に貼り付けられた全ての単結晶半導体層１１５にレーザビーム１２２を照射することができるような長さにすればよい。
【０１２０】
なお、レーザビーム１２２を単結晶半導体層１１５に照射する前に、単結晶半導体層１１５の表面に形成されている自然酸化膜などの酸化膜を除去する処理を行うのが好ましい。酸化膜を除去するのは、単結晶半導体層１１５表面に酸化膜が残存した状態で、レーザビーム１２２を照射しても、平坦化の効果が十分に得られないからである。酸化膜の除去処理は、フッ酸で単結晶半導体層１１５を処理することで行うことができる。フッ酸による処理は、単結晶半導体層１１５の表面が撥水性を示すまで行うことが望ましい。撥水性を示すことで、単結晶半導体層１１５から酸化膜が除去されたことが確認できる。
【０１２１】
図１０（Ａ）のレーザビーム１２２の照射工程は、次のように行うことができる。まず、単結晶半導体層１１５を１／１００に希釈されたフッ酸で１１０秒間処理して、表面の酸化膜を除去する。レーザビーム１２２のレーザ発振器として、ＸｅＣｌエキシマレーザ（波長：３０８ｎｍ、パルス幅：２５ｎ秒、繰り返し周波数６０Ｈｚ）を用いる。光学系により、レーザビーム１２２の断面を３００ｍｍ×０．３４ｍｍの線状に整形する。レーザビーム１２２の走査速度を２．０ｍｍ／秒とし、スキャンピッチを３３μｍ、ビームショット数を約１０ショットで、レーザビーム１２２を単結晶半導体層１１５に照射する。照射面に窒素ガスを吹き付けながら、レーザビーム１２２を走査する。ベース基板１０１が７３０ｍｍ×９２０ｍｍの場合は、レーザビーム１２２のビーム長が３００ｍｍであるので、レーザビーム１２２の照射領域を３分割することで、ベース基板１０１に貼り付けられた全ての単結晶半導体層１１５にレーザビーム１２２を照射することができる。
【０１２２】
レーザビーム１２２を照射された単結晶半導体層１１６の表面は平坦化され、その表面の凹凸形状の算術平均粗さを１ｎｍ以上７ｎｍ以下とすることができる。また、その凹凸形状の二乗平均平方根粗さを１ｎｍ以上１０ｎｍ以下とすることができる。また、その凹凸形状の最大高低差が５ｎｍ以上２５０ｎｍ以下とすることができる。すなわち、レーザビーム１２２の照射処理は、単結晶半導体層１１５の平坦化処理ということができる。
【０１２３】
このように単結晶半導体層１１６の表面を平坦化することで、単結晶半導体層１１６上に形成されるゲート絶縁膜の膜厚を５ｎｍ乃至５０ｎｍ程度まで薄くすることが可能である。よって、ゲート電圧を抑えつつも高いオン電流のトランジスタを形成することができる。
【０１２４】
平坦化処理には、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、略称：ＣＭＰ）が知られているが、マザーガラス基板は大面積でうねりがあるため、ベース基板１０１にマザーガラス基板を使用した場合、ＣＭＰで単結晶半導体層１１５の平坦化処理を行うことは困難である。本実施の形態では、この平坦化処理をレーザビーム１２２の照射処理で行うため、マザーガラス基板を破損する力を加えることなく、かつ耐熱温度を超える温度でマザーガラス基板を加熱することなく、単結晶半導体層１１５の平坦化を可能にする。
【０１２５】
レーザビーム１２２を照射した後、単結晶半導体層１１６に５００℃以上６５０℃以下の加熱処理を行うことが好ましい。この加熱処理によって、レーザビーム１２２の照射で回復されなかった、単結晶半導体層１１６の欠陥の消滅および歪みの緩和を行うことができる。この加熱処理には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。例えば、抵抗加熱炉を用いた場合は、５００℃の温度で１時間加熱した後、５５０℃で４時間加熱するとよい。
【０１２６】
また、単結晶半導体層１１６をエッチングし、表面の平坦化を図ってもよい。本実施の形態では、例えば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いる。
【０１２７】
例えばＩＣＰエッチング法を用いる場合、エッチングガスである塩素の流量４０ｓｃｃｍ〜１００ｓｃｃｍ、コイル型の電極に投入する電力１００Ｗ〜２００Ｗ、下部電極（バイアス側）に投入する電力４０Ｗ〜１００Ｗ、反応圧力０．５Ｐａ〜１．０Ｐａとすれば良い。本実施の形態では、エッチングガスである塩素の流量１００ｓｃｃｍ、反応圧力１．０Ｐａ、下部電極の温度７０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）電力１５０Ｗ、下部電極（バイアス側）に投入する電力４０Ｗ、エッチング時間２５ｓｅｃ〜２７ｓｅｃとし、単結晶半導体層１１５を５０ｎｍ乃至６０ｎｍ程度にまで薄膜化する。エッチングガスには、塩素、塩化硼素、塩化珪素または四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガス、酸素などを適宜用いることができる。
【０１２８】
また、レーザビーム照射の前に単結晶半導体層１１５のエッチングをしても良い。レーザビームの照射後に単結晶半導体層１１６の表面をエッチングする場合は、必ずしもレーザビームの照射を行う前に単結晶半導体層１１５の表面をエッチングする必要はない。また、レーザビームの照射を行う前に単結晶半導体層１１５の表面をエッチングした場合は、必ずしもレーザビームの照射後に単結晶半導体層１１６の表面をエッチングする必要はない。また、レーザビームの照射前と照射後の両方のタイミングでエッチングを行っても良い。
【０１２９】
上記エッチングにより、後に形成される半導体素子にとって最適となる膜厚まで単結晶半導体層１１６を薄膜化できるのみならず、単結晶半導体層１１６の表面を平坦化することができる。
【０１３０】
以上の工程より、単結晶シリコン基板よりも大面積な基板に、均一な質を有する複数の単結晶半導体層が形成されたＳＯＩ基板を提供することができる。また、本実施の形態に示すＳＯＩ基板を用いることで、例えば、半導体集積回路等の半導体装置の生産性を向上させることができる。
【０１３１】
本実施の形態では、単結晶半導体基板１１１の分離熱処理の際に、貼り合わせに用いた第１のトレイ１０より凹部の深い第２のトレイ２０を用いることによって、単結晶半導体基板１１１と第２のトレイ２０を接触させることなく、熱処理を行うことができる。これにより、各単結晶半導体基板１１１の熱分布を均一にして、単結晶半導体層１１５の分離を行うことができ、均一な質を有する単結晶半導体層１１５をベース基板１０１上に形成することができる。
【０１３２】
また、本実施の形態では、単結晶半導体基板１１１の分離熱処理の際に、凹部２１のサイズが、単結晶半導体基板１１１が収まり、凹部２１の底面の面積が、単結晶半導体基板の底面の面積の１．１倍以下となる第２のトレイ２０を用いることによって、単結晶半導体基板１１７の凸部１３０が単結晶半導体層１１５と重なる位置に配置されることを防ぐことができる。これにより、分離した単結晶半導体基板１１７の残存した脆化層１３３の破裂による単結晶半導体層１１５への異物の付着や傷を防ぐことができる。
【０１３３】
また、本実施の形態では、絶縁層１１２の形成、脆化層１１３の形成および接合層１１４の形成を、複数の単結晶半導体基板１１１を第１のトレイ１０に載置して行うため、複数の単結晶半導体基板１１１を一括処理できるため、スループット良く、ＳＯＩ基板１００を形成することができる。なお、第１のトレイ１０に単結晶半導体基板１１１を載置せずに、絶縁層１１２の形成、脆化層１１３の形成および接合層１１４の形成を行うこともできる。
【０１３４】
また、第１のトレイ１０に単結晶半導体基板１１１載置した状態で、ベース基板１０１を貼り合わせているため、複数の単結晶半導体基板１１１をスループット良く、かつ容易に所望の位置でベース基板１０１に貼り合わせることができる。
【０１３５】
図７（Ａ）から図１０（Ｂ）までの工程を７００℃以下の温度で行うことができるため、ベース基板１０１に耐熱温度が７００℃以下のガラス基板を用いることが可能である。よって、安価なガラス基板を使用できるため、ＳＯＩ基板１００の材料コストを低減することができる。また、マザーガラス基板のような大面積基板（５００ｍｍ×５００ｍｍ以上、好ましくは、６００ｍｍ×７００ｍｍ以上、より好ましくは７００ｍｍ×９００ｍｍ以上）をベース基板に使用することができるため、単結晶半導体層を有する大面積なＳＯＩ基板を提供することができる。
【０１３６】
なお、図７（Ａ）から図７（Ｃ）までの工程では、単結晶半導体基板１１１を別の第１のトレイ１０に移動することなく行ったが、図７（Ａ）から図７（Ｃ）の工程毎にその工程で使用する装置の専用の第１のトレイ１０に単結晶半導体基板１１１を移しかえてもよい。例えば、図７（Ａ）の絶縁層１１２の形成工程では、ＰＥＣＶＤ装置専用の第１のトレイ１０を使用し、図７（Ｂ）の工程ではドーピング装置専用の第１のトレイ１０を使用してもよい。
【０１３７】
また、図７（Ａ）の絶縁層１１２の形成工程の後、絶縁層１１２が形成された単結晶半導体基板１１１を第１のトレイ１０から取り出し、この単結晶半導体基板１１１を超音波洗浄などの洗浄処理を行い、洗浄処理後、清浄な別の第１のトレイ１０に単結晶半導体基板１１１を配置することもできる。
【０１３８】
また、図７（Ｂ）の脆化層１１３の形成工程の後、脆化層１１３が形成された単結晶半導体基板１１１を第１のトレイ１０から取り出し、この単結晶半導体基板１１１を超音波洗浄などの洗浄処理を行い、洗浄処理後、清浄な別の第１のトレイ１０に単結晶半導体基板１１１を配置することもできる。
【０１３９】
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用いることができることとする。
【０１４０】
（実施の形態２）
本実施の形態では、単結晶半導体基板の分離の熱処理時に、実施の形態１とは異なるトレイを用いる場合の、複数の単結晶半導体層が基板上に設けられたＳＯＩ基板の作製方法について説明する。
【０１４１】
まず、実施の形態１と同様の方法で、図８（Ａ）に示すように、ベース基板１０１に単結晶半導体基板１１１を貼り合わせる。
【０１４２】
次に、図１２（Ａ）に示すように、単結晶半導体基板１１１の貼り合わせに用いた第１のトレイ１０を、単結晶半導体基板１１１及びベース基板１０１の下から外し、第３のトレイ３０を配置する。なお、本実施の形態では、実施の形態１で用いた第２のトレイ２０と区別するために、第１のトレイの次に用いるトレイを第３のトレイ３０とよぶ。
【０１４３】
第３のトレイ３０の外観図及び断面図を図１３（Ａ）及び図１３（Ｂ）に示す。図１３（Ｂ）は、図１３（Ａ）の直線ＡＢに対応する断面図である。第３のトレイ３０は、板状の部材であり、後の工程で分離される単結晶半導体基板１１７を保持するための複数の凹部３１が形成されており、各々の凹部３１の間に支持部３２が形成されており、ここでは３行３列に凹部３１が形成されている。また、支持部３２は、図１３に示すように、複数の凹部３１全体を囲むように枠状に形成される部分を有していてもよい。ただし、必ずしも複数の凹部３１全体を囲むように枠状に形成される部分は必要ではない。また、図１３に示す支持部３２は、格子状に連続して形成されているが、支持部３２は、必ずしもこの形状をとる必要はない。例えば、支持部３２が断続的に形成されていてもよい。また、凹部３１の形状は、単結晶半導体基板１１１に合わせて矩形であることが好ましい。なお、特段の断りが無い限り、矩形には正方形が含まれることとする。
【０１４４】
図１３（Ｂ）に示すように、凹部３１の深さをＤ３ａ、支持部３２の高さをＤ３ｂとし、Ｄ３ａとＤ３ｂの和が単結晶半導体基板１１１の厚さより大きくなるようにする。また、図１３（Ｂ）に示すように、各々の凹部３１の間の幅をＤ４ａとし、支持部３２の幅をＤ４ｂとし、Ｄ４ａ＞Ｄ４ｂとなるようにする。
【０１４５】
ここで、第３のトレイ３０の厚さは、１．７ｍｍ以上２．９ｍｍ以下とすることが好ましい。凹部３１の深さＤ３ａは、０．２ｍｍ以上０．６ｍｍ以下とすることが好ましく、支持部３２の高さＤ３ｂは、０．６ｍｍ以上０．９ｍｍ以下とすることが好ましい。また、各凹部３１の間の幅Ｄ４ａは、支持部３２の幅Ｄ４ｂの１．５倍以上とすることが好ましい。
【０１４６】
なお、第３のトレイ３０のサイズは、第１のトレイ１０と同様にするのが好ましい。つまり、第３のトレイ３０のサイズは、ベース基板１０１と同じサイズとすることが好ましい。また、凹部３１のサイズは、単結晶半導体基板１１１（単結晶半導体基板１１７）が収まるサイズとし、凹部３１の底面の面積は、単結晶半導体基板１１１（単結晶半導体基板１１７）の底面の面積の１．１倍以下とする。また、単結晶半導体基板１１１（単結晶半導体基板１１７）を凹部３１に収める際の単結晶半導体基板１１１（単結晶半導体基板１１７）の縁と凹部３１の縁との間の距離は１ｍｍ以下とするのが好ましい。また、第１のトレイ１０と同様に第３のトレイ３０の構成例も図５及び図６で示されるものと同様である。なお、凹部３１の底面とは、図１３（Ｂ）に示す、各々の凹部３１の上方向に開かれた面のことを指すものであり第３のトレイ３０全体の底面を指すものではない。
【０１４７】
第３のトレイ３０は、ＳＯＩ基板１００の基板の作製工程での熱処理で変質、変形しない材料で作製される。特に、熱処理での熱膨張が少ない材料を選択することが好ましい。例えば、石英ガラス、シリコンやシリコンカーバイド等の半導体材料、または無アルカリガラス等で第３のトレイ３０を作製することができる。
【０１４８】
このような第３のトレイ３０を、図１２（Ａ）に示すように、凹部３１と単結晶半導体基板１１１が重なるように配置して、単結晶半導体基板１１１が貼り合わせられたベース基板１０１を支持部３２で支持する。ここで、第３のトレイ３０は、支持部３２の幅Ｄ４ｂが各凹部３１の間の幅Ｄ４ａより小さいので、第３のトレイ３０の支持部とベース基板１０１とが接触する面積が低減され、さらに、第３のトレイ３０の支持部３２と単結晶半導体基板１１１との距離が大きくなる。
【０１４９】
トレイは、ベース基板１０１と同程度の大きさであるため、場所により熱分布が異なりやすく、図８（Ａ）のように単結晶半導体基板１１１及びベース基板１０１がトレイと接触していると、その熱分布の影響を受けやすい。しかし、第３のトレイ３０を用いることにより、加熱処理の際に第３のトレイ３０の支持部３２とベース基板１０１との接触面積を低減し、第３のトレイ３０の支持部３２と単結晶半導体基板１１１との距離を大きくすることができるので、ベース基板１０１及び単結晶半導体基板１１１に対する第３のトレイ３０の熱分布の影響を低減することができる。よって、各単結晶半導体基板１１１の熱分布を均一にして、単結晶半導体層１１５の分離を行うことができ、質的に均一な単結晶半導体層１１５をベース基板１０１上に形成することができる。
【０１５０】
また、実施の形態１と同様に、単結晶半導体基板１１１と第３のトレイ３０を接触させることなく、熱処理を行うことができるので、各単結晶半導体基板１１１の熱分布を均一にして、単結晶半導体層１１５の分離を行うことができ、均一な質を有する単結晶半導体層１１５をベース基板１０１上に形成することができる。
【０１５１】
また、実施の形態１と同様に、第３のトレイ３０の支持部３２でベース基板１０１を支持することによって、ベース基板の周辺端部だけでなく、ベース基板１０１の中央部でもベース基板を支持することができる。よって、加熱処理の際に大きくベース基板が撓むことを防ぐことができるので、均一な単結晶半導体層をベース基板１０１上に形成することができる。
【０１５２】
また、実施の形態１と同様に、第３のトレイ３０を配置した後、ベース基板１０１と接合層１１４との接合界面での結合力を増加させるための加熱処理を行うことが好ましい。この処理温度は、脆化層１１３に亀裂を発生させない温度とし、２００℃以上４５０℃以下の温度範囲で処理することができる。また、この温度範囲で加熱しながら、ベース基板１０１に単結晶半導体基板１１１を貼り合わせることで、ベース基板１０１と接合層１１４との接合界面での結合力を強固にすることができる。
【０１５３】
次いで、実施の形態１と同様に、加熱処理を行い、脆化層１１３で剥離を生じさせて、単結晶半導体基板１１１から単結晶半導体層１１５を分離する。図１２（Ｂ）は、単結晶半導体基板１１１から単結晶半導体層１１５を分離する分離工程を説明する図である。単結晶半導体基板１１７は単結晶半導体層１１５が分離された単結晶半導体基板１１１を示している。
【０１５４】
実施の形態１と同様に、加熱処理を行うことで、脆化層１１３に沿って単結晶半導体基板１１１が、単結晶半導体層１１５と単結晶半導体基板１１７に分離される。このとき、加熱処理によって、単結晶半導体層１１５を分離した単結晶半導体基板１１７は、第３のトレイ３０に設けられた凹部３１で保持される。単結晶半導体基板１１７の周囲には凸部１３０が形成される。凸部１３０は、ベース基板１０１に貼り付けられないで、残存した脆化層１３３、残存した単結晶半導体層１３５、残存した絶縁層１３２（残存した絶縁膜１３２ｂ、残存した絶縁膜１３２ａ）および残存した接合層１３４からなる。
【０１５５】
ここで、第３のトレイ３０には、支持部３２の間隔より底面の幅が狭い凹部３１が設けてあり、凹部３１のサイズは、単結晶半導体基板１１１が収まるサイズとし、凹部３１の底面の面積は、単結晶半導体基板の底面の面積の１．１倍以下とするため、分離した単結晶半導体基板１１７が単結晶半導体層１１５に対して基板平面と平行方向に動ける空間的余裕はとても少ない。これにより、単結晶半導体基板１１７は、凸部１３０が単結晶半導体層１１５と重ならないような位置に配置されるため、単結晶半導体層１１５に異物が付着すること、または傷が付くことを防ぎ、質的に均一な単結晶半導体層をベース基板１０１上に形成することができる。
【０１５６】
以下、加熱処理工程の詳細及び以降の工程については、実施の形態１で示したものと同様なので、そちらを参照されたい。
【０１５７】
以上の工程より、単結晶シリコン基板よりも大面積な基板に、均一な質を有する複数の単結晶半導体層が形成されたＳＯＩ基板を提供することができる。また、本実施の形態に示すＳＯＩ基板を用いることで、例えば、半導体集積回路等の半導体装置の生産性を向上させることができる。
【０１５８】
本実施の形態では、単結晶半導体基板１１１の分離熱処理の際に、各凹部３１の間に支持部３２を有する第３のトレイ３０を用いることにより、加熱処理の際に第３のトレイ３０の支持部３２とベース基板１０１との接触面積を低減し、第３のトレイ３０の支持部３２と単結晶半導体基板１１１との距離を大きくすることができる。これにより、ベース基板１０１及び単結晶半導体基板１１１に対する第３のトレイ３０の熱分布の影響を低減することができるので、各単結晶半導体基板１１１の熱分布を均一にして、単結晶半導体層１１５の分離を行うことができ、質的に均一な単結晶半導体層１１５をベース基板１０１上に形成することができる。
【０１５９】
また実施の形態１と同様に、単結晶半導体基板１１１と第３のトレイ３０を接触させることなく、熱処理を行うことができる。これにより、各単結晶半導体基板１１１の熱分布を均一にして、単結晶半導体層１１５の分離を行うことができ、均一な質を有する単結晶半導体層１１５をベース基板１０１上に形成することができる。
【０１６０】
また実施の形態１と同様に、単結晶半導体基板１１７の凸部１３０が単結晶半導体層１１５と重なる位置に配置されることを防ぐことができる。これにより、分離した単結晶半導体基板１１７の残存した脆化層１３３の破裂による単結晶半導体層１１５への異物の付着や傷を防ぐことができる。
【０１６１】
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用いることができることとする。
【０１６２】
（実施の形態３）
本実施の形態では、単結晶半導体基板の再生処理について説明する。図８（Ｃ）及び図１２（Ｂ）に示す単結晶半導体層１１５が分離された単結晶半導体基板１１７を再生処理する。図１４を用いて、単結晶半導体基板の再生処理を説明する。
【０１６３】
図８（Ｃ）及び図１２（Ｂ）の工程の後、図１４（Ａ）に示すように、単結晶半導体基板１１７の周囲には凸部１３０が形成され、凸部１３０は、ベース基板１０１に貼り付けられないで、残存した脆化層１３３、残存した単結晶半導体層１３５、残存した絶縁層１３２（残存した絶縁膜１３２ｂ、残存した絶縁膜１３２ａ）および残存した接合層１３４からなる。
【０１６４】
まず、残存した絶縁膜１３２ｂ、残存した絶縁膜１３２ａおよび残存した接合層１３４を除去するエッチング処理を行う。これらの膜が、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンで形成されている場合、フッ酸を用いたウエットエッチング処理を行う。このエッチング処理により、図１４（Ｂ）に示すように、単結晶半導体基板１１７が得られる。図１４（Ｃ）は、図１４（Ｂ）の鎖線ＸＹによる断面図である。
【０１６５】
次に、図１４（Ｂ）および図１４（Ｃ）に示す単結晶半導体基板１１７をエッチング処理して、残存した単結晶半導体層１３５及び残存した脆化層１３３を除去する。このエッチングにより、単結晶半導体基板１１７の残存した脆化層１３３のような水素を過剰に含んでいる領域を除去する。単結晶半導体基板１１７のエッチング処理はウエットエッチング処理が好ましく、エッチング液には、水酸化テトラメチルアンモニウム（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ、略称；ＴＭＡＨ）溶液を用いることができる。
【０１６６】
単結晶半導体基板１１７をエッチング処理して、図１４（Ｃ）に示す残存した単結晶半導体層１３５、残存した脆化層１３３を除去した後、その表面を研磨し、図１４（Ｄ）に示すような平滑な表面を有する単結晶半導体基板１１８を形成する。この単結晶半導体基板１１８を図２に示す単結晶半導体基板１１１として再利用することができる。
【０１６７】
研磨処理には、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、略称：ＣＭＰ）を用いることができる。単結晶半導体基板１１８の表面を平滑にするため、１μｍ〜１０μｍ程度研磨することが望ましい。研磨後は、単結晶半導体基板１１８表面に研磨粒子などが残るため、フッ酸洗浄やＲＣＡ洗浄を行う。なお、ＲＣＡ洗浄とは、米ＲＣＡ社が開発した半導体基板用の洗浄方法で、過酸化水素をベースに、アルカリや酸を加えた薬液を高温で用いる洗浄方法である。
【０１６８】
単結晶半導体基板１１８を再利用することで、ＳＯＩ基板１００の材料コストを削減することができる。
【０１６９】
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用いることができることとする。
【０１７０】
（実施の形態４）
本実施の形態では、実施の形態１または実施の形態２で示したＳＯＩ基板を用いた半導体装置の作製方法の一例として、半導体素子の一つである薄膜トランジスタを作製する方法を説明する。複数の薄膜トランジスタを組み合わせることで、各種の半導体装置が形成される。本実施の形態では、実施の形態１及び実施の形態２に示す作製方法で作製したＳＯＩ基板１００を用いることにする。
【０１７１】
まず、図１５（Ａ）に示すように、ベース基板１０１上の単結晶半導体層をエッチングにより所望の形状に加工（パターニング）することで、半導体膜６０３と半導体膜６０４とを形成する。
【０１７２】
半導体膜６０３と半導体膜６０４には、閾値電圧を制御するために、ボロン、アルミニウム、ガリウムなどのｐ型不純物、若しくはリン、砒素などのｎ型不純物が添加されていても良い。例えば、ｐ型を付与する不純物としてボロンを添加する場合、５×１０１６ｃｍ−３以上１×１０１７ｃｍ−３以下の濃度で添加すれば良い。閾値電圧を制御するための不純物の添加は、エッチングが行われる前の単結晶半導体層に対して行っても良いし、エッチング後の半導体膜６０３と半導体膜６０４に対して行っても良い。また、閾値電圧を制御するための不純物の添加を、単結晶半導体層を形成するための単結晶半導体基板に対して行っても良い。若しくは、不純物の添加を、閾値電圧を大まかに調整するために、単結晶半導体層を形成するための単結晶半導体基板に対して行った上で、閾値電圧を微調整するために、単結晶半導体層に対してまたは半導体膜６０３及び半導体膜６０４に対しても行うようにしても良い。
【０１７３】
また、半導体膜６０３と半導体膜６０４を形成した後、ゲート絶縁膜６０６を形成する前に水素化処理を行っても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
【０１７４】
次に、図１５（Ｂ）に示すように、半導体膜６０３と半導体膜６０４を覆うように、ゲート絶縁膜６０６を形成する。ゲート絶縁膜６０６は、高密度プラズマ処理を行うことにより半導体膜６０３と半導体膜６０４の表面を酸化または窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成される。この５〜１０ｎｍの絶縁膜をゲート絶縁膜６０６として用いる。
【０１７５】
上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜６０６と半導体膜６０３及び半導体膜６０４との界面準位密度をきわめて低くすることができる。また高密度プラズマ処理により半導体膜６０３及び半導体膜６０４を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることが出来る。また半導体膜６０３及び半導体膜６０４が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜６０３及び半導体膜６０４の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化反応が早く生じるのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
【０１７６】
または、半導体膜６０３と半導体膜６０４を熱酸化させることで、ゲート絶縁膜６０６を形成するようにしても良い。また、プラズマＣＶＤ法またはスパッタリング法などを用い、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルを含む膜を、単層で、または積層で形成することで、ゲート絶縁膜６０６を形成しても良い。
【０１７７】
または、水素を含んだゲート絶縁膜６０６を形成した後、３５０℃以上４５０℃以下の温度による加熱処理を行うことで、ゲート絶縁膜６０６中に含まれる水素を半導体膜６０３及び半導体膜６０４中に拡散させるようにしても良い。この場合、ゲート絶縁膜６０６は、プロセス温度を３５０℃以下で、プラズマＣＶＤ法で窒化シリコン又は窒化酸化シリコンを堆積することで、形成すれば良い。半導体膜６０３及び半導体膜６０４に水素を供給することで、半導体膜６０３及び半導体膜６０４中、及びゲート絶縁膜６０６と半導体膜６０３及び半導体膜６０４の界面での、捕獲中心となるような欠陥を効果的に低減することができる。
【０１７８】
次に、図１５（Ｃ）に示すように、ゲート絶縁膜６０６上に導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、半導体膜６０３と半導体膜６０４の上方に電極６０７を形成する。導電膜の形成にはＣＶＤ法、スパッタリング法等を用いることが出来る。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることが出来る。また、上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶シリコンなどの半導体を用いて形成しても良い。
【０１７９】
また、本実施の形態では電極６０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。電極６０７は積層された複数の導電膜で形成されていても良い。２つの導電膜の組み合わせとして、１層目に窒化タンタルまたはタンタル（Ｔａ）を、２層目にタングステン（Ｗ）を用いることが出来る。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型を付与する不純物がドーピングされたシリコンとニッケルシリサイド、ｎ型を付与する不純物がドーピングされたシリコンとタングステンシリサイド等も用いることが出来る。
【０１８０】
３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１８１】
なお、電極６０７を形成する際に用いるマスクとして、レジストの代わりに酸化シリコン、窒化酸化シリコン等をマスクとして用いてもよい。この場合、パターニングして酸化シリコン、窒化酸化シリコン等のマスクを形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅を有する電極６０７を形成することができる。またマスクを用いずに、液滴吐出法を用いて選択的に電極６０７を形成しても良い。
【０１８２】
なお、液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０１８３】
また、電極６０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化シリコンもしくは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄もしくはフッ化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
【０１８４】
次に、図１５（Ｄ）に示すように、電極６０７をマスクとして一導電型を付与する不純物元素を半導体膜６０３、半導体膜６０４に添加する。本実施の形態では、半導体膜６０４にｐ型を付与する不純物元素（例えばボロン）を、半導体膜６０３にｎ型を付与する不純物元素（例えばリンまたはヒ素）を添加する。なお、ｐ型を付与する不純物元素を半導体膜６０４に添加する際、ｎ型の不純物が添加される半導体膜６０３はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜６０３に添加する際、ｐ型の不純物が添加される半導体膜６０４はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。または、先に半導体膜６０３及び半導体膜６０４にｐ型もしくはｎ型のいずれか一方を付与する不純物元素を添加した後、一方の半導体膜のみに選択的により高い濃度でｐ型もしくはｎ型のうちの他方を付与する不純物元素のいずれか一方を添加するようにしても良い。上記不純物の添加により、半導体膜６０３に不純物領域６０８、半導体膜６０４に不純物領域６０９が形成される。
【０１８５】
次に、図１６（Ａ）に示すように、電極６０７の側面にサイドウォール６１０を形成する。サイドウォール６１０は、例えば、ゲート絶縁膜６０６及び電極６０７を覆うように新たに絶縁膜を形成し、垂直方向を主体とした異方性エッチングにより、新たに形成された該絶縁膜を部分的にエッチングすることで、形成することが出来る。上記異方性エッチングにより、新たに形成された絶縁膜が部分的にエッチングされて、電極６０７の側面にサイドウォール６１０が形成される。なお上記異方性エッチングにより、ゲート絶縁膜６０６も部分的にエッチングしても良い。サイドウォール６１０を形成するための絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、シリコン膜、酸化シリコン膜、窒化酸化シリコン膜や、有機樹脂などの有機材料を含む膜を、単層または積層で形成することができる。本実施の形態では、膜厚１００ｎｍの酸化シリコン膜をプラズマＣＶＤ法によって形成する。またエッチングガスとしては、ＣＨＦ３とヘリウムの混合ガスを用いることができる。なお、サイドウォール６１０を形成する工程は、これらに限定されるものではない。
【０１８６】
次に、図１６（Ｂ）に示すように、電極６０７及びサイドウォール６１０をマスクとして、半導体膜６０３の不純物領域６０８、半導体膜６０４の不純物領域６０９に一導電型を付与する不純物元素を添加する。なお、半導体膜６０３の不純物領域６０８、半導体膜６０４の不純物領域６０９には、それぞれ先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。また、ｐ型を付与する不純物元素を半導体膜６０４の不純物領域６０９に添加する際、ｎ型の不純物が添加される半導体膜６０３はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜６０３の不純物領域６０８に添加する際、ｐ型の不純物が添加される半導体膜６０４はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。
【０１８７】
上記不純物元素の添加により、半導体膜６０３に、一対の高濃度不純物領域６１１と、一対の低濃度不純物領域６１２と、チャネル形成領域６１３とが形成される。また上記不純物元素の添加により、半導体膜６０４に、一対の高濃度不純物領域６１４と、一対の低濃度不純物領域６１５と、チャネル形成領域６１６とが形成される。高濃度不純物領域６１１、６１４はソース又はドレインとして機能し、低濃度不純物領域６１２、６１５はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。
【０１８８】
なお、半導体膜６０４上に形成されたサイドウォール６１０と、半導体膜６０３上に形成されたサイドウォール６１０は、キャリアが移動する方向における幅が同じになるように形成しても良いが、該幅が異なるように形成しても良い。ｐ型トランジスタとなる半導体膜６０４上のサイドウォール６１０の幅は、ｎ型トランジスタとなる半導体膜６０３上のサイドウォール６１０の幅よりも長くすると良い。なぜならば、ｐ型トランジスタにおいてソース及びドレインを形成するために注入されるボロンは拡散しやすく、短チャネル効果を誘起しやすいためである。ｐ型トランジスタにおいて、サイドウォール６１０の幅をより長くすることで、ソース及びドレインに高濃度のボロンを添加することが可能となり、ソース及びドレインを低抵抗化することができる。
【０１８９】
次に、ソース及びドレインをさらに低抵抗化するために、半導体膜６０３、半導体膜６０４をシリサイド化することで、シリサイド層を形成しても良い。シリサイド化は、半導体膜に金属を接触させ、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、半導体層中のシリコンと金属とを反応させて行う。シリサイド層としては、コバルトシリサイド若しくはニッケルシリサイドを用いれば良い。半導体膜６０３、半導体膜６０４の厚さが薄い場合には、この領域の半導体膜６０３、半導体膜６０４の底部までシリサイド反応を進めても良い。シリサイド化に用いる金属の材料として、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いることができる。また、レーザ照射やランプなどの光照射によってシリサイドを形成しても良い。
【０１９０】
上述した一連の工程により、ｎチャネル型トランジスタ６１７と、ｐチャネル型トランジスタ６１８とが形成される。
【０１９１】
次に図１６（Ｃ）に示すように、トランジスタ６１７、トランジスタ６１８を覆うように絶縁膜６１９を形成する。絶縁膜６１９は必ずしも設ける必要はないが、絶縁膜６１９を形成することで、アルカリ金属やアルカリ土類金属などの不純物がトランジスタ６１７、トランジスタ６１８へ侵入するのを防ぐことが出来る。具体的には絶縁膜６１９として、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、酸化アルミニウム、酸化シリコンなどを用いるのが望ましい。本実施の形態では、膜厚６００ｎｍ程度の窒化酸化シリコン膜を、絶縁膜６１９として用いる。この場合、上記水素化の工程は、該窒化酸化シリコン膜形成後に行っても良い。
【０１９２】
次に、トランジスタ６１７、トランジスタ６１８を覆うように、絶縁膜６１９上に絶縁膜６２０を形成する。絶縁膜６２０は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化シリコン、窒化シリコン、窒化酸化シリコン、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜６２０を形成しても良い。絶縁膜６２０は、その表面をＣＭＰ（化学機械研磨）法などにより平坦化させても良い。
【０１９３】
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち、少なくとも１種を有していても良い。
【０１９４】
絶縁膜６２０の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
【０１９５】
次に、図１７に示すように、半導体膜６０３と半導体膜６０４がそれぞれ一部露出するように絶縁膜６１９及び絶縁膜６２０にコンタクトホールを形成する。そして、該コンタクトホールを介して半導体膜６０３と半導体膜６０４に接する導電膜６２１、６２２を形成する。コンタクトホール開口時のエッチングに用いられるガスは、ＣＨＦ３とＨｅの混合ガスを用いたが、これに限定されるものではない。
【０１９６】
導電膜６２１、６２２は、ＣＶＤ法やスパッタリング法等により形成することができる。具体的に導電膜６２１、６２２として、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。導電膜６２１、６２２は、上記金属が用いられた膜を単層または複数積層させて形成することが出来る。
【０１９７】
アルミニウムを主成分とする合金の例として、アルミニウムを主成分としニッケルを含むものが挙げられる。また、アルミニウムを主成分とし、ニッケルと、炭素またはシリコンの一方または両方とを含むものも例として挙げることが出来る。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜６２１、６２２を形成する材料として最適である。特にアルミニウムシリコン（Ａｌ−Ｓｉ）膜は、導電膜６２１、６２２をパターニングで形成するとき、レジストベークにおけるヒロックの発生をアルミニウム膜に比べて防止することができる。また、シリコン（Ｓｉ）の代わりに、アルミニウム膜に０．５％程度のＣｕを混入させても良い。
【０１９８】
導電膜６２１、６２２は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物を用いて形成された膜である。アルミニウムシリコン（Ａｌ−Ｓｉ）膜を間に挟むようにバリア膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、半導体膜６０３と半導体膜６０４上に薄い酸化膜ができていたとしても、バリア膜に含まれるチタンがこの酸化膜を還元し、導電膜６２１、６２２と、半導体膜６０３及び半導体膜６０４とがそれぞれ良好なコンタクトをとることができる。またバリア膜を複数積層するようにして用いても良い。その場合、例えば、導電膜６２１、６２２を下層からチタン（Ｔｉ）、窒化チタン、アルミニウムシリコン（Ａｌ−Ｓｉ）、チタン（Ｔｉ）、窒化チタンの５層構造とすることが出来る。
【０１９９】
また、導電膜６２１、６２２として、ＷＦ６ガスとＳｉＨ４ガスから化学気相成長法で形成したタングステンシリサイドを用いても良い。また、ＷＦ６を水素還元して形成したタングステンを、導電膜６２１、６２２として用いても良い。
【０２００】
なお、導電膜６２１はｎチャネル型トランジスタ６１７の高濃度不純物領域６１１に接続されている。導電膜６２２はｐチャネル型トランジスタ６１８の高濃度不純物領域６１４に接続されている。
【０２０１】
図１７には、ｎチャネル型トランジスタ６１７及びｐチャネル型トランジスタ６１８の上面図が示されている。ただしこの上面図では導電膜６２１、６２２、絶縁膜６１９、絶縁膜６２０を省略した図を示している。
【０２０２】
また、本実施の形態では、ｎチャネル型トランジスタ６１７とｐチャネル型トランジスタ６１８が、それぞれゲートとして機能する電極６０７を１つずつ有する場合を例示しているが、本実施の形態はこの構成に限定されない。本実施の形態で作製されるトランジスタは、ゲートとして機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造を有していても良い。
【０２０３】
また、本実施の形態で作製される半導体装置が有するトランジスタは、ゲートプレナー構造を有していても良い。
【０２０４】
なお、ＳＯＩ基板が有する半導体膜は、ほぼ単結晶に近いものが得られる。そのため、多結晶の半導体膜と比べて、配向のばらつきが小さいのでトランジスタの閾値電圧のばらつきを小さくすることができる。また、多結晶の半導体膜とは異なり結晶粒界が殆ど見られないので、結晶粒界に起因するリーク電流を抑え、半導体装置の省電力化を実現することができる。そしてレーザ結晶化により得られる多結晶の半導体膜では、ビームスポット内のエネルギー密度の分布に起因して、半導体膜の表面に突起（リッジ）が現れやすい。しかし、ＳＯＩ基板が有する半導体膜は、貼り合わせにより生じた半導体膜内の欠陥を修復できる程度に、低いエネルギー密度で照射すれば良い。よって、ＳＯＩ基板が有する半導体膜の表面の平坦性は、レーザ結晶化により得られる多結晶の半導体膜に比べて飛躍的に高いため、ＳＯＩ基板が有する半導体膜上に形成されるゲート絶縁膜の膜厚を５ｎｍ乃至５０ｎｍ程度まで薄くすることが可能である。よって、ゲート電圧を抑えつつも高いオン電流を得ることができる。また、レーザ結晶化により得られる多結晶の半導体膜を用いる場合、高い移動度を得るために、レーザ光の走査方向に沿ってトランジスタが有する半導体膜の配置を決める必要があったが、ＳＯＩ基板が有する半導体膜ではその必要がないため、半導体装置の設計における制約が少なくなる。
【０２０５】
（実施の形態５）
本実施の形態では、実施の形態１または実施の形態２で示したＳＯＩ基板を用いた半導体装置が有する各種回路の具体的な構成について、インバータを例に挙げて説明する。インバータの回路図を図１８（Ａ）に、また図１８（Ａ）に示すインバータの上面図を図１８（Ｂ）に、一例として示す。
【０２０６】
図１８（Ａ）に示すインバータは、ｐチャネル型のトランジスタ２００１と、ｎチャネル型のトランジスタ２００２とを有する。トランジスタ２００１とトランジスタ２００２は直列に接続されている。具体的には、トランジスタ２００１のドレインとトランジスタ２００２のドレインが接続されている。そして、トランジスタ２００１のドレイン及びトランジスタ２００２のドレインの電位は、出力端子ＯＵＴに与えられる。
【０２０７】
また、トランジスタ２００１のゲートとトランジスタ２００２のゲートは接続されている。そして、入力端子ＩＮに入力された信号の電位は、トランジスタ２００１のゲート及びトランジスタ２００２のゲートに与えられる。トランジスタ２００１のソースにはハイレベルの電圧ＶＤＤが与えられ、トランジスタ２００２のソースにはローレベルの電圧ＶＳＳが与えられる。
【０２０８】
図１８（Ｂ）に示すインバータでは、トランジスタ２００１は半導体膜２０１０を有し、トランジスタ２００２は半導体膜２００８を有する。また、トランジスタ２００１のドレインと、トランジスタ２００２のドレインは、配線２００３を介して電気的に接続されている。そして配線２００３は配線２００４に接続されている。よって、トランジスタ２００１のドレイン及びトランジスタ２００２のドレインの電位は、配線２００３及び配線２００４を介して、出力端子ＯＵＴの電位として後段の回路に与えられる。
【０２０９】
また、図１８（Ｂ）に示すインバータでは、配線２００５の一部がトランジスタ２００１のゲート及びトランジスタ２００２のゲートとして機能している。そして配線２００５に与えられた電位が、入力端子ＩＮの電位としてトランジスタ２００１のゲート及びトランジスタ２００２のゲートに与えられる。そしてトランジスタ２００１のソースには、配線２００６を介して電圧ＶＤＤが与えられ、トランジスタ２００２のソースには、配線２００７を介して電圧ＶＳＳが与えられている。
【０２１０】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２１１】
（実施の形態６）
本実施の形態では、実施の形態１または実施の形態２で示したＳＯＩ基板を用いた半導体装置が有する各種回路の具体的な構成について、ＮＡＮＤ回路を例に挙げて説明する。ＮＡＮＤ回路の回路図を図１９（Ａ）に、また図１９（Ａ）に示すＮＡＮＤ回路の上面図を図１９（Ｂ）に、一例として示す。
【０２１２】
図１９（Ａ）に示すＮＡＮＤ回路は、ｐチャネル型のトランジスタ３００１と、ｐチャネル型のトランジスタ３００２と、ｎチャネル型のトランジスタ３００３と、ｎチャネル型のトランジスタ３００４とを有する。トランジスタ３００１と、トランジスタ３００３と、トランジスタ３００４とは、順に直列に接続されている。またトランジスタ３００１と、トランジスタ３００２とは並列に接続されている。
【０２１３】
具体的には、トランジスタ３００１のソースとドレインは、一方にはハイレベルの電圧ＶＤＤが与えられ、他方は出力端子ＯＵＴに接続されている。トランジスタ３００２のソースとドレインは、一方にはハイレベルの電圧ＶＤＤが与えられ、他方は出力端子ＯＵＴに接続されている。トランジスタ３００４のソースとドレインは、一方にはローレベルの電圧ＶＳＳが与えられている。トランジスタ３００３のソースとドレインは、一方は出力端子ＯＵＴに接続されている。そして、トランジスタ３００３のソースとドレインの他方と、トランジスタ３００４のソースとドレインの他方とが接続されている。トランジスタ３００１のゲートと、トランジスタ３００３のゲートには、入力端子ＩＮ１の電位が与えられる。またトランジスタ３００２のゲートと、トランジスタ３００４のゲートには、入力端子ＩＮ２の電位が与えられる。
【０２１４】
図１９（Ｂ）に示すＮＡＮＤ回路では、並列に接続されているトランジスタ３００１とトランジスタ３００２とが、半導体膜３００５を共有している。また直列に接続されているトランジスタ３００３とトランジスタ３００４とが、半導体膜３００６を共有している。また配線３００７の一部はトランジスタ３００１のゲート及びトランジスタ３００３のゲートとして機能している。そして配線３００７に与えられた電位が、入力端子ＩＮ１の電位としてトランジスタ３００１のゲート及びトランジスタ３００３のゲートに与えられる。配線３００８の一部はトランジスタ３００２のゲート及びトランジスタ３００４のゲートとして機能している。そして配線３００８に与えられた電位が、入力端子ＩＮ２の電位としてトランジスタ３００２のゲート及びトランジスタ３００４のゲートに与えられる。
【０２１５】
ハイレベルの電圧ＶＤＤは、配線３００９を介してトランジスタ３００１のソースとドレインの一方、及びトランジスタ３００２のソースとドレインの一方に与えられる。またローレベルの電圧ＶＳＳは、配線３０１０を介してトランジスタ３００４のソースとドレインの一方に与えられる。トランジスタ３００１のソースとドレインの他方、トランジスタ３００２のソースとドレインの他方、及びトランジスタ３００３のソースとドレインの一方は、その電位が配線３０１１及び配線３０１２を介して出力端子ＯＵＴの電位として後段の回路に与えられる。
【０２１６】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２１７】
（実施の形態７）
本実施の形態では、実施の形態１または実施の形態２で示したＳＯＩ基板を用いた半導体装置の一つであるＲＦタグの構成について説明する。図２０（Ａ）は該ＲＦタグの一形態を示すブロック図である。図２０（Ａ）においてＲＦタグ５００は、アンテナ５０１と、集積回路５０２とを有している。集積回路５０２は、電源回路５０３、復調回路５０４、変調回路５０５、レギュレータ５０６、制御回路５０７、メモリ５０９を有している。
【０２１８】
質問器から電波が送られてくると、アンテナ５０１において該電波が交流電圧に変換される。電源回路５０３では、アンテナ５０１からの交流電圧を整流し、電源用の電圧を生成する。電源回路５０３において生成された電源用の電圧は、制御回路５０７とレギュレータ５０６に与えられる。レギュレータ５０６は、電源回路５０３からの電源用の電圧を安定化させるか、またはその高さを調整した後、集積回路５０２内の復調回路５０４、変調回路５０５、制御回路５０７またはメモリ５０９などの各種回路に供給する。
【０２１９】
復調回路５０４は、アンテナ５０１からの交流電圧を復調して信号を生成し、後段の制御回路５０７に出力する。制御回路５０７は復調回路５０４から入力された信号に従って演算処理を行い、別途信号を生成する。上記演算処理を行う際に、メモリ５０９は一次キャッシュメモリまたは二次キャッシュメモリとして用いることが出来る。また、制御回路５０７は、復調回路５０４から入力された信号を解析し、質問器から送られてきた命令の内容に従って、メモリ５０９内の情報の出力、またはメモリ５０９内における命令の内容の保存を行う。制御回路５０７から出力される信号は符号化され、変調回路５０５に送られる。変調回路５０５は該信号に従ってアンテナ５０１が受信している電波を変調する。アンテナ５０１において変調された電波は質問器で受け取られる。そしてＲＦタグ５００から出力された情報を知ることができる。
【０２２０】
このようにＲＦタグ５００と質問器との通信は、キャリア（搬送波）として用いる電波を変調することで行われる。キャリアは、１２５ｋＨｚ、１３．５６ＭＨｚ、９５０ＭＨｚなど規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いても良い。
【０２２１】
信号の伝送方式は、キャリアの波長によって電磁結合方式、電磁誘導方式、マイクロ波方式など様々な種類に分類することが出来る。
【０２２２】
メモリ５０９は不揮発性メモリであっても揮発性メモリであってもどちらでも良い。メモリ５０９として、例えばＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ、ＥＥＰＲＯＭ、ＦｅＲＡＭなどを用いることが出来る。
【０２２３】
本実施の形態では、アンテナ５０１を有するＲＦタグ５００の構成について説明しているが、本実施の形態のＲＦタグは必ずしもアンテナを有していなくとも良い。また図２０（Ａ）に示したＲＦタグに、発振回路または二次電池を設けても良い。
【０２２４】
また、図２０（Ａ）では、アンテナを１つだけ有するＲＦタグの構成について説明したが、本実施の形態はこの構成に限定されない。電力を受信するためのアンテナと、信号を受信するためのアンテナとの、２つのアンテナを有していても良い。アンテナが１つだと、例えば９５０ＭＨｚの電波で電力の供給と信号の伝送を両方行う場合、遠方まで大電力が伝送され、他の無線機器の受信妨害を起こす可能性がある。そのため、電力の供給は電波の周波数を下げて近距離にて行う方が望ましいが、この場合通信距離は必然的に短くなってしまう。しかしアンテナが２つあると、電力を供給する電波の周波数と、信号を送るための電波の周波数とを使い分けることができる。例えば電力を送る際は電波の周波数を１３．５６ＭＨｚとして磁界を用い、信号を送る際は電波の周波数を９５０ＭＨｚとして電界を用いることができる。このように機能に合わせてアンテナを使い分けることによって、電力の供給は近距離のみの通信とし、信号の伝送は遠距離も可能なものとすることができる。
【０２２５】
ＳＯＩ基板１００を用いた半導体装置の一つであるＲＦタグは、絶縁表面を有する基板もしくは絶縁基板上に接合された単結晶半導体層（ＳＯＩ層）によって集積回路５０２を形成できるので、処理速度の高速化のみならず低消費電力化を図ることができる。また、ＳＯＩ基板１００を用いた半導体装置ではベース基板を大型化しながら生産性を高めることができるので、ＲＦタグ一つあたりの価格を抑えることが可能となる。
【０２２６】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２２７】
次に、ＳＯＩ基板１００を用いた半導体装置の一つであるＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）の構成について説明する。
【０２２８】
図２０（Ｂ）に、本実施の形態のＣＰＵの構成をブロック図で示す。図２０（Ｂ）に示すＣＰＵは、基板８００上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）８０１、演算回路用制御部（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）８０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）８０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）８０４、タイミング制御部（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）８０５、レジスタ（Ｒｅｇｉｓｔｅｒ）８０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）８０７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）８０８、メモリ８０９、メモリ用インターフェース８２０を主に有している。メモリ８０９及びメモリ用インターフェース８２０は、別チップに設けても良い。勿論、図２０（Ｂ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２２９】
バスインターフェース８０８を介してＣＰＵに入力された命令は、命令解析部８０３においてデコードされた後、演算回路用制御部８０２、割り込み制御部８０４、レジスタ制御部８０７、タイミング制御部８０５に入力される。演算回路用制御部８０２、割り込み制御部８０４、レジスタ制御部８０７、タイミング制御部８０５は、デコードされた命令にもとづき、各種制御を行なう。具体的には演算回路用制御部８０２は、演算回路８０１の動作を制御するための信号を生成する。また、割り込み制御部８０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部８０７は、レジスタ８０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ８０６の読み出しや書き込みを行なう。
【０２３０】
また、タイミング制御部８０５は、演算回路８０１、演算回路用制御部８０２、命令解析部８０３、割り込み制御部８０４、レジスタ制御部８０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部８０５は、基準クロック信号をもとに、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
【０２３１】
ＳＯＩ基板１００を用いた半導体装置の一つであるＣＰＵは、絶縁表面を有する基板もしくは絶縁基板上に接合された単結晶半導体層（ＳＯＩ層）によって集積回路を形成できるので、処理速度の高速化のみならず低消費電力化を図ることができる。また、ＳＯＩ基板１００を用いた半導体装置ではベース基板を大型化しながら生産性を高めることができるので、ＣＰＵ一つあたりの価格を抑えることが可能となる。
【０２３２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２３３】
（実施の形態８）
本実施の形態では、実施の形態１または実施の形態２で示したＳＯＩ基板を用いた半導体装置の一つである、アクティブマトリクス型の半導体表示装置の構成について説明する。
【０２３４】
アクティブマトリクス型の発光装置は、各画素に表示素子に相当する発光素子が設けられている。発光素子は自ら発光するため視認性が高く、液晶表示装置で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。本実施の形態では、発光素子の１つである有機発光素子（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を用いた発光装置について説明するが、本実施の形態で作製される半導体表示装置は、他の発光素子を用いた発光装置であっても良い。
【０２３５】
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）が得られる材料を含む層（以下、電界発光層と記す）と、陽極層と、陰極層とを有している。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本実施の形態で作製される発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
【０２３６】
図２１（Ａ）に、本実施の形態の発光装置の断面図を示す。図２１（Ａ）に示す発光装置は、駆動回路に用いられるトランジスタ１６０１、トランジスタ１６０２と、画素に用いられる駆動用トランジスタ１６０４、スイッチング用トランジスタ１６０３とを素子基板１６００上に有している。また、図２１（Ａ）に示す発光装置は、素子基板１６００上において、画素に発光素子１６０５を有している。
【０２３７】
発光素子１６０５は、画素電極１６０６と、電界発光層１６０７と、対向電極１６０８とを有している。画素電極１６０６と対向電極１６０８は、いずれか一方が陽極であり、他方が陰極である。
【０２３８】
陽極は、酸化シリコンを含むインジウム錫酸化物（ＩＴＳＯ）、インジウム錫酸化物（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などの透光性酸化物導電材料を用いることができる。また、陽極は、透光性酸化物導電材料の他に、例えば窒化チタン、窒化ジルコニウム、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｇ、Ａｌ等の１つまたは複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。ただし透光性酸化物導電材料以外の材料で陽極側から光を取り出す場合、光が透過する程度の膜厚（好ましくは、５ｎｍ〜３０ｎｍ程度）で形成する。
【０２３９】
なお、陽極として導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いることもできる。導電性組成物は、陽極となる導電膜のシート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【０２４０】
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えばπ電子共役系導電性高分子として、ポリアニリン及びまたはその誘導体、ポリピロール及びまたはその誘導体、ポリチオフェン及びまたはその誘導体、これらの２種以上の共重合体などがあげられる。
【０２４１】
共役導電性高分子の具体例としては、ポリピロ−ル、ポリ（３−メチルピロ−ル）、ポリ（３−ブチルピロ−ル）、ポリ（３−オクチルピロ−ル）、ポリ（３−デシルピロ−ル）、ポリ（３，４−ジメチルピロ−ル）、ポリ（３，４−ジブチルピロ−ル）、ポリ（３−ヒドロキシピロ−ル）、ポリ（３−メチル−４−ヒドロキシピロ−ル）、ポリ（３−メトキシピロ−ル）、ポリ（３−エトキシピロ−ル）、ポリ（３−オクトキシピロ−ル）、ポリ（３−カルボキシルピロ−ル）、ポリ（３−メチル−４−カルボキシルピロ−ル）、ポリ（Ｎ−メチルピロール）、ポリチオフェン、ポリ（３−メチルチオフェン）、ポリ（３−ブチルチオフェン）、ポリ（３−オクチルチオフェン）、ポリ（３−デシルチオフェン）、ポリ（３−ドデシルチオフェン）、ポリ（３−メトキシチオフェン）、ポリ（３−エトキシチオフェン）、ポリ（３−オクトキシチオフェン）、ポリ（３−カルボキシルチオフェン）、ポリ（３−メチル−４−カルボキシルチオフェン）、ポリ（３，４−エチレンジオキシチオフェン）、ポリアニリン、ポリ（２−メチルアニリン）、ポリ（２−オクチルアニリン）、ポリ（２−イソブチルアニリン）、ポリ（３−イソブチルアニリン）、ポリ（２−アニリンスルホン酸）、ポリ（３−アニリンスルホン酸）等が挙げられる。
【０２４２】
上記導電性高分子を、単独で導電性組成物として陽極に使用してもよいし、導電性組成物の膜の厚さの均一性、膜強度等の膜特性を調整するために有機樹脂を添加して使用することができる。
【０２４３】
有機樹脂としては、導電性高分子と相溶または混合分散可能であれば熱硬化性樹脂であってもよく、熱可塑性樹脂であってもよく、光硬化性樹脂であってもよい。例えば、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル系樹脂、ポリイミド、ポリアミドイミド等のポリイミド系樹脂、ポリアミド６、ポリアミド６６、ポリアミド１２、ポリアミド１１等のポリアミド樹脂、ポリフッ化ビニリデン、ポリフッ化ビニル、ポリテトラフルオロエチレン、エチレンテトラフルオロエチレンコポリマ−、ポリクロロトリフルオロエチレン等のフッ素樹脂、ポリビニルアルコ−ル、ポリビニルエ−テル、ポリビニルブチラ−ル、ポリ酢酸ビニル、ポリ塩化ビニル等のビニル樹脂、エポキシ樹脂、キシレン樹脂、アラミド樹脂、ポリウレタン系樹脂、ポリウレア系樹脂、メラミン樹脂、フェノ−ル系樹脂、ポリエ−テル、アクリル系樹脂及びこれらの共重合体等が挙げられる。
【０２４４】
さらに、導電性組成物の電気伝導度を調整するために、導電性組成物にアクセプタ性またはドナー性ド−パントをド−ピングすることにより、共役導電性高分子の共役電子の酸化還元電位を変化させてもよい。
【０２４５】
アクセプタ性ド−パントとしては、ハロゲン化合物、ルイス酸、プロトン酸、有機シアノ化合物、有機金属化合物等を使用することができる。ハロゲン化合物としては、塩素、臭素、ヨウ素、塩化ヨウ素、臭化ヨウ素、フッ化ヨウ素等が挙げられる。ルイス酸としては五フッ化燐、五フッ化ヒ素、五フッ化アンチモン、三フッ化硼素、三塩化硼素、三臭化硼素等が挙げられる。プロトン酸としては、塩酸、硫酸、硝酸、リン酸、ホウフッ化水素酸、フッ化水素酸、過塩素酸等の無機酸と、有機カルボン酸、有機スルホン酸等の有機酸を挙げることができる。有機カルボン酸及び有機スルホン酸としては、前記カルボン酸化合物及びスルホン酸化合物を使用することができる。有機シアノ化合物としては、共役結合に二つ以上のシアノ基を含む化合物が使用できる。例えば、テトラシアノエチレン、テトラシアノエチレンオキサイド、テトラシアノベンゼン、テトラシアノキノジメタン、テトラシアノアザナフタレン等を挙げられる。
【０２４６】
ドナー性ドーパントとしては、アルカリ金属、アルカリ土類金属、４級アンモニウム化合物等を挙げることができる。
【０２４７】
導電性組成物を、水または有機溶剤（アルコール系溶剤、ケトン系溶剤、エステル系溶剤、炭化水素系溶剤、芳香族系溶剤など）に溶解させて、湿式法により陽極となる薄膜を形成することができる。
【０２４８】
導電性組成物を溶解する溶媒としては、特に限定することはなく、上記した導電性高分子及び有機樹脂などの高分子樹脂化合物を溶解するものを用いればよく、例えば、水、メタノール、エタノール、プロピレンカーボネート、Ｎ‐メチルピロリドン、ジメチルホルムアミド、ジメチルアセトアミド、シクロヘキサノン、アセトン、メチルエチルケトン、メチルイソブチルケトン、トルエンなどの単独もしくは混合溶剤に溶解すればよい。
【０２４９】
導電性組成物の成膜は上述のように溶媒に溶解した後、塗布法、コーティング法、液滴吐出法（インクジェット法ともいう）、印刷法等の湿式法を用いて成膜することができる。溶媒の乾燥は、熱処理を行ってもよいし、減圧下で行ってもよい。また、有機樹脂が熱硬化性の場合は、さらに加熱処理を行い、光硬化性の場合は、光照射処理を行えばよい。
【０２５０】
陰極は、一般的に仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることができる。具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属を用いて形成することもできる。また、電子注入性の高い材料を含む層を陰極に接するように形成することで、アルミニウムや、透光性酸化物導電材料等を用いた、通常の導電膜も用いることができる。
【０２５１】
電界発光層１６０７は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良く、各層には有機材料のみならず無機材料が含まれていても良い。電界発光層１６０７におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。複数の層で構成されている場合、画素電極１６０６が陰極だとすると、画素電極１６０６上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお画素電極１６０６が陽極に相当する場合は、電界発光層１６０７を、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層して形成する。
【０２５２】
また電界発光層１６０７は、高分子系有機化合物、中分子系有機化合物（昇華性を有さず、連鎖する分子の長さが１０μｍ以下の有機化合物）、低分子系有機化合物、無機化合物のいずれを用いていても、液滴吐出法で形成することが可能である。また中分子系有機化合物、低分子系有機化合物、無機化合物は蒸着法で形成しても良い。
【０２５３】
なお、スイッチング用トランジスタ１６０３、駆動用トランジスタ１６０４は、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造を有していても良い。
【０２５４】
次に、図２１（Ｂ）に、本実施の形態の液晶表示装置の断面図を示す。図２１（Ｂ）に示す液晶表示装置は、駆動回路に用いられるトランジスタ１６１１、トランジスタ１６１２と、画素においてスイッチング素子として機能するトランジスタ１６１３とを素子基板１６１０上に有している。また、図２１（Ｂ）に示す液晶表示装置は、素子基板１６１０と対向基板１６１４の間に液晶セル１６１５を有している。
【０２５５】
液晶セル１６１５は、素子基板１６１０に形成された画素電極１６１６と、対向基板１６１４に形成された対向電極１６１７と、画素電極１６１６と対向電極１６１７の間に設けられた液晶１６１８とを有している。画素電極１６１６には、例えば酸化インジウムスズ（ＩＴＳＯ）、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などを用いることができる。
【０２５６】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２５７】
（実施の形態９）
実施の形態１または実施の形態２で示したＳＯＩ基板を用いた半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機または電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）などが挙げられる。これら電子機器の具体例を図２２に示す。
【０２５８】
図２２（Ａ）は携帯電話であり、本体２１０１、表示部２１０２、音声入力部２１０３、音声出力部２１０４、操作キー２１０５を有する。表示部２１０２またはその他の信号処理回路に実施の形態１又は実施の形態２に示す作製方法で形成された半導体装置を用いることで、コストを抑えた携帯電話が得られる。
【０２５９】
図２２（Ｂ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を有する。表示部２６０２またはその他の信号処理回路に実施の形態１又は実施の形態２に示す作製方法で形成された半導体装置を用いることで、コストを抑えたビデオカメラが得られる。
【０２６０】
図２２（Ｃ）は映像表示装置であり、筐体２４０１、表示部２４０２、スピーカー部２４０３等を有する。表示部２４０２またはその他の信号処理回路に実施の形態１又は実施の形態２に示す作製方法で形成された半導体装置を用いることで、コストを抑えた映像表示装置が得られる。なお、映像表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの、映像を表示するための全ての映像表示装置が含まれる。
【０２６１】
以上の様に、実施の形態１又は実施の形態２に示す作製方法で形成された半導体装置の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【０２６２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０２６３】
１０ 第１のトレイ
１１ 凹部
２０ 第２のトレイ
２１ 凹部
３０ 第３のトレイ
３１ 凹部
３２ 支持部
１００ ＳＯＩ基板
１０１ ベース基板
１０２ 絶縁層
１１１ 単結晶半導体基板
１１５ 単結晶半導体層
１１６ 単結晶半導体層
１１７ 単結晶半導体基板
１１８ 単結晶半導体基板
１１２ 絶縁層
１１３ 脆化層
１１４ 接合層
１２１ イオンビーム
１２２ レーザビーム
１３０ 凸部
１３２ 残存した絶縁層
１３３ 残存した脆化層
１３４ 残存した接合層
１３５ 残存した単結晶半導体層
【技術分野】
【０００１】
本発明は、絶縁膜を介して半導体層の設けられた基板、特にＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の作製方法に関する。
【背景技術】
【０００２】
近年、バルク状のシリコンウエハに代わり、絶縁表面に薄い単結晶半導体層が設けられたＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使った集積回路が開発されている。絶縁膜上に形成された薄い単結晶シリコン膜の特長を活かすことで、集積回路中のトランジスタ同士を完全に分離して形成することができる。またトランジスタを完全空乏型とすることができるため、高集積、高速駆動、低消費電圧など付加価値の高い半導体集積回路を実現することができる。
【０００３】
ＳＯＩ基板を製造する方法の１つとして、スマートカット（登録商標）法が挙げられる。スマートカット法を用いることにより、シリコン基板上だけでなく、ガラス基板等の絶縁基板上に単結晶シリコン膜を有するＳＯＩ基板も作製できる。（例えば、特許文献１参照）。スマートカット法を用いた、ガラス基板上に単結晶シリコン薄膜を有するＳＯＩ基板の作製方法の概要は以下のようになる。まず、単結晶シリコン片表面に二酸化珪素膜を形成する。次に、単結晶シリコン片に水素イオンを注入することによって単結晶シリコン片中の所定の深さに水素イオン打ち込み面を形成する。それから、二酸化珪素膜を介して、水素イオンを注入した単結晶シリコン片をガラス基板に接合させる。しかる後熱処理を施すことで、該水素イオン打ち込み面が劈開面となり、水素イオンを注入した単結晶シリコン片が薄膜状に分離し、接合させたガラス基板上に単結晶シリコン薄膜を形成することができる。このスマートカット法は水素イオン注入剥離法と呼ぶこともある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−８７６０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＳＯＩ基板は単結晶シリコンウエハの大きさに依存しており、大面積化を図ることは難しかった。大面積なベース基板に、保持用のトレイを用いて複数の単結晶シリコンウエハを貼り付け、水素イオン注入剥離法を行うことで、ＳＯＩ基板の大面積化を図ることができるが、その場合も各単結晶シリコンウエハ間で単結晶半導体層の分離に差が生じ、各単結晶半導体層の質が均一にならないという問題があった。
【０００６】
これは、ベース基板に貼り付けた単結晶シリコンウエハから単結晶半導体層を分離する熱処理時に、ベース基板及び各単結晶シリコンウエハの熱分布に偏りが生じることが主な理由と考えられる。
【０００７】
したがって、本発明の一態様は、単結晶シリコン基板よりも大面積な基板に、均一な質を有する複数の単結晶半導体層を貼り付けたＳＯＩ基板の作製方法を提供することを課題とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、単結晶半導体基板から単結晶半導体層を分離する熱処理の際、単結晶半導体基板及びベース基板の熱分布が均一になるようにする。該熱処理において、ベース基板支持及び単結晶半導体基板保持のトレイとして、ベース基板に貼り付けられた単結晶半導体基板と、凹部の底が接触しないほど深いトレイを用いて、単結晶半導体基板の熱分布の均一化を図る。また、該トレイの各々の凹部の間にベース基板支持部を設けることによって、該トレイとベース基板との接触面積を低減する。
【０００９】
本発明の一態様は、上面に接合層が形成され、所望の深さに脆化層が形成された複数の単結晶半導体基板と、ベース基板と、複数の凹部が設けられた第１のトレイと、複数の凹部が設けられた第２のトレイとを用意し、複数の単結晶半導体基板を、第１のトレイの複数の凹部に配置し、第１のトレイの複数の凹部に配置された複数の単結晶半導体基板を、接合層を介して、ベース基板に密接させることで、接合層の表面とベース基板表面とを接合させて、ベース基板と複数の単結晶半導体基板を貼り合わせ、第１のトレイを複数の単結晶半導体基板から外し、複数の単結晶半導体基板と第２のトレイに設けられた複数の凹部が重なるように、第２のトレイを配置し、第２のトレイに配置された複数の単結晶半導体基板の加熱処理によって脆化層に亀裂を生じさせ、各単結晶半導体基板から分離された複数の単結晶半導体層が密着されたベース基板を形成し、第１のトレイに設けられた複数の凹部の深さは、単結晶半導体基板の厚さより小さく、第２のトレイに設けられた複数の凹部の深さは、単結晶半導体基板の厚さより大きいことを特徴とするＳＯＩ基板の作製方法である。ここで、第１のトレイに設けられた複数の凹部の深さとは、図３（Ｂ）に示す、凹部１１の深さＤ１のことを指す。また、第２のトレイに設けられた複数の凹部の深さとは、図１１（Ｂ）に示す、凹部２１の深さＤ２のことを指す。
【００１０】
本発明の他の一態様は、上面に接合層が形成され、所望の深さに脆化層が形成された複数の単結晶半導体基板と、ベース基板と、複数の凹部が設けられた第１のトレイと、複数の凹部と各々の凹部の間に支持部とが設けられた第２のトレイとを用意し、複数の単結晶半導体基板を、第１のトレイの複数の凹部に配置し、第１のトレイの複数の凹部に配置された複数の単結晶半導体基板を、接合層を介して、ベース基板に密接させることで、接合層の表面とベース基板表面とを接合させて、ベース基板と複数の単結晶半導体基板を貼り合わせ、第１のトレイを複数の単結晶半導体基板から外し、複数の単結晶半導体基板と第２のトレイに設けられた複数の凹部が重なるように、第２のトレイを配置し、第２のトレイに配置された複数の単結晶半導体基板の加熱処理によって脆化層に亀裂を生じさせ、各単結晶半導体基板から分離された複数の単結晶半導体層が密着されたベース基板を形成し、第１のトレイに設けられた複数の凹部の深さは、単結晶半導体基板の厚さより小さく、第２のトレイに設けられた複数の凹部の深さと支持部の高さの和は、単結晶半導体基板の厚さより大きく、第２のトレイに設けられた各々の凹部の間の幅は、支持部の幅より大きいことを特徴とするＳＯＩ基板の作製方法である。ここで、第１のトレイに設けられた複数の凹部の深さとは、図３（Ｂ）に示す、凹部１１の深さＤ１のことを指す。また、第２のトレイに設けられた複数の凹部の深さとは、図１３（Ｂ）に示す、凹部３１の深さＤ３ａのことを指す。また、第２のトレイに設けられた支持部の高さとは、図１３（Ｂ）に示す、支持部３２の高さＤ３ｂのことを指す。また、第２のトレイに設けられた各々の凹部の間の幅とは、図１３（Ｂ）に示す、幅Ｄ４ａのことを指す。また、第２のトレイに設けられた支持部の幅とは、図１３（Ｂ）に示す、支持部３２の幅Ｄ４ｂのことを指す。
【００１１】
なお、第２のトレイは、複数の単結晶半導体基板と接触することなく配置することが好ましい。また、単結晶半導体層と分離した単結晶半導体基板は、第２のトレイに設けられた複数の凹部に保持されることが好ましい。また、第２のトレイに設けられた複数の凹部の底面の面積は、単結晶半導体基板の底面の面積の１．１倍以下とすることが好ましい。
【００１２】
また、接合層は、単結晶半導体基板に接して形成された絶縁層上に形成されていてもよい。また、絶縁層は、複数の絶縁膜からなる積層構造であってもよい。
【００１３】
また、脆化層の形成のためのソースガスに水素ガスを用い、水素ガスを励起して、Ｈ３＋を含むプラズマを生成し、プラズマに含まれるイオン種を加速して、単結晶半導体基板にドープすることで、脆化層を形成することが好ましい。
【００１４】
また、ベース基板は、ガラス基板であることが好ましい。また、第２のトレイは、石英ガラス、シリコン、シリコンカーバイド、または無アルカリガラスであることが好ましい。
【００１５】
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。また、本明細書において発明を特定するための事項として固有の名称を示すものではない。
【発明の効果】
【００１６】
本発明の一態様に示すＳＯＩ基板の作製方法によって、単結晶シリコン基板よりも大面積な基板に、均一な質を有する複数の単結晶半導体層が形成されたＳＯＩ基板を提供することができる。本発明の一態様に係るＳＯＩ基板を用いることで、例えば、半導体集積回路等の半導体装置の生産性を向上させることができる。なお、本明細書中において半導体装置とは半導体特性を利用することで機能しうる装置全般を示す。
【図面の簡単な説明】
【００１７】
【図１】本発明の一態様に係るＳＯＩ基板の構成の一例を示す外観図。
【図２】単結晶半導体基板の構成の一例を示す外観図。
【図３】トレイの構成の一例を示す図。
【図４】トレイに配置された複数の単結晶半導体基板を示す外観図。
【図５】トレイの構成例を示す上面図。
【図６】トレイの構成例を示す上面図。
【図７】本発明の一態様に係るＳＯＩ基板の作製方法を示す断面図。
【図８】本発明の一態様に係るＳＯＩ基板の作製方法を示す断面図。
【図９】本発明の一態様に係るＳＯＩ基板の作製方法を示す断面図。
【図１０】本発明の一態様に係るＳＯＩ基板の作製方法を示す断面図。
【図１１】トレイの構成の一例を示す図。
【図１２】本発明の一態様に係るＳＯＩ基板の作製方法を示す断面図。
【図１３】トレイの構成の一例を示す図。
【図１４】単結晶半導体基板の再生処理を説明する図。
【図１５】本発明の一態様に係るＳＯＩ基板を用いた半導体装置の作製方法を示す図。
【図１６】本発明の一態様に係るＳＯＩ基板を用いた半導体装置の作製方法を示す図。
【図１７】本発明の一態様に係るＳＯＩ基板を用いた半導体装置の作製方法を示す図。
【図１８】本発明の一態様に係るＳＯＩ基板を用いて形成されるインバータの構成を示す図。
【図１９】本発明の一態様に係るＳＯＩ基板を用いて形成されるＮＡＮＤ回路の構成を示す図。
【図２０】本発明の一態様に係るＳＯＩ基板を用いて形成される半導体装置の構成を示す図。
【図２１】本発明の一態様に係るＳＯＩ基板を用いて形成される半導体装置の構成を示す図。
【図２２】本発明の一態様に係るＳＯＩ基板を用いて形成される半導体装置を用いた電子機器の図。
【発明を実施するための形態】
【００１８】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
本実施の形態では、複数の単結晶半導体層が基板上に設けられたＳＯＩ基板およびその作製方法について説明する。
【００２０】
図１は、ＳＯＩ基板１００の構成例を示す斜視図である。ＳＯＩ基板１００は、１枚のベース基板１０１に複数の単結晶半導体層１１６が貼り付けられている。各単結晶半導体層１１６は絶縁層１０２を介してベース基板１０１に設けられており、ＳＯＩ基板１００はいわゆるＳＯＩ構造の半導体基板である。
【００２１】
絶縁層１０２は、単層構造でも積層構造でもよい。本実施の形態では絶縁層１０２は３層構造であり、ベース基板１０１側から、接合層１１４、絶縁膜１１２ｂ、絶縁膜１１２ａが積層されている。
【００２２】
単結晶半導体層１１６は、単結晶半導体基板を薄膜化することで形成される層である。単結晶半導体基板には、市販の半導体基板を用いることができ、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板も用いることができる。
【００２３】
ベース基板１０１は、絶縁表面を有する基板を用いる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。好ましくはベース基板１０１としてガラス基板を用いるのがよい。ガラス基板には、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が５８０℃以上７５０℃以下（好ましくは、６００℃以上６８０℃以下）である基板を用いることが好ましい。また、半導体装置の汚染を抑えるため、ガラス基板は無アルカリガラス基板が好ましい。無アルカリガラス基板の材料には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料などがある。また、ベース基板１０１には、ガラス基板の他、セラミック基板、石英基板やサファイア基板などの絶縁体でなる絶縁性基板、金属やステンレスなどの導電体でなる導電性基板、シリコンやガリウムヒ素など半導体でなる半導体基板などを用いることができる。
【００２４】
ベース基板１０１には、３００ｍｍ×３００ｍｍ以上の基板を用いることが好ましい。例えば、このような大面積基板として、液晶パネルの製造用に開発されたマザーガラス基板が好適である。マザーガラス基板としては、例えば、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ、または７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）、第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）、第９世代（２４００ｍｍ×２８００ｍｍ）、第１０世代（２８５０ｍｍ×３０５０ｍｍ）などのサイズの基板が知られている。
【００２５】
マザーガラス基板のような大面積な基板をベース基板１０１として用いることで、ＳＯＩ基板の大面積化が実現できる。ＳＯＩ基板の大面積化が実現すれば、１枚のＳＯＩ基板から多数のＩＣ、ＬＳＩ等のチップを製造することができ、１枚の基板から製造されるチップ数が増加するので、生産性を飛躍的に向上させることができる。
【００２６】
以下、図２乃至図１３を参照して、図１に示すＳＯＩ基板１００の作製方法を説明する。
【００２７】
まず、単結晶半導体基板１１１を準備する。単結晶半導体基板１１１は所望の大きさ、形状に加工されている。図２は、単結晶半導体基板１１１の構成の一例を示す外観図である。矩形状のベース基板１０１に貼り合わせること、および縮小投影型露光装置などの露光装置の露光領域が矩形であること等を考慮すると、図２に示すように単結晶半導体基板１１１の形状は矩形であることが好ましい。なお、特段の断りが無い限り、矩形には正方形が含まれることとする。例えば、矩形状の単結晶半導体基板１１１の長辺の長さは、縮小投影型露光装置の１ショットの露光領域の一辺のｎ倍（ｎは任意の正の整数で、ｎ≧１）を満たすように加工することが好ましい。
【００２８】
矩形の単結晶半導体基板１１１は、市販の円形状のバルク単結晶半導体基板を切断することで形成することができる。基板の切断には、ダイサー或いはワイヤソー等の切断装置、レーザ切断、プラズマ切断、電子ビーム切断、その他任意の切断手段を用いることができる。また、基板として薄片化する前の半導体基板製造用のインゴットを、その断面が矩形になるように直方体状に加工し、この直方体状のインゴットを薄片化することでも、矩形状の単結晶半導体基板１１１を製造することができる。
【００２９】
なお、単結晶半導体基板１１１に、単結晶シリコン基板のような結晶構造がダイヤモンド構造の第１４族元素でなる基板を用いる場合は、その主表面の面方位は、（１００）であっても良いし、（１１０）面であっても良いし、（１１１）であっても良い。主表面の面方位が（１００）の単結晶半導体基板１１１を用いることで、単結晶半導体層１１６とその表面に形成される絶縁層との界面準位密度を小さくすることができるため、電界効果型トランジスタの作製に好適である。
【００３０】
主表面の面方位が（１１０）の単結晶半導体基板１１１を用いることで、接合層１１４と単結晶半導体層１１６との接合面において、接合層１１４を構成する元素と単結晶半導体層１１６を構成する第１４族元素（例えばシリコン元素）との結合が密に形成されるため、接合層１１４と単結晶半導体層１１６との結合力が向上する。
【００３１】
主表面の面方位が（１１０）面の単結晶半導体基板１１１を用いることで、その主表面には、他の面方位に比べて原子が密に配列しているため、単結晶半導体層１１６の平坦性が向上する。したがって、主表面の面方位が（１１０）面の単結晶半導体層１１６を用いて作製したトランジスタは、小さいＳ値、高電界効果移動度などの、優れた電気的特性を有する。なお、主表面の面方位が（１１０）面の単結晶半導体基板は、（１００）面の単結晶半導体基板よりもヤング率が大きく、劈開しやすいという長所がある。
【００３２】
単結晶半導体基板１１１を洗浄した後、第１のトレイ１０に複数の単結晶半導体基板１１１を配置する。なお、単結晶半導体基板１１１の表面は、硫酸過水（ＳＰＭ）、アンモニア過水（ＡＰＭ）、塩酸過水（ＨＰＭ）、希フッ酸（ＤＨＦ）などを用いて洗浄しておくのが好ましい。図３（Ａ）は、第１のトレイ１０の構成の一例を示す外観図である。また、図３（Ｂ）は、図３（Ａ）の直線ＡＢに対応する断面図である。第１のトレイ１０は、板状の部材であり、単結晶半導体基板１１１を保持するための複数の凹部１１が形成されている。図３は、図１のＳＯＩ基板１００を製造するための第１のトレイ１０であり、ここでは３行３列に凹部１１が形成されている。図４に示すように、複数の凹部１１それぞれに収めるように複数の単結晶半導体基板１１１を第１のトレイ１０に並べる。また、凹部１１の形状は、単結晶半導体基板１１１に合わせて矩形であることが好ましい。なお、特段の断りが無い限り、矩形には正方形が含まれることとする。なお、本明細書中で凹部とは、窪み状、凹み状又は溝状の形状の部分を表す。
【００３３】
第１のトレイ１０は、ＳＯＩ基板１００の基板の作製工程での熱処理で変質、変形しない材料で作製される。例えば、石英ガラス、シリコンやシリコンカーバイド等の半導体材料、または無アルカリガラス等で第１のトレイ１０を作製することができる。
【００３４】
第１のトレイ１０の厚さは、１．１ｍｍ以上２ｍｍ以下とすることができる。凹部１１の深さＤ１は、単結晶半導体基板１１１の厚さより小さくする。ここで凹部１１の深さＤ１は、０．２ｍｍ以上０．６ｍｍ以下とすることができ、０．３ｍｍ以上０．５ｍｍ以下が好ましい。第１のトレイ１０のサイズは、ベース基板１０１と同じサイズとすることが好ましい。凹部１１のサイズは、単結晶半導体基板１１１が収まるサイズとし、凹部１１の底面の面積は、単結晶半導体基板１１１の底面の面積の１．１倍以下とするのが好ましい。また、凹部１１のサイズは、単結晶半導体基板１１１を収める際に、単結晶半導体基板１１１の縁と凹部１１の縁との間の距離は１ｍｍ以下とするのが好ましい。なお本実施の形態の作製方法では、図４に示すように、凹部１１のサイズおよび配列によって、ＳＯＩ基板１００の単結晶半導体層１１６のサイズ、配列が制約される。なお、凹部１１の底面とは、図３（Ｂ）に示す、各々の凹部１１の上方向に開かれた面のことを指すものであり第１のトレイ１０全体の底面を指すものではない。
【００３５】
図５、図６は第１のトレイ１０の構成例を示す上面図である。図５は、ベース基板１０１に、サイズが６００ｍｍ×７２０ｍｍであるマザーガラス基板を用いる場合の第１のトレイ１０の平面図であり、第１のトレイ１０のサイズは６００ｍｍ×７２０ｍｍである。図６は、ベース基板１０１に、サイズが７３０ｍｍ×９２０ｍｍである第４世代のマザーガラス基板を用いる場合の第１のトレイ１０の平面図であり、第１のトレイ１０のサイズは７３０ｍｍ×９２０ｍｍである。
【００３６】
図５（Ａ）は、露光領域のサイズが４インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮した第１のトレイ１０の平面図である。第１のトレイ１０は４つのブロックに区分されており、各ブロックには３行３列に配置された９つの凹部１１が形成されている。各凹部１１のサイズは１ショットの露光領域に収まる１０２ｍｍ×８２ｍｍである。１ブロックにおいて、凹部１１の間隔は、縦、横共に１１ｍｍであり、第１のトレイ１０の縁から凹部１１の縁までの距離は、縦、横共に１６ｍｍである。
【００３７】
図５（Ｂ）は、露光領域のサイズが５インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮した第１のトレイ１０の平面図である。第１のトレイ１０は４つのブロックに区分されており、各ブロックには３行２列に配置された６つの凹部１１が形成されている。各凹部１１のサイズは１ショットの露光領域に収まる１０２ｍｍ×１３０ｍｍである。一ブロックにおいて、凹部１１の間隔は、縦は１１ｍｍであり横は１０ｍｍであり、第１のトレイ１０の縁から凹部１１の縁までの距離は、縦、横共に１６ｍｍである。
【００３８】
図６（Ａ）は、露光領域のサイズが４インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮した第１のトレイ１０の平面図である。第１のトレイ１０は６つのブロックに区分されており、各ブロックには３行３列に配置された９つの凹部１１が形成されている。各凹部１１のサイズは１ショットの露光領域に収まる１０５ｍｍ×８４ｍｍである。一ブロックにおいて、凹部１１の間隔は、縦は１１ｍｍであり、横は１０ｍｍであり、第１のトレイ１０の縁から凹部１１の縁までの距離は、縦は１６ｍｍであり、横は１５ｍｍである。
【００３９】
図６（Ｂ）は、露光領域のサイズが５インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮した第１のトレイ１０の平面図である。第１のトレイ１０は６つのブロックに区分されており、各ブロックには２行３列に配置された６つの凹部１１が形成されている。各凹部１１のサイズは１ショットの露光領域に収まる１３２ｍｍ×１０５ｍｍである。一ブロックにおいて、凹部１１の間隔は、縦は１３ｍｍであり横は１０ｍｍであり、第１のトレイ１０の縁から凹部１１の縁までの距離は、縦、横共に１５ｍｍである。
【００４０】
図４に示すように、第１のトレイ１０に単結晶半導体基板１１１を配置した後、図７（Ａ）に示すように、単結晶半導体基板１１１上に絶縁層１１２を形成する。絶縁層１１２は単層構造、２層以上の多層構造とすることができる。その厚さは５ｎｍ以上４００ｎｍ以下とすることができる。絶縁層１１２を構成する膜には、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム膜、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜などのシリコンまたはゲルマニウムを組成に含む絶縁膜を用いることができる。また、酸化アルミニウム、酸化タンタル、酸化ハフニウムなどの金属の酸化物でなる絶縁膜、窒化アルミニウムなどの金属の窒化物でなる絶縁膜、酸化窒化アルミニウム膜などの金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウム膜などの金属の窒化酸化物でなる絶縁膜を用いることもできる。
【００４１】
なお、本明細書において、酸化窒化物とは、その組成として、窒素原子よりも酸素原子の数が多い物質とし、また、窒化酸化物とは、その組成として、酸素原子より窒素原子の数が多い物質とする。例えば、酸化窒化シリコン膜とは、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
【００４２】
絶縁層１１２を構成する絶縁膜は、ＣＶＤ法、スパッタ法、単結晶半導体基板１１１を酸化するまたは窒化するなどの方法により形成することができる。
【００４３】
ベース基板１０１にアルカリ金属若しくはアルカリ土類金属などの半導体装置の信頼性を低下させる不純物を含むような基板を用いた場合、このような不純物がベース基板１０１から、ＳＯＩ基板の半導体層に拡散することを防止できるような膜を少なくとも１層以上、絶縁層１１２に設けることが好ましい。このような膜には、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などがある。このような膜を含ませることで、絶縁層１１２をバリア層として機能させることができる。
【００４４】
例えば、絶縁層１１２を単層構造のバリア層として形成する場合、厚さ５ｎｍ以上２００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜で形成することができる。
【００４５】
絶縁層１１２を、バリア層として機能する２層構造の膜とする場合は、上層は、バリア機能の高い絶縁膜で構成することが好ましい。上層は、厚さ５ｎｍ〜２００ｎｍの窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜で形成することができる。これらの膜は、不純物の拡散を防止するブロッキング効果が高いが、内部応力が高い。そのため、単結晶半導体基板１１１と接する下層の絶縁膜には、上層の絶縁膜の応力を緩和する効果のある膜を選択することが好ましい。このような絶縁膜には、酸化シリコン膜および酸化窒化シリコン膜、および単結晶半導体基板１１１を熱酸化して形成した熱酸化膜などがある。下層の絶縁膜の厚さは５ｎｍ以上３００ｎｍ以下とすることができる。
【００４６】
本実施の形態では、絶縁層１１２を絶縁膜１１２ａと絶縁膜１１２ｂでなる２層構造とする。絶縁層１１２をブロッキング膜として機能させる、絶縁膜１１２ａと絶縁膜１１２ｂの組み合わせは、例えば、酸化シリコン膜と窒化シリコン膜、酸化窒化シリコン膜と窒化シリコン膜、酸化シリコン膜と窒化酸化シリコン膜、酸化窒化シリコン膜と窒化酸化シリコン膜などがある。
【００４７】
例えば、下層の絶縁膜１１２ａは、プロセスガスにＳｉＨ４およびＮ２Ｏを用いてプラズマ励起ＣＶＤ法（以下、「ＰＥＣＶＤ法」という。）で形成した酸化窒化シリコン膜で形成することができる。また、絶縁膜１１２ａとして、プロセスガスに有機シランガスと酸素を用いて、ＰＥＣＶＤ法で酸化シリコン膜を形成することもできる。また、単結晶半導体基板１１１を酸化した、酸化膜で絶縁膜１１２ａを形成することもできる。
【００４８】
有機シランガスとしては、テトラエトキシシラン（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【００４９】
上層の絶縁膜１１２ｂは、プロセスガスにＳｉＨ４、Ｎ２Ｏ、ＮＨ３およびＨ２を用いてＰＥＣＶＤ法で形成した窒化酸化シリコン膜で形成することができる。または、プロセスガスにＳｉＨ４、Ｎ２、ＮＨ３およびＨ２を用いてＰＥＣＶＤ法で形成した窒化シリコン膜で形成することができる。
【００５０】
例えば、ＰＥＣＶＤ法で、酸化窒化シリコンでなる絶縁膜１１２ａ、窒化酸化シリコンでなる絶縁膜１１２ｂを形成する場合、第１のトレイ１０に配置された複数の単結晶半導体基板１１１をＰＥＣＶＤ装置の処理室に搬入する。そして、絶縁膜１１２ａの形成用プロセスガスとしてＳｉＨ４およびＮ２Ｏを処理室に供給し、このプロセスガスのプラズマを生成し、酸化窒化シリコン膜を単結晶半導体基板１１１上に形成する。次に、処理室に導入するガスを絶縁膜１１２ｂ形成用のプロセスに変更する。ここでは、ＳｉＨ４、Ｎ２Ｏ、ＮＨ３およびＨ２およびＮ２Ｏを用いる。これらの混合ガスのプラズマを生成して、酸化窒化シリコン膜上に窒化酸化シリコン膜を連続して形成する。また、複数の処理室を有するＰＥＣＶＤ装置を用いる場合は、酸化窒化シリコン膜と窒化酸化シリコン膜と異なる処理室で形成することもできる。もちろん、処理室に導入するガスを変更することで、下層に酸化シリコン膜を形成することもできるし、上層に窒化シリコン膜を形成することもできる。
【００５１】
上記のように絶縁膜１１２ａおよび絶縁膜１１２ｂを形成することで、スループット良く、複数の単結晶半導体基板１１１に絶縁層１１２を形成することができる。また、大気に触れさせることなく絶縁膜１１２ａ、絶縁膜１１２ｂを形成できるので、絶縁膜１１２ａと絶縁膜１１２ｂの界面が大気によって汚染されることを防止することができる。
【００５２】
また、絶縁膜１１２ａとして、単結晶半導体基板１１１を酸化処理して酸化膜を形成することができる。この酸化膜を形成するための、熱酸化処理には、ドライ酸化でも良いが、酸化雰囲気中にハロゲンを含むガスを添加することが好ましい。ハロゲンを含むガスとして、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ２、ＣｌＦ、ＢＣｌ３、Ｆ２、Ｂｒ２などから選ばれた一種又は複数種ガスを用いることができる。
【００５３】
例えば、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、７００℃以上の温度で熱処理を行う。９５０℃以上１１００℃以下の加熱温度で熱酸化を行うとよい。処理時間は０．１〜６時間、好ましくは２．５〜３．５時間とすればよい。形成される酸化膜の膜厚は、１５ｎｍ〜１１００ｎｍ（好ましくは５０ｎｍ〜１５０ｎｍ）、例えば１００ｎｍの厚さとすることができる。
【００５４】
このような温度範囲で酸化処理を行うことで、ハロゲン元素によるゲッタリング効果を得ることができる。ゲッタリングとしては、特に、金属不純物を除去する効果がある。すなわち、塩素の作用により、金属などの不純物が揮発性の塩化物となって気相中へ離脱して、単結晶半導体基板１１１から除去される。また、酸化処理に含まれるハロゲン元素により、単結晶半導体基板１１１の表面の未結合手が終端されるため、酸化膜と単結晶半導体基板１１１との界面の局在準位密度が低減できる。
【００５５】
このハロゲンを含む雰囲気での熱酸化処理により、酸化膜にハロゲンを含ませることができる。絶縁膜１１２ａに、ハロゲン元素を１×１０１７ａｔｏｍｓ／ｃｍ３〜５×１０２０ａｔｏｍｓ／ｃｍ３の濃度で含ませることにより、ＳＯＩ基板１００において、金属などの不純物を捕獲して単結晶半導体層１１６の汚染を防止する保護膜としての機能を発現させることができる。
【００５６】
熱酸化処理で下層の絶縁膜１１２ａを形成し、ＰＥＣＶＤ法などの気相法で上層の絶縁膜１１２ｂを形成する方法の一例としては、単結晶半導体基板１１１を第１のトレイ１０に配置する前に、熱酸化処理で絶縁膜１１２ａを形成し、酸化膜でなる絶縁膜１１２ａが形成された単結晶半導体基板１１１を第１のトレイ１０に並べ、しかる後、絶縁膜１１２ｂを形成する方法がある。
【００５７】
次に、図７（Ｂ）に示すように、絶縁層１１２を介して、電界で加速されたイオンでなるイオンビーム１２１を単結晶半導体基板１１１に照射して、単結晶半導体基板１１１の表面から所定の深さの領域に、脆化層１１３を形成する。イオンビーム１２１は、ソースガスを励起して、ソースガスのプラズマを生成し、プラズマから電界の作用により、プラズマに含まれるイオンを引き出すことで生成される。
【００５８】
脆化層１１３が形成される領域の深さは、イオンビーム１２１の加速エネルギーとイオンビーム１２１の入射角によって調節することができる。加速エネルギーは加速電圧、ドーズ量などにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に脆化層１１３が形成される。イオンを添加する深さで、単結晶半導体基板１１１から分離される半導体層の厚さが決定される。脆化層１１３が形成される深さは、単結晶半導体基板１１１の表面から５０ｎｍ以上５００ｎｍ以下であり、５０ｎｍ以上２００ｎｍ以下とするのが好ましい。
【００５９】
イオンを単結晶半導体基板１１１に添加するには、質量分離を伴うイオン注入法よりも、質量分離を伴わないイオンドーピング法が好ましい。これによって、大面積の第１のトレイ１０に配置された複数の単結晶半導体基板１１１に脆化層１１３を形成するタクトタイムを短縮できるからである。
【００６０】
第１のトレイ１０に収められた単結晶半導体基板１１１を、イオンドーピング装置の処理室に搬入する。ソースガスを励起しプラズマを生成し、プラズマ中からイオン種を引き出し、加速して、イオンビーム１２１生成する。そのイオンビーム１２１を、複数の単結晶半導体基板１１１に照射することで、所定の深さにイオンが高濃度に導入され、脆化層１１３が形成される。
【００６１】
ソースガスに水素（Ｈ２）を用いる場合、水素ガスを励起してＨ＋、Ｈ２＋、Ｈ３＋を含むプラズマを生成することができる。ソースガスから生成されるイオン種の割合は、プラズマの励起方法、プラズマを発生させる雰囲気の圧力、ソースガスの供給量などを調節することで、変化させることができる。
【００６２】
Ｈ３＋は他の水素イオン種（Ｈ＋、Ｈ２＋）よりも、水素原子の数が多く、その結果質量が大きいため、同じエネルギーで加速される場合、Ｈ＋、Ｈ２＋よりも単結晶半導体基板１１１のより浅い領域に添加される。よって、イオンビーム１２１に含まれるＨ３＋の割合を高くすることにより、水素イオンの平均侵入深さのばらつきが小さくなるので、単結晶半導体基板１１１における水素の深さ方向の濃度プロファイルはより急峻になり、そのプロファイルのピーク位置を浅くすることができる。よって、イオンビーム１２１に含まれるＨ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋が５０％以上含まれるようにすることが好ましく、Ｈ３＋の割合は８０％以上がより好ましい。
【００６３】
水素ガスを用いて、イオンドーピング法でイオン添加を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。この条件で水素イオンを添加することで、イオンビーム１２１に含まれるイオン種および、その割合にもよるが、脆化層１１３を単結晶半導体基板１１１の深さ５０ｎｍ以上５００ｎｍ以下の領域に形成することができる。
【００６４】
例えば、単結晶半導体基板１１１が単結晶シリコン基板であり、絶縁膜１１２ａが厚さ５０ｎｍの酸化窒化シリコン膜であり、絶縁膜１１２ｂが厚さ５０ｎｍの窒化酸化シリコン膜の場合、ソースガスが水素であり、加速電圧４０ｋＶ、ドーズ量２．２×１０１６ｉｏｎｓ／ｃｍ２の条件では、単結晶半導体基板１１１から厚さ１２０ｎｍ程度の単結晶半導体層を剥離することができる。また、絶縁膜１１２ａを厚さ１００ｎｍの酸化窒化シリコン膜とし、他は同じ条件で水素イオンをドープすると、単結晶半導体基板１１１から厚さ７０ｎｍ程度の単結晶半導体層を剥離することができる。
【００６５】
イオンビーム１２１のソースガスにヘリウム（Ｈｅ）を用いることもできる。ヘリウムを励起して生成されるイオン種がＨｅ＋が殆どであるため、質量分離を伴わないイオンドーピング法でも、Ｈｅ＋を主なイオンとして単結晶半導体基板１１１に添加することができる。よって、イオンドーピング法で、効率良く、微小な空孔を脆化層１１３に形成することができる。ヘリウムを用いて、イオンドーピング法でイオン添加を行う場合、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすることができる。
【００６６】
ソースガスに塩素ガス（Ｃｌ２ガス）、フッ素ガス（Ｆ２ガス）などのハロゲンガスを用いることもできる。
【００６７】
脆化層１１３を形成した後、図７（Ｃ）に示すように、絶縁層１１２の上面に、接合層１１４を形成する。接合層１１４を形成する工程では、単結晶半導体基板１１１の加熱温度は、脆化層１１３に添加した元素または分子が析出しない温度とし、その加熱温度は３５０℃以下が好ましい。言い換えると、この加熱温度は脆化層１１３からガスが抜けない温度である。なお、接合層１１４は、イオン添加工程を行う前に形成することもできる。この場合は、接合層１１４を形成するときのプロセス温度は、３５０℃以上にすることができる。また、絶縁層１１２が親水性の接合面として十分機能する場合は、わざわざ接合層１１４を設けずに、絶縁層１１２を接合層として用いてもよい。例えば、絶縁層１１２として、単結晶半導体基板１１１を熱酸化処理して得られる熱酸化膜を形成した場合、それをベース基板１０１との接合面としてよい。
【００６８】
接合層１１４は、平滑で親水性の接合面を単結晶半導体基板１１１の表面に形成するための層である。そのため、接合層１１４の平均面粗さＲａが０．７ｎｍ以下とすることが好ましく、０．４ｎｍ以下がより好ましい。また、接合層１１４の厚さは、５ｎｍ以上５００ｎｍ以下とすることができ、１０ｎｍ以上２００ｎｍ以下とすることがより好ましい。
【００６９】
接合層１１４には、化学的気相反応により形成される絶縁膜が好ましい。例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜などを、接合層１１４として形成することとができる。接合層１１４として、ＰＥＣＶＤ法で酸化シリコン膜を形成する場合には、ソースガスに有機シランガスおよび酸素（Ｏ２）ガスを用いることが好ましい。ソースガスに有機シランを用いることで、プロセス温度が３５０℃以下で、平滑な表面を有する酸化シリコン膜を形成することができる。また、熱ＣＶＤ法で、加熱温度が５００℃以下２００℃以上で形成されるＬＴＯ（低温酸化物、ｌｏｗ ｔｅｍｐｅｒａｔｕｒｅ ｏｘｉｄｅ）で形成することができる。ＬＴＯの形成には、シリコンソースガスにモノシラン（ＳｉＨ４）またはジシラン（Ｓｉ２Ｈ６）などを用い、酸素ソースガスに一酸化二窒素（Ｎ２Ｏ）などを用いることができる。
【００７０】
例えば、ソースガスにＴＥＯＳとＯ２を用いて、酸化シリコン膜でなる接合層１１４を形成するための条件例としては、処理室に、流量１５ｓｃｃｍでＴＥＯＳを導入し、流量７５０ｓｃｃｍでＯ２を導入する。他の成膜条件としては、成膜圧力は１００Ｐａ、成膜温度３００℃、ＲＦ出力３００Ｗ、電源周波数１３．５６ＭＨｚが挙げられる。
【００７１】
また、図７（Ｂ）の工程と図７（Ｃ）の工程の順序を逆にすることもできる。すなわち、第１のトレイ１０に配置された複数の単結晶半導体基板１１１に、絶縁層１１２および接合層１１４を形成した後、脆化層１１３を形成することもできる。この場合、絶縁層１１２と接合層１１４を同じ成膜装置で形成できる場合は、絶縁層１１２と接合層１１４の形成を連続して行うことが好ましい。
【００７２】
また、図７（Ｂ）の工程を行った後、図７（Ａ）の工程と図７（Ｃ）の工程を行うこともできる。すなわち、第１のトレイ１０に配置された複数の単結晶半導体基板１１１にイオン種をドープして脆化層１１３を形成した後、絶縁層１１２および接合層１１４を形成することもできる。この場合、絶縁層１１２と接合層１１４を同じ成膜装置で形成できる場合は、絶縁層１１２と接合層１１４の形成を連続して行うことが好ましい。また、脆化層１１３を形成する前に、単結晶半導体基板１１１の表面を保護するために、単結晶半導体基板１１１を酸化処理して、表面に酸化膜を形成し、酸化膜を介してイオン種を単結晶半導体基板１１１にドープすることもできる。脆化層１１３を形成した後はこの酸化膜を除去する。また、酸化膜を残した状態で、絶縁層１１２を形成することもできる。
【００７３】
なお、脆化層１１３を形成するために、イオンドーピング法でソースガスから生成されたイオン種を、単結晶半導体基板１１１にドープしているため、イオンビーム１２１中に、ソースガスのイオン種以外の、イオン種が含まれる。このようなイオン種は、例えば、イオンドーピング装置の処理室の治具や電極を構成している金属などである。これらのイオン種は、ソースガス（水素、ヘリウムなど）のイオン種より質量が大きいため、単結晶半導体基板１１１の表面に形成される膜（絶縁層１１２、接合層１１４または酸化膜）の表面にドープされる。この金属などの不純物を除去するため、イオンドーピング工程の後、単結晶半導体基板１１１の表面に形成される膜の表面をウエットエッチングして、その膜を薄く除去することもできる。
【００７４】
次に、絶縁層１１２、脆化層１１３および接合層１１４が形成された単結晶半導体基板１１１を第１のトレイ１０からはずし、複数の単結晶半導体基板１１１を洗浄する。この洗浄工程は、純水による超音波洗浄で行うことができる。超音波洗浄はメガヘルツ超音波洗浄（メガソニック洗浄）が好ましい。超音波洗浄の後、単結晶半導体基板１１１をオゾン水で洗浄してもよい。オゾン水で洗浄することで、有機物の除去と、接合層１１４表面の親水性を向上させる表面活性化処理を行うことができる。洗浄処理、および表面活性化処理の終了後、図７（Ｄ）に示すように単結晶半導体基板１１１を第１のトレイ１０の凹部１１に配置する。
【００７５】
接合層１１４の表面の活性化処理は、オゾン処理、オゾン水による洗浄の他原子ビーム若しくはイオンビームの照射処理、プラズマ処理、若しくはラジカル処理で行うことができる。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。これらの処理は、単結晶半導体基板１１１を第１のトレイ１０に配置した状態で行うこともできる。
【００７６】
ここで、オゾン処理の一例を説明する。例えば、酸素を含む雰囲気下で紫外線（ＵＶ）を照射することにより、被処理体表面にオゾン処理を行うことができる。酸素を含む雰囲気下で紫外線を照射するオゾン処理は、ＵＶオゾン処理または紫外線オゾン処理などとも言われる。酸素を含む雰囲気下において、紫外線のうち２００ｎｍ未満の波長を含む光と２００ｎｍ以上の波長を含む光を照射することにより、オゾンを生成させるとともに、オゾンから一重項酸素を生成させることができる。紫外線のうち１８０ｎｍ未満の波長を含む光を照射することにより、オゾンを生成させるとともに、オゾンから一重項酸素を生成させることもできる。
【００７７】
酸素を含む雰囲気下で、２００ｎｍ未満の波長を含む紫外光および２００ｎｍ以上の波長を含む紫外光を照射することにより起きる反応例を示す。
Ｏ２＋ｈν（λ１ｎｍ）→Ｏ（３Ｐ）＋Ｏ（３Ｐ） （１）
Ｏ（３Ｐ）＋Ｏ２→Ｏ３ （２）
Ｏ３＋ｈν（λ２ｎｍ）→Ｏ（１Ｄ）＋Ｏ２ （３）
【００７８】
上記反応式（１）において、酸素（Ｏ２）を含む雰囲気下で２００ｎｍ未満の波長（λ１ｎｍ）を含む光（ｈν）を照射することにより基底状態の酸素原子（Ｏ（３Ｐ））が生成される。次に、反応式（２）において、基底状態の酸素原子（Ｏ（３Ｐ））と酸素（Ｏ２）とが反応してオゾン（Ｏ３）が生成される。そして、反応式（３）において、生成されたオゾン（Ｏ３）を含む雰囲気下で２００ｎｍ以上の波長（λ２ｎｍ）を含む光が照射されることにより、励起状態の一重項酸素Ｏ（１Ｄ）が生成される。酸素を含む雰囲気下において、紫外線のうち２００ｎｍ未満の波長を含む光を照射することによりオゾンを生成させるとともに、２００ｎｍ以上の波長を含む光を照射することによりオゾンを分解して一重項酸素を生成する。上記のようなオゾン処理は、例えば、酸素を含む雰囲気下での低圧水銀ランプの照射（λ１＝１８５ｎｍ、λ２＝２５４ｎｍ）により行うことができる。
【００７９】
また、酸素を含む雰囲気下で、１８０ｎｍ未満の波長を含む光を照射することにより起きる反応例を示す。
Ｏ２＋ｈν（λ３ｎｍ）→Ｏ（１Ｄ）＋Ｏ（３Ｐ） （４）
Ｏ（３Ｐ）＋Ｏ２→Ｏ３ （５）
Ｏ３＋ｈν（λ３ｎｍ）→Ｏ（１Ｄ）＋Ｏ２ （６）
【００８０】
上記反応式（４）において、酸素（Ｏ２）を含む雰囲気下で１８０ｎｍ未満の波長（λ３ｎｍ）を含む光を照射することにより、励起状態の一重項酸素Ｏ（１Ｄ）と基底状態の酸素原子（Ｏ（３Ｐ））が生成する。次に、反応式（５）において、基底状態の酸素原子（Ｏ（３Ｐ））と酸素（Ｏ２）とが反応してオゾン（Ｏ３）が生成する。反応式（６）において、生成されたオゾン（Ｏ３）を含む雰囲気下で１８０ｎｍ未満の波長（λ３ｎｍ）を含む光が照射されることにより、励起状態の一重項酸素と酸素が生成される。酸素を含む雰囲気下において、紫外線のうち１８０ｎｍ未満の波長を含む光を照射することによりオゾンを生成させるとともにオゾンまたは酸素を分解して一重項酸素を生成する。上記のようなオゾン処理は、例えば、酸素を含む雰囲気下でのＸｅエキシマＵＶランプの照射（λ３＝１７２ｎｍ）により行うことができる。
【００８１】
２００ｎｍ未満の波長を含む光により被処理体表面に付着する有機物などの化学結合を切断し、オゾンまたはオゾンから生成された一重項酸素により被処理体表面に付着する有機物、または化学結合を切断した有機物などを酸化分解して除去することができる。上記のようなオゾン処理を行うことで、被処理体表面の親水性および清浄性を高めることができ、接合を良好に行うことができる。
【００８２】
酸素を含む雰囲気下で紫外線を照射することによりオゾンが生成される。オゾンは、被処理体表面に付着する有機物の除去に効果を奏する。また、一重項酸素も、オゾンと同等またはそれ以上に、被処理体表面に付着する有機物の除去に効果を奏する。オゾン及び一重項酸素は、活性状態にある酸素の例であり、総称して活性酸素とも言われる。上記反応式等で説明したとおり、一重項酸素を生成する際にオゾンが生じる、またはオゾンから一重項酸素を生成する反応もあるため、ここでは一重項酸素が寄与する反応も含めて、便宜的にオゾン処理と称する。
【００８３】
次に、第１のトレイ１０に配置された単結晶半導体基板１１１とベース基板１０１を貼り合わせる。貼り合わせる前に、ベース基板１０１も洗浄する。塩酸と過酸化水素水を用いた洗浄や、メガヘルツ超音波洗浄で行うことができる。また、接合層１１４と同様に、ベース基板１０１の接合面となる表面に対して、オゾン処理などの表面活性化処理を行うことが好ましい。
【００８４】
また、ベース基板１０１上に絶縁膜を形成しておくのが好ましい。ベース基板１０１は、その表面に絶縁膜が必ずしも形成されていなくとも良いが、ベース基板１０１の表面にバリア膜として機能する窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを形成しておくことで、ベース基板１０１から単結晶半導体基板１１１に、アルカリ金属やアルカリ土類金属などの不純物が入り込むのを防ぐことができる。
【００８５】
図８（Ａ）は接合工程を説明する断面図である。複数の単結晶半導体基板１１１が配置された第１のトレイ１０の上方からベース基板１０１を載置して、接合層１１４を介して、ベース基板１０１と複数の単結晶半導体基板１１１を密接させる。ベース基板１０１の端の一箇所に１Ｎ／ｃｍ２〜５００Ｎ／ｃｍ２程度の圧力を加える。この圧力は、１Ｎ／ｃｍ２〜２０Ｎ／ｃｍ２が好ましい。圧力をかけた部分から接合層１１４とベース基板１０１とが接合し始める。やがて１枚のベース基板１０１に対して、第１のトレイ１０上の全ての単結晶半導体基板１１１が接合し、ベース基板１０１に複数の単結晶半導体基板が密着することができる。この接合工程は、加熱処理を伴わず、常温で行うことができるため、ベース基板１０１に、ガラス基板のように耐熱温度が７００℃以下の低耐熱性の基板を用いることが可能である。
【００８６】
複数の単結晶半導体基板１１１を第１のトレイ１０に並べているため、単結晶半導体基板１１１の厚さの違いにより、接合層１１４の表面がベース基板１０１と接触しない単結晶半導体基板１１１が生じる場合がある。そのため、圧力をかける場所は一箇所ではなく、各単結晶半導体基板１１１に圧力をかけるようにすることが好ましい。また、第１のトレイ１０に配置された状態で、接合層１１４表面の高さの違いがあっていても、ベース基板１０１のたわみにより接合層１１４の一部分がベース基板１０１と密着すれば、接合層１１４表面全体に接合が進行することが可能である。
【００８７】
また、図８（Ａ）のようにベース基板１０１を第１のトレイ１０に載せた後、図９のように、ベース基板１０１を下側に入れ替えてもよい。ベース基板１０１と第１のトレイ１０の天地を入れ替えることで、単結晶半導体基板１１１の厚さの違いが相殺され、接合層１１４の表面全体をベース基板１０１の表面に容易に接触させることができる。
【００８８】
図８（Ａ）に示すように、第１のトレイ１０に配置された単結晶半導体基板１１１上にベース基板１０１を載置するときに、接合面がゴミなどにより汚染されてしまうと、汚染部分は接合されなくなる。そのため、接合面の汚染を防ぐため、ベース基板１０１の載置は、気密な処理室内で行うことが好ましい。また、処理室内を５．０×１０−３Ｐａ程度の減圧状態とし、接合処理の雰囲気を清浄にすることが好ましい。
【００８９】
次に、図８（Ｂ）に示すように、単結晶半導体基板１１１の貼り合わせに用いた第１のトレイ１０を、単結晶半導体基板１１１及びベース基板１０１の下から外し、第２のトレイ２０を配置する。
【００９０】
第２のトレイ２０の外観図及び断面図を図１１（Ａ）及び図１１（Ｂ）に示す。図１１（Ｂ）は、図１１（Ａ）の直線ＡＢに対応する断面図である。第２のトレイ２０は、板状の部材であり、後の工程で分離される単結晶半導体基板を保持するための複数の凹部２１が形成されており、ここでは、３行３列に凹部２１が形成されている。ただし、第１のトレイ１０とは異なり、凹部２１の深さＤ２は、単結晶半導体基板１１１の厚さより大きくする。また、凹部２１の形状は、単結晶半導体基板１１１に合わせて矩形であることが好ましい。なお、特段の断りが無い限り、矩形には正方形が含まれることとする。
【００９１】
また、第２のトレイ２０の厚さは、１．７ｍｍ以上２．９ｍｍ以下とすることができる。凹部２１の深さＤ２は、０．８ｍｍ以上１．５ｍｍ以下とすることができる。なお、第２のトレイ２０のサイズは、第１のトレイ１０と同様にするのが好ましい。つまり、第２のトレイ２０のサイズは、ベース基板１０１と同じサイズとすることが好ましい。また、凹部２１のサイズは、単結晶半導体基板１１１（単結晶半導体基板１１７）が収まるサイズとし、凹部２１の底面の面積は、単結晶半導体基板１１１（単結晶半導体基板１１７）の底面の面積の１．１倍以下とするのが好ましい。また、単結晶半導体基板１１１（単結晶半導体基板１１７）を凹部２１に収める際の単結晶半導体基板１１１（単結晶半導体基板１１７）の縁と凹部２１の縁との間の距離は１ｍｍ以下とするのが好ましい。また、第１のトレイ１０と同様に第２のトレイ２０の構成例も図５及び図６で示されるものとなる。なお、凹部２１の底面とは、図１１（Ｂ）に示す、各々の凹部２１の上方向に開かれた面のことを指すものであり第２のトレイ２０全体の底面を指すものではない。
【００９２】
第２のトレイ２０は、ＳＯＩ基板１００の基板の作製工程での熱処理で変質、変形しない材料で作製される。特に、熱処理での熱膨張が少ない材料を選択することが好ましい。例えば、石英ガラス、シリコンやシリコンカーバイド等の半導体材料、または無アルカリガラス等で第２のトレイ２０を作製することができる。
【００９３】
このような第２のトレイ２０を、図８（Ｂ）に示すように、凹部２１と単結晶半導体基板１１１が重なるように配置して、単結晶半導体基板１１１が貼り合わせられたベース基板１０１を支持する。ここで、第２のトレイ２０は、凹部２１の深さＤ２が単結晶半導体基板１１１の厚さより大きいので、単結晶半導体基板１１１の底面と接触することなく、ベース基板１０１を支持することができる。
【００９４】
トレイは、ベース基板１０１と同程度の大きさであるため、場所により熱分布が異なりやすく、図８（Ａ）のように単結晶半導体基板１１１がトレイと接触していると、その熱分布の影響を受けやすい。しかし、第２のトレイ２０を用いることにより、加熱処理の際に第２のトレイ２０と単結晶半導体基板１１１の底面との接触を防ぐことができ、各単結晶半導体基板１１１の熱分布が異なるものになることを防ぐことができる。よって、各単結晶半導体基板１１１の熱分布を均一にして、単結晶半導体層の分離を行うことができ、質的に均一な単結晶半導体層をベース基板１０１上に形成することができる。
【００９５】
また、第２のトレイ２０でベース基板１０１を支持することによって、ベース基板の周辺端部だけでなく、ベース基板１０１の中央部でもベース基板を支持することができる。よって、加熱処理の際に大きくベース基板が撓むことを防ぐことができるので、均一な単結晶半導体層をベース基板１０１上に形成することができる。
【００９６】
また、第２のトレイ２０を配置した後、ベース基板１０１と接合層１１４との接合界面での結合力を増加させるための加熱処理を行うことが好ましい。この処理温度は、脆化層１１３に亀裂を発生させない温度とし、２００℃以上４５０℃以下の温度範囲で処理することができる。また、この温度範囲で加熱しながら、ベース基板１０１に単結晶半導体基板１１１を貼り合わせることで、ベース基板１０１と接合層１１４との接合界面での結合力を強固にすることができる。
【００９７】
次いで、加熱処理を行い、脆化層１１３で剥離を生じさせて、単結晶半導体基板１１１から単結晶半導体層１１５を分離する。図８（Ｃ）は、単結晶半導体基板１１１から単結晶半導体層１１５を分離する分離工程を説明する図である。単結晶半導体基板１１７は単結晶半導体層１１５が分離された単結晶半導体基板１１１を示している。
【００９８】
加熱処理を行うことで、温度上昇によって脆化層１１３に形成されている微小な孔には、イオンドーピングで添加した元素が析出し、内部の圧力が上昇する。圧力の上昇により、脆化層１１３の微小な孔に体積変化が起こり、脆化層１１３に亀裂が生じるので、脆化層１１３に沿って単結晶半導体基板１１１が分離される。接合層１１４はベース基板１０１に接合しているので、ベース基板１０１上には単結晶半導体基板１１１から分離された単結晶半導体層１１５が固定される。単結晶半導体層１１５を単結晶半導体基板１１１から分離するための加熱処理の温度は、ベース基板１０１の歪み点を越えない温度とする。また、加熱処理によって、単結晶半導体層１１５を分離した単結晶半導体基板１１７は、第２のトレイ２０に設けられた凹部２１で保持される。
【００９９】
なお、図８（Ｃ）に示すように、単結晶半導体基板１１１の周辺部がベース基板１０１に接合しない場合が多くある。この理由としては、次のようなことが挙げられる。単結晶半導体基板１１１の平坦化の際に、単結晶半導体基板１１１周辺にエッジロールオフ（Ｅｄｇｅ Ｒｏｌｌ Ｏｆｆ：Ｅ．Ｒ．Ｏ．）と呼ばれる中央部より基板の厚さが薄く、平坦性の低い領域が形成されている。または、単結晶半導体基板１１１の周辺部が面取りされている。または、単結晶半導体基板１１１を移動した際に接合層１１４の周辺部を傷付けている、または汚している。それらによって、ベース基板１０１と接合層１１４とが密着していないので、単結晶半導体基板１１１の周辺部では脆化層１１３が分離しにくくなっていると推測される。そのため、ベース基板１０１には、単結晶半導体基板１１１よりもサイズが小さい単結晶半導体層１１５が貼り付けられ、また、単結晶半導体基板１１７の周囲には凸部１３０が形成される。凸部１３０は、ベース基板１０１に貼り付けられなかった、残存した脆化層１３３、残存した単結晶半導体層１３５、残存した絶縁層１３２（残存した絶縁膜１３２ｂ、残存した絶縁膜１３２ａ）および残存した接合層１３４からなる。
【０１００】
さらに、残存した脆化層１３３も、加熱処理によって内部圧力が上昇して内部の微小孔が膨張し、破裂することがある。これにより、残存した脆化層１３３上の、残存した単結晶半導体層１３５、残存した絶縁層１３２（残存した絶縁膜１３２ｂ、残存した絶縁膜１３２ａ）および残存した接合層１３４が飛び散り、単結晶半導体層１１５の上に異物として付着する、または単結晶半導体層１１５に傷を付けることがある。これは、単結晶半導体層１１５と分離した単結晶半導体基板１１７が基板平面と平行方向に移動して、凸部１３０が単結晶半導体層１１５と重なる位置に来ると、より顕著に現れる。
【０１０１】
しかし、本実施の形態では、凹部２１のサイズは、単結晶半導体基板１１１が収まるサイズとし、凹部２１の底面の面積は、単結晶半導体基板の底面の面積の１．１倍以下とするため、分離した単結晶半導体基板１１７が単結晶半導体層１１５に対して基板平面と平行方向に動ける空間的余裕はとても少ない。これにより、単結晶半導体基板１１７は、凸部１３０が単結晶半導体層１１５と重ならないような位置に配置されるため、単結晶半導体層１１５に異物が付着すること、または単結晶半導体層１１５に傷が付けられることを防ぎ、質的に均一な単結晶半導体層をベース基板１０１上に形成することができる。
【０１０２】
この加熱処理には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。この加熱処理で、単結晶半導体層１１５が貼り付けられたベース基板１０１の温度は、ベース基板１０１の歪み点を超えない範囲とし、５５０℃以上６５０℃以下の範囲に上昇させることが好ましい。
【０１０３】
ＧＲＴＡ装置を用いる場合は、加熱温度５５０℃以上６５０℃以下、処理時間０．５分以上６０分以内とすることができる。抵抗加熱装置を用いる場合は、加熱温度２００℃以上６５０℃以下、処理時間２時間以上４時間以内とすることができる。マイクロ波加熱装置を用いる場合は、例えば、周波数２．４５ＧＨｚのマイクロ波を照射し、処理時間１０分以上２０分以内とすることができる。
【０１０４】
抵抗加熱を有する縦型炉を用いた加熱処理の具体的な処理方法を説明する。図８（Ｂ）に示す、単結晶半導体基板１１１が貼り付けられたベース基板１０１を第２のトレイ２０と共に、縦型炉のボートに載置する。ボートを縦型炉のチャンバーに搬入する。単結晶半導体基板１１１が酸化を抑制するため、まずチャンバー内を排気して真空状態とする。真空度は、５×１０−３Ｐａ程度とする。真空状態にした後、窒素をチャンバー内に供給して、チャンバー内を大気圧の窒素雰囲気にする。この間、温度を２００℃に上昇させる。
【０１０５】
チャンバー内を大気圧の窒素雰囲気にした後、温度２００℃で２時間加熱する。その後、１時間かけて４００℃に温度上昇させる。加熱温度４００℃の状態が安定したら、１時間かけて６００℃に温度上昇させる。加熱温度６００℃の状態が安定したら、６００℃で２時間加熱処理する。その後、１時間かけて、加熱温度４００℃まで下げ、１０分〜３０分間後に、チャンバー内からボートを搬出する。大気雰囲気下で、ボート上の第２のトレイ２０に並べられた単結晶半導体基板１１７、および単結晶半導体層１１５が貼り付けられたベース基板１０１を冷却する。
【０１０６】
上記の抵抗加熱炉を用いた加熱処理は、接合層１１４とベース基板１０１との結合力を強化するための加熱処理と、脆化層１１３に分離を生じさせる加熱処理が連続して行われる。この２つの加熱処理を異なる装置で行う場合は、例えば、抵抗加熱炉において、処理温度２００℃、処理時間２時間の加熱処理を行った後、貼り合わされたベース基板１０１と単結晶半導体基板１１１を炉から搬出する。次いで、ＲＴＡ装置で、処理温度６００℃以上７００℃以下、処理時間１分以上３０分以下の加熱処理を行い、単結晶半導体基板１１１を脆化層１１３で分割させる。例えば、処理温度６５０℃で５分程度加熱処理を行えばよい。
【０１０７】
７００℃以下の低温処理で、接合層１１４とベース基板１０１を強固に接合させるためには、接合層１１４の表面、およびベース基板の表面にＯＨ基、水分子（Ｈ２Ｏ）が存在することが好ましい。これは、接合層１１４とベース基板１０１との接合が、ＯＨ基や水分子が共有結合（酸素と水素の共有結合）や水素結合を形成することで開始するからである。
【０１０８】
したがって、接合層１１４、ベース基板１０１の表面を活性化して親水性とすることは好ましい。また、酸素または水素を含ませるような方法で、接合層１１４を形成することが好ましい。例えば、処理温度４００℃以下のＰＥＣＶＤ法により、酸化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜、窒化シリコン膜などを形成することで水素を膜に含ませることができる。酸化シリコン膜または酸化窒化シリコン膜を形成するには、例えば、プロセスガスにＳｉＨ４およびＮ２Ｏを用いればよい。窒化酸化シリコン膜を形成するには、例えばＳｉＨ４、ＮＨ３およびＮ２Ｏを用いればよい。窒化シリコン膜を形成するには、例えばＳｉＨ４、およびＮＨ３を用いればよい。また、ＰＥＣＶＤ法で形成するときの原料に、ＴＥＯＳ（化学式Ｓｉ（ＯＣ２Ｈ５）４）のようなＯＨ基を有する化合物を用いることが好ましい。
【０１０９】
なお、７００℃以下の低温処理としたのは、ガラス基板の耐熱温度以下の温度であるからである。なお、スマートカット（登録商標）で形成されるＳＯＩ基板では単結晶シリコン層と単結晶シリコンウエハを貼り付けるために８００℃以上の加熱処理を行っており、ガラス基板の耐熱温度を超える温度での加熱処理を必要とする。
【０１１０】
なお、ベース基板１０１に熱収縮量が大きな基板を用いると、ＳＯＩ基板の製造過程、および半導体装置の製造過程での温度上昇による熱収縮が問題になる場合がある。その場合には、単結晶半導体基板１１１に貼り合わせる前に、ベース基板１０１を加熱処理して、予め熱収縮させることでその影響を抑えることができる。この加熱処理は、例えば、抵抗加熱装置で、６４０℃で４時間加熱し、しかる後０．２℃／分の速度で冷却することで行うことができる。または、ＧＲＴＡ装置で、６５０℃で６分間加熱を３〜５回程度繰り返すことで行うことができる。なお、図８（Ｃ）の単結晶半導体基板１１１を分割するための加熱処理で、ベース基板１０１を熱収縮させることができる場合は、貼り合わせる前の加熱処理を行わなくともよい。
【０１１１】
ベース基板１０１に密着された単結晶半導体層１１５は、脆化層１１３の形成及び脆化層１１３の分離によって、結晶欠陥が形成されている。また、その表面は平坦性が損なわれている。結晶欠陥を低減、および平坦性を向上するために、図１０（Ａ）に示すように、単結晶半導体層１１５にレーザビーム１２２を照射するのが好ましい。
【０１１２】
レーザビーム１２２を単結晶半導体層１１５側から照射することで、単結晶半導体層１１５上面から溶融させる。溶融した後、単結晶半導体層１１５が冷却、固化することで、図１０（Ｂ）に示すように、その上面の平坦性が向上された単結晶半導体層１１６は形成される。図１０（Ｂ）の外観図が図１である。
【０１１３】
このレーザビームの照射工程では、レーザビーム１２２を用いているため、ベース基板１０１の温度上昇が抑えられる。これにより、ガラス基板のような耐熱性の低い基板をベース基板１０１に用いることが可能になる。レーザビーム１２２の照射によって単結晶半導体層１１５を部分溶融させることが好ましい。完全溶融させると、液相となった単結晶半導体層１１５での無秩序な核発生により、単結晶半導体層１１５が再結晶化することとなり、単結晶半導体層１１５の結晶性が低下するからである。部分溶融させることで、単結晶半導体層１１５では、溶融されていない固相部分から結晶成長が進行する、いわゆる縦成長が起こる。縦成長による再結晶化によって、単結晶半導体層１１５の結晶欠陥が減少され、結晶性が回復される。なお、単結晶半導体層１１５が完全溶融状態であるとは、図１０（Ａ）の積層構造では、単結晶半導体層１１５が接合層１１４との界面まで溶融され、液体状態になっていることをいう。他方、単結晶半導体層１１５が部分溶融状態であるとは、上層が溶融して液相であり、下層が固相である状態をいう。
【０１１４】
レーザビーム１２２を発振するレーザ発振器は、その発振波長が、紫外光域乃至可視光域にあるものが選択される。レーザビーム１２２の波長は、単結晶半導体層１１５に吸収される波長とする。その波長は、レーザ光の表皮深さ（ｓｋｉｎ ｄｅｐｔｈ）などを考慮して決定することができる。例えば、波長は２５０ｎｍ以上７００ｎｍ以下の範囲とすることができる。
【０１１５】
このレーザ発振器には、連続発振レーザ、疑似連続発振レーザ及びパルス発振レーザを用いることができる。部分溶融させるためパルス発振レーザが好ましい。例えば、パルス発振レーザの場合は、繰り返し周波数１ＭＨｚ以下、パルス幅１０ｎ秒以上５００ｎ秒以下である。例えば、繰り返し周波数１０Ｈｚ〜３００Ｈｚ、パルス幅２５ｎ秒、波長３０８ｎｍのＸｅＣｌエキシマレーザを用いることができる。
【０１１６】
また、レーザビーム１２２のエネルギーは、レーザビーム１２２の波長、レーザビーム１２２の表皮深さ、単結晶半導体基板１１１の膜厚などを考慮して決定することができる。レーザビーム１２２のエネルギーは、例えば、３００ｍＪ／ｃｍ２以上８００ｍＪ／ｃｍ２以下の範囲とすることができる。例えば、単結晶半導体層１１５の厚さが１２０ｎｍ程度であり、レーザ発振器にパルス発振レーザを用い、レーザビーム１２２の波長が３０８ｎｍの場合は、レーザビーム１２２のエネルギー密度は６００ｍＪ／ｃｍ２〜７００ｍＪ／ｃｍ２とすることができる。
【０１１７】
レーザビーム１２２の照射の雰囲気は、希ガスまたは窒素雰囲気のような不活性雰囲気、または真空状態で行うことが好ましい。不活性雰囲気中でレーザビーム１２２を照射するには、気密性のあるチャンバー内でレーザビーム１２２を照射し、このチャンバー内の雰囲気を制御すればよい。チャンバーを用いない場合は、レーザビーム１２２の被照射面に窒素ガス、希ガスなど不活性ガスを吹き付けることで、不活性雰囲気でのレーザビーム１２２の照射を実現することができる。
【０１１８】
窒素などの不活性雰囲気や真空状態のほうが、大気雰囲気よりも単結晶半導体層１１６の平坦性を向上させる効果が高く、また、これらの雰囲気のほうが大気雰囲気よりもクラックやリッジの発生を抑える効果が高くなるため、レーザビーム１２２の使用可能なエネルギー範囲が広くなる。
【０１１９】
光学系により、レーザビーム１２２は、エネルギー分布を均一にし、かつ断面の形状を線状にすることが好ましい。これにより、スループット良く、かつレーザビーム１２２の照射を均一に行うことができる。レーザビーム１２２のビーム長は、ベース基板１０１の１辺より長くすることで、１回の走査で、ベース基板１０１に貼り付けられた全ての単結晶半導体層１１５にレーザビーム１２２を照射することができる。レーザビーム１２２のビーム長がベース基板１０１の１辺より短い場合は、複数回の走査で、ベース基板１０１に貼り付けられた全ての単結晶半導体層１１５にレーザビーム１２２を照射することができるような長さにすればよい。
【０１２０】
なお、レーザビーム１２２を単結晶半導体層１１５に照射する前に、単結晶半導体層１１５の表面に形成されている自然酸化膜などの酸化膜を除去する処理を行うのが好ましい。酸化膜を除去するのは、単結晶半導体層１１５表面に酸化膜が残存した状態で、レーザビーム１２２を照射しても、平坦化の効果が十分に得られないからである。酸化膜の除去処理は、フッ酸で単結晶半導体層１１５を処理することで行うことができる。フッ酸による処理は、単結晶半導体層１１５の表面が撥水性を示すまで行うことが望ましい。撥水性を示すことで、単結晶半導体層１１５から酸化膜が除去されたことが確認できる。
【０１２１】
図１０（Ａ）のレーザビーム１２２の照射工程は、次のように行うことができる。まず、単結晶半導体層１１５を１／１００に希釈されたフッ酸で１１０秒間処理して、表面の酸化膜を除去する。レーザビーム１２２のレーザ発振器として、ＸｅＣｌエキシマレーザ（波長：３０８ｎｍ、パルス幅：２５ｎ秒、繰り返し周波数６０Ｈｚ）を用いる。光学系により、レーザビーム１２２の断面を３００ｍｍ×０．３４ｍｍの線状に整形する。レーザビーム１２２の走査速度を２．０ｍｍ／秒とし、スキャンピッチを３３μｍ、ビームショット数を約１０ショットで、レーザビーム１２２を単結晶半導体層１１５に照射する。照射面に窒素ガスを吹き付けながら、レーザビーム１２２を走査する。ベース基板１０１が７３０ｍｍ×９２０ｍｍの場合は、レーザビーム１２２のビーム長が３００ｍｍであるので、レーザビーム１２２の照射領域を３分割することで、ベース基板１０１に貼り付けられた全ての単結晶半導体層１１５にレーザビーム１２２を照射することができる。
【０１２２】
レーザビーム１２２を照射された単結晶半導体層１１６の表面は平坦化され、その表面の凹凸形状の算術平均粗さを１ｎｍ以上７ｎｍ以下とすることができる。また、その凹凸形状の二乗平均平方根粗さを１ｎｍ以上１０ｎｍ以下とすることができる。また、その凹凸形状の最大高低差が５ｎｍ以上２５０ｎｍ以下とすることができる。すなわち、レーザビーム１２２の照射処理は、単結晶半導体層１１５の平坦化処理ということができる。
【０１２３】
このように単結晶半導体層１１６の表面を平坦化することで、単結晶半導体層１１６上に形成されるゲート絶縁膜の膜厚を５ｎｍ乃至５０ｎｍ程度まで薄くすることが可能である。よって、ゲート電圧を抑えつつも高いオン電流のトランジスタを形成することができる。
【０１２４】
平坦化処理には、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、略称：ＣＭＰ）が知られているが、マザーガラス基板は大面積でうねりがあるため、ベース基板１０１にマザーガラス基板を使用した場合、ＣＭＰで単結晶半導体層１１５の平坦化処理を行うことは困難である。本実施の形態では、この平坦化処理をレーザビーム１２２の照射処理で行うため、マザーガラス基板を破損する力を加えることなく、かつ耐熱温度を超える温度でマザーガラス基板を加熱することなく、単結晶半導体層１１５の平坦化を可能にする。
【０１２５】
レーザビーム１２２を照射した後、単結晶半導体層１１６に５００℃以上６５０℃以下の加熱処理を行うことが好ましい。この加熱処理によって、レーザビーム１２２の照射で回復されなかった、単結晶半導体層１１６の欠陥の消滅および歪みの緩和を行うことができる。この加熱処理には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置を用いることができる。ＲＴＡ装置には、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。例えば、抵抗加熱炉を用いた場合は、５００℃の温度で１時間加熱した後、５５０℃で４時間加熱するとよい。
【０１２６】
また、単結晶半導体層１１６をエッチングし、表面の平坦化を図ってもよい。本実施の形態では、例えば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング法、平行平板型（容量結合型）エッチング法、マグネトロンプラズマエッチング法、２周波プラズマエッチング法またはヘリコン波プラズマエッチング法等のドライエッチング法を用いる。
【０１２７】
例えばＩＣＰエッチング法を用いる場合、エッチングガスである塩素の流量４０ｓｃｃｍ〜１００ｓｃｃｍ、コイル型の電極に投入する電力１００Ｗ〜２００Ｗ、下部電極（バイアス側）に投入する電力４０Ｗ〜１００Ｗ、反応圧力０．５Ｐａ〜１．０Ｐａとすれば良い。本実施の形態では、エッチングガスである塩素の流量１００ｓｃｃｍ、反応圧力１．０Ｐａ、下部電極の温度７０℃、コイル型の電極に投入するＲＦ（１３．５６ＭＨｚ）電力１５０Ｗ、下部電極（バイアス側）に投入する電力４０Ｗ、エッチング時間２５ｓｅｃ〜２７ｓｅｃとし、単結晶半導体層１１５を５０ｎｍ乃至６０ｎｍ程度にまで薄膜化する。エッチングガスには、塩素、塩化硼素、塩化珪素または四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄またはフッ化窒素などのフッ素系ガス、酸素などを適宜用いることができる。
【０１２８】
また、レーザビーム照射の前に単結晶半導体層１１５のエッチングをしても良い。レーザビームの照射後に単結晶半導体層１１６の表面をエッチングする場合は、必ずしもレーザビームの照射を行う前に単結晶半導体層１１５の表面をエッチングする必要はない。また、レーザビームの照射を行う前に単結晶半導体層１１５の表面をエッチングした場合は、必ずしもレーザビームの照射後に単結晶半導体層１１６の表面をエッチングする必要はない。また、レーザビームの照射前と照射後の両方のタイミングでエッチングを行っても良い。
【０１２９】
上記エッチングにより、後に形成される半導体素子にとって最適となる膜厚まで単結晶半導体層１１６を薄膜化できるのみならず、単結晶半導体層１１６の表面を平坦化することができる。
【０１３０】
以上の工程より、単結晶シリコン基板よりも大面積な基板に、均一な質を有する複数の単結晶半導体層が形成されたＳＯＩ基板を提供することができる。また、本実施の形態に示すＳＯＩ基板を用いることで、例えば、半導体集積回路等の半導体装置の生産性を向上させることができる。
【０１３１】
本実施の形態では、単結晶半導体基板１１１の分離熱処理の際に、貼り合わせに用いた第１のトレイ１０より凹部の深い第２のトレイ２０を用いることによって、単結晶半導体基板１１１と第２のトレイ２０を接触させることなく、熱処理を行うことができる。これにより、各単結晶半導体基板１１１の熱分布を均一にして、単結晶半導体層１１５の分離を行うことができ、均一な質を有する単結晶半導体層１１５をベース基板１０１上に形成することができる。
【０１３２】
また、本実施の形態では、単結晶半導体基板１１１の分離熱処理の際に、凹部２１のサイズが、単結晶半導体基板１１１が収まり、凹部２１の底面の面積が、単結晶半導体基板の底面の面積の１．１倍以下となる第２のトレイ２０を用いることによって、単結晶半導体基板１１７の凸部１３０が単結晶半導体層１１５と重なる位置に配置されることを防ぐことができる。これにより、分離した単結晶半導体基板１１７の残存した脆化層１３３の破裂による単結晶半導体層１１５への異物の付着や傷を防ぐことができる。
【０１３３】
また、本実施の形態では、絶縁層１１２の形成、脆化層１１３の形成および接合層１１４の形成を、複数の単結晶半導体基板１１１を第１のトレイ１０に載置して行うため、複数の単結晶半導体基板１１１を一括処理できるため、スループット良く、ＳＯＩ基板１００を形成することができる。なお、第１のトレイ１０に単結晶半導体基板１１１を載置せずに、絶縁層１１２の形成、脆化層１１３の形成および接合層１１４の形成を行うこともできる。
【０１３４】
また、第１のトレイ１０に単結晶半導体基板１１１載置した状態で、ベース基板１０１を貼り合わせているため、複数の単結晶半導体基板１１１をスループット良く、かつ容易に所望の位置でベース基板１０１に貼り合わせることができる。
【０１３５】
図７（Ａ）から図１０（Ｂ）までの工程を７００℃以下の温度で行うことができるため、ベース基板１０１に耐熱温度が７００℃以下のガラス基板を用いることが可能である。よって、安価なガラス基板を使用できるため、ＳＯＩ基板１００の材料コストを低減することができる。また、マザーガラス基板のような大面積基板（５００ｍｍ×５００ｍｍ以上、好ましくは、６００ｍｍ×７００ｍｍ以上、より好ましくは７００ｍｍ×９００ｍｍ以上）をベース基板に使用することができるため、単結晶半導体層を有する大面積なＳＯＩ基板を提供することができる。
【０１３６】
なお、図７（Ａ）から図７（Ｃ）までの工程では、単結晶半導体基板１１１を別の第１のトレイ１０に移動することなく行ったが、図７（Ａ）から図７（Ｃ）の工程毎にその工程で使用する装置の専用の第１のトレイ１０に単結晶半導体基板１１１を移しかえてもよい。例えば、図７（Ａ）の絶縁層１１２の形成工程では、ＰＥＣＶＤ装置専用の第１のトレイ１０を使用し、図７（Ｂ）の工程ではドーピング装置専用の第１のトレイ１０を使用してもよい。
【０１３７】
また、図７（Ａ）の絶縁層１１２の形成工程の後、絶縁層１１２が形成された単結晶半導体基板１１１を第１のトレイ１０から取り出し、この単結晶半導体基板１１１を超音波洗浄などの洗浄処理を行い、洗浄処理後、清浄な別の第１のトレイ１０に単結晶半導体基板１１１を配置することもできる。
【０１３８】
また、図７（Ｂ）の脆化層１１３の形成工程の後、脆化層１１３が形成された単結晶半導体基板１１１を第１のトレイ１０から取り出し、この単結晶半導体基板１１１を超音波洗浄などの洗浄処理を行い、洗浄処理後、清浄な別の第１のトレイ１０に単結晶半導体基板１１１を配置することもできる。
【０１３９】
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用いることができることとする。
【０１４０】
（実施の形態２）
本実施の形態では、単結晶半導体基板の分離の熱処理時に、実施の形態１とは異なるトレイを用いる場合の、複数の単結晶半導体層が基板上に設けられたＳＯＩ基板の作製方法について説明する。
【０１４１】
まず、実施の形態１と同様の方法で、図８（Ａ）に示すように、ベース基板１０１に単結晶半導体基板１１１を貼り合わせる。
【０１４２】
次に、図１２（Ａ）に示すように、単結晶半導体基板１１１の貼り合わせに用いた第１のトレイ１０を、単結晶半導体基板１１１及びベース基板１０１の下から外し、第３のトレイ３０を配置する。なお、本実施の形態では、実施の形態１で用いた第２のトレイ２０と区別するために、第１のトレイの次に用いるトレイを第３のトレイ３０とよぶ。
【０１４３】
第３のトレイ３０の外観図及び断面図を図１３（Ａ）及び図１３（Ｂ）に示す。図１３（Ｂ）は、図１３（Ａ）の直線ＡＢに対応する断面図である。第３のトレイ３０は、板状の部材であり、後の工程で分離される単結晶半導体基板１１７を保持するための複数の凹部３１が形成されており、各々の凹部３１の間に支持部３２が形成されており、ここでは３行３列に凹部３１が形成されている。また、支持部３２は、図１３に示すように、複数の凹部３１全体を囲むように枠状に形成される部分を有していてもよい。ただし、必ずしも複数の凹部３１全体を囲むように枠状に形成される部分は必要ではない。また、図１３に示す支持部３２は、格子状に連続して形成されているが、支持部３２は、必ずしもこの形状をとる必要はない。例えば、支持部３２が断続的に形成されていてもよい。また、凹部３１の形状は、単結晶半導体基板１１１に合わせて矩形であることが好ましい。なお、特段の断りが無い限り、矩形には正方形が含まれることとする。
【０１４４】
図１３（Ｂ）に示すように、凹部３１の深さをＤ３ａ、支持部３２の高さをＤ３ｂとし、Ｄ３ａとＤ３ｂの和が単結晶半導体基板１１１の厚さより大きくなるようにする。また、図１３（Ｂ）に示すように、各々の凹部３１の間の幅をＤ４ａとし、支持部３２の幅をＤ４ｂとし、Ｄ４ａ＞Ｄ４ｂとなるようにする。
【０１４５】
ここで、第３のトレイ３０の厚さは、１．７ｍｍ以上２．９ｍｍ以下とすることが好ましい。凹部３１の深さＤ３ａは、０．２ｍｍ以上０．６ｍｍ以下とすることが好ましく、支持部３２の高さＤ３ｂは、０．６ｍｍ以上０．９ｍｍ以下とすることが好ましい。また、各凹部３１の間の幅Ｄ４ａは、支持部３２の幅Ｄ４ｂの１．５倍以上とすることが好ましい。
【０１４６】
なお、第３のトレイ３０のサイズは、第１のトレイ１０と同様にするのが好ましい。つまり、第３のトレイ３０のサイズは、ベース基板１０１と同じサイズとすることが好ましい。また、凹部３１のサイズは、単結晶半導体基板１１１（単結晶半導体基板１１７）が収まるサイズとし、凹部３１の底面の面積は、単結晶半導体基板１１１（単結晶半導体基板１１７）の底面の面積の１．１倍以下とする。また、単結晶半導体基板１１１（単結晶半導体基板１１７）を凹部３１に収める際の単結晶半導体基板１１１（単結晶半導体基板１１７）の縁と凹部３１の縁との間の距離は１ｍｍ以下とするのが好ましい。また、第１のトレイ１０と同様に第３のトレイ３０の構成例も図５及び図６で示されるものと同様である。なお、凹部３１の底面とは、図１３（Ｂ）に示す、各々の凹部３１の上方向に開かれた面のことを指すものであり第３のトレイ３０全体の底面を指すものではない。
【０１４７】
第３のトレイ３０は、ＳＯＩ基板１００の基板の作製工程での熱処理で変質、変形しない材料で作製される。特に、熱処理での熱膨張が少ない材料を選択することが好ましい。例えば、石英ガラス、シリコンやシリコンカーバイド等の半導体材料、または無アルカリガラス等で第３のトレイ３０を作製することができる。
【０１４８】
このような第３のトレイ３０を、図１２（Ａ）に示すように、凹部３１と単結晶半導体基板１１１が重なるように配置して、単結晶半導体基板１１１が貼り合わせられたベース基板１０１を支持部３２で支持する。ここで、第３のトレイ３０は、支持部３２の幅Ｄ４ｂが各凹部３１の間の幅Ｄ４ａより小さいので、第３のトレイ３０の支持部とベース基板１０１とが接触する面積が低減され、さらに、第３のトレイ３０の支持部３２と単結晶半導体基板１１１との距離が大きくなる。
【０１４９】
トレイは、ベース基板１０１と同程度の大きさであるため、場所により熱分布が異なりやすく、図８（Ａ）のように単結晶半導体基板１１１及びベース基板１０１がトレイと接触していると、その熱分布の影響を受けやすい。しかし、第３のトレイ３０を用いることにより、加熱処理の際に第３のトレイ３０の支持部３２とベース基板１０１との接触面積を低減し、第３のトレイ３０の支持部３２と単結晶半導体基板１１１との距離を大きくすることができるので、ベース基板１０１及び単結晶半導体基板１１１に対する第３のトレイ３０の熱分布の影響を低減することができる。よって、各単結晶半導体基板１１１の熱分布を均一にして、単結晶半導体層１１５の分離を行うことができ、質的に均一な単結晶半導体層１１５をベース基板１０１上に形成することができる。
【０１５０】
また、実施の形態１と同様に、単結晶半導体基板１１１と第３のトレイ３０を接触させることなく、熱処理を行うことができるので、各単結晶半導体基板１１１の熱分布を均一にして、単結晶半導体層１１５の分離を行うことができ、均一な質を有する単結晶半導体層１１５をベース基板１０１上に形成することができる。
【０１５１】
また、実施の形態１と同様に、第３のトレイ３０の支持部３２でベース基板１０１を支持することによって、ベース基板の周辺端部だけでなく、ベース基板１０１の中央部でもベース基板を支持することができる。よって、加熱処理の際に大きくベース基板が撓むことを防ぐことができるので、均一な単結晶半導体層をベース基板１０１上に形成することができる。
【０１５２】
また、実施の形態１と同様に、第３のトレイ３０を配置した後、ベース基板１０１と接合層１１４との接合界面での結合力を増加させるための加熱処理を行うことが好ましい。この処理温度は、脆化層１１３に亀裂を発生させない温度とし、２００℃以上４５０℃以下の温度範囲で処理することができる。また、この温度範囲で加熱しながら、ベース基板１０１に単結晶半導体基板１１１を貼り合わせることで、ベース基板１０１と接合層１１４との接合界面での結合力を強固にすることができる。
【０１５３】
次いで、実施の形態１と同様に、加熱処理を行い、脆化層１１３で剥離を生じさせて、単結晶半導体基板１１１から単結晶半導体層１１５を分離する。図１２（Ｂ）は、単結晶半導体基板１１１から単結晶半導体層１１５を分離する分離工程を説明する図である。単結晶半導体基板１１７は単結晶半導体層１１５が分離された単結晶半導体基板１１１を示している。
【０１５４】
実施の形態１と同様に、加熱処理を行うことで、脆化層１１３に沿って単結晶半導体基板１１１が、単結晶半導体層１１５と単結晶半導体基板１１７に分離される。このとき、加熱処理によって、単結晶半導体層１１５を分離した単結晶半導体基板１１７は、第３のトレイ３０に設けられた凹部３１で保持される。単結晶半導体基板１１７の周囲には凸部１３０が形成される。凸部１３０は、ベース基板１０１に貼り付けられないで、残存した脆化層１３３、残存した単結晶半導体層１３５、残存した絶縁層１３２（残存した絶縁膜１３２ｂ、残存した絶縁膜１３２ａ）および残存した接合層１３４からなる。
【０１５５】
ここで、第３のトレイ３０には、支持部３２の間隔より底面の幅が狭い凹部３１が設けてあり、凹部３１のサイズは、単結晶半導体基板１１１が収まるサイズとし、凹部３１の底面の面積は、単結晶半導体基板の底面の面積の１．１倍以下とするため、分離した単結晶半導体基板１１７が単結晶半導体層１１５に対して基板平面と平行方向に動ける空間的余裕はとても少ない。これにより、単結晶半導体基板１１７は、凸部１３０が単結晶半導体層１１５と重ならないような位置に配置されるため、単結晶半導体層１１５に異物が付着すること、または傷が付くことを防ぎ、質的に均一な単結晶半導体層をベース基板１０１上に形成することができる。
【０１５６】
以下、加熱処理工程の詳細及び以降の工程については、実施の形態１で示したものと同様なので、そちらを参照されたい。
【０１５７】
以上の工程より、単結晶シリコン基板よりも大面積な基板に、均一な質を有する複数の単結晶半導体層が形成されたＳＯＩ基板を提供することができる。また、本実施の形態に示すＳＯＩ基板を用いることで、例えば、半導体集積回路等の半導体装置の生産性を向上させることができる。
【０１５８】
本実施の形態では、単結晶半導体基板１１１の分離熱処理の際に、各凹部３１の間に支持部３２を有する第３のトレイ３０を用いることにより、加熱処理の際に第３のトレイ３０の支持部３２とベース基板１０１との接触面積を低減し、第３のトレイ３０の支持部３２と単結晶半導体基板１１１との距離を大きくすることができる。これにより、ベース基板１０１及び単結晶半導体基板１１１に対する第３のトレイ３０の熱分布の影響を低減することができるので、各単結晶半導体基板１１１の熱分布を均一にして、単結晶半導体層１１５の分離を行うことができ、質的に均一な単結晶半導体層１１５をベース基板１０１上に形成することができる。
【０１５９】
また実施の形態１と同様に、単結晶半導体基板１１１と第３のトレイ３０を接触させることなく、熱処理を行うことができる。これにより、各単結晶半導体基板１１１の熱分布を均一にして、単結晶半導体層１１５の分離を行うことができ、均一な質を有する単結晶半導体層１１５をベース基板１０１上に形成することができる。
【０１６０】
また実施の形態１と同様に、単結晶半導体基板１１７の凸部１３０が単結晶半導体層１１５と重なる位置に配置されることを防ぐことができる。これにより、分離した単結晶半導体基板１１７の残存した脆化層１３３の破裂による単結晶半導体層１１５への異物の付着や傷を防ぐことができる。
【０１６１】
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用いることができることとする。
【０１６２】
（実施の形態３）
本実施の形態では、単結晶半導体基板の再生処理について説明する。図８（Ｃ）及び図１２（Ｂ）に示す単結晶半導体層１１５が分離された単結晶半導体基板１１７を再生処理する。図１４を用いて、単結晶半導体基板の再生処理を説明する。
【０１６３】
図８（Ｃ）及び図１２（Ｂ）の工程の後、図１４（Ａ）に示すように、単結晶半導体基板１１７の周囲には凸部１３０が形成され、凸部１３０は、ベース基板１０１に貼り付けられないで、残存した脆化層１３３、残存した単結晶半導体層１３５、残存した絶縁層１３２（残存した絶縁膜１３２ｂ、残存した絶縁膜１３２ａ）および残存した接合層１３４からなる。
【０１６４】
まず、残存した絶縁膜１３２ｂ、残存した絶縁膜１３２ａおよび残存した接合層１３４を除去するエッチング処理を行う。これらの膜が、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンで形成されている場合、フッ酸を用いたウエットエッチング処理を行う。このエッチング処理により、図１４（Ｂ）に示すように、単結晶半導体基板１１７が得られる。図１４（Ｃ）は、図１４（Ｂ）の鎖線ＸＹによる断面図である。
【０１６５】
次に、図１４（Ｂ）および図１４（Ｃ）に示す単結晶半導体基板１１７をエッチング処理して、残存した単結晶半導体層１３５及び残存した脆化層１３３を除去する。このエッチングにより、単結晶半導体基板１１７の残存した脆化層１３３のような水素を過剰に含んでいる領域を除去する。単結晶半導体基板１１７のエッチング処理はウエットエッチング処理が好ましく、エッチング液には、水酸化テトラメチルアンモニウム（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ、略称；ＴＭＡＨ）溶液を用いることができる。
【０１６６】
単結晶半導体基板１１７をエッチング処理して、図１４（Ｃ）に示す残存した単結晶半導体層１３５、残存した脆化層１３３を除去した後、その表面を研磨し、図１４（Ｄ）に示すような平滑な表面を有する単結晶半導体基板１１８を形成する。この単結晶半導体基板１１８を図２に示す単結晶半導体基板１１１として再利用することができる。
【０１６７】
研磨処理には、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、略称：ＣＭＰ）を用いることができる。単結晶半導体基板１１８の表面を平滑にするため、１μｍ〜１０μｍ程度研磨することが望ましい。研磨後は、単結晶半導体基板１１８表面に研磨粒子などが残るため、フッ酸洗浄やＲＣＡ洗浄を行う。なお、ＲＣＡ洗浄とは、米ＲＣＡ社が開発した半導体基板用の洗浄方法で、過酸化水素をベースに、アルカリや酸を加えた薬液を高温で用いる洗浄方法である。
【０１６８】
単結晶半導体基板１１８を再利用することで、ＳＯＩ基板１００の材料コストを削減することができる。
【０１６９】
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用いることができることとする。
【０１７０】
（実施の形態４）
本実施の形態では、実施の形態１または実施の形態２で示したＳＯＩ基板を用いた半導体装置の作製方法の一例として、半導体素子の一つである薄膜トランジスタを作製する方法を説明する。複数の薄膜トランジスタを組み合わせることで、各種の半導体装置が形成される。本実施の形態では、実施の形態１及び実施の形態２に示す作製方法で作製したＳＯＩ基板１００を用いることにする。
【０１７１】
まず、図１５（Ａ）に示すように、ベース基板１０１上の単結晶半導体層をエッチングにより所望の形状に加工（パターニング）することで、半導体膜６０３と半導体膜６０４とを形成する。
【０１７２】
半導体膜６０３と半導体膜６０４には、閾値電圧を制御するために、ボロン、アルミニウム、ガリウムなどのｐ型不純物、若しくはリン、砒素などのｎ型不純物が添加されていても良い。例えば、ｐ型を付与する不純物としてボロンを添加する場合、５×１０１６ｃｍ−３以上１×１０１７ｃｍ−３以下の濃度で添加すれば良い。閾値電圧を制御するための不純物の添加は、エッチングが行われる前の単結晶半導体層に対して行っても良いし、エッチング後の半導体膜６０３と半導体膜６０４に対して行っても良い。また、閾値電圧を制御するための不純物の添加を、単結晶半導体層を形成するための単結晶半導体基板に対して行っても良い。若しくは、不純物の添加を、閾値電圧を大まかに調整するために、単結晶半導体層を形成するための単結晶半導体基板に対して行った上で、閾値電圧を微調整するために、単結晶半導体層に対してまたは半導体膜６０３及び半導体膜６０４に対しても行うようにしても良い。
【０１７３】
また、半導体膜６０３と半導体膜６０４を形成した後、ゲート絶縁膜６０６を形成する前に水素化処理を行っても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
【０１７４】
次に、図１５（Ｂ）に示すように、半導体膜６０３と半導体膜６０４を覆うように、ゲート絶縁膜６０６を形成する。ゲート絶縁膜６０６は、高密度プラズマ処理を行うことにより半導体膜６０３と半導体膜６０４の表面を酸化または窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成される。この５〜１０ｎｍの絶縁膜をゲート絶縁膜６０６として用いる。
【０１７５】
上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜６０６と半導体膜６０３及び半導体膜６０４との界面準位密度をきわめて低くすることができる。また高密度プラズマ処理により半導体膜６０３及び半導体膜６０４を直接酸化または窒化することで、形成される絶縁膜の厚さのばらつきを抑えることが出来る。また半導体膜６０３及び半導体膜６０４が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜６０３及び半導体膜６０４の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化反応が早く生じるのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
【０１７６】
または、半導体膜６０３と半導体膜６０４を熱酸化させることで、ゲート絶縁膜６０６を形成するようにしても良い。また、プラズマＣＶＤ法またはスパッタリング法などを用い、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルを含む膜を、単層で、または積層で形成することで、ゲート絶縁膜６０６を形成しても良い。
【０１７７】
または、水素を含んだゲート絶縁膜６０６を形成した後、３５０℃以上４５０℃以下の温度による加熱処理を行うことで、ゲート絶縁膜６０６中に含まれる水素を半導体膜６０３及び半導体膜６０４中に拡散させるようにしても良い。この場合、ゲート絶縁膜６０６は、プロセス温度を３５０℃以下で、プラズマＣＶＤ法で窒化シリコン又は窒化酸化シリコンを堆積することで、形成すれば良い。半導体膜６０３及び半導体膜６０４に水素を供給することで、半導体膜６０３及び半導体膜６０４中、及びゲート絶縁膜６０６と半導体膜６０３及び半導体膜６０４の界面での、捕獲中心となるような欠陥を効果的に低減することができる。
【０１７８】
次に、図１５（Ｃ）に示すように、ゲート絶縁膜６０６上に導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、半導体膜６０３と半導体膜６０４の上方に電極６０７を形成する。導電膜の形成にはＣＶＤ法、スパッタリング法等を用いることが出来る。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることが出来る。また、上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶シリコンなどの半導体を用いて形成しても良い。
【０１７９】
また、本実施の形態では電極６０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。電極６０７は積層された複数の導電膜で形成されていても良い。２つの導電膜の組み合わせとして、１層目に窒化タンタルまたはタンタル（Ｔａ）を、２層目にタングステン（Ｗ）を用いることが出来る。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型を付与する不純物がドーピングされたシリコンとニッケルシリサイド、ｎ型を付与する不純物がドーピングされたシリコンとタングステンシリサイド等も用いることが出来る。
【０１８０】
３つ以上の導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【０１８１】
なお、電極６０７を形成する際に用いるマスクとして、レジストの代わりに酸化シリコン、窒化酸化シリコン等をマスクとして用いてもよい。この場合、パターニングして酸化シリコン、窒化酸化シリコン等のマスクを形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅を有する電極６０７を形成することができる。またマスクを用いずに、液滴吐出法を用いて選択的に電極６０７を形成しても良い。
【０１８２】
なお、液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０１８３】
また、電極６０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化シリコンもしくは四塩化炭素などの塩素系ガス、四フッ化炭素、フッ化硫黄もしくはフッ化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
【０１８４】
次に、図１５（Ｄ）に示すように、電極６０７をマスクとして一導電型を付与する不純物元素を半導体膜６０３、半導体膜６０４に添加する。本実施の形態では、半導体膜６０４にｐ型を付与する不純物元素（例えばボロン）を、半導体膜６０３にｎ型を付与する不純物元素（例えばリンまたはヒ素）を添加する。なお、ｐ型を付与する不純物元素を半導体膜６０４に添加する際、ｎ型の不純物が添加される半導体膜６０３はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜６０３に添加する際、ｐ型の不純物が添加される半導体膜６０４はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。または、先に半導体膜６０３及び半導体膜６０４にｐ型もしくはｎ型のいずれか一方を付与する不純物元素を添加した後、一方の半導体膜のみに選択的により高い濃度でｐ型もしくはｎ型のうちの他方を付与する不純物元素のいずれか一方を添加するようにしても良い。上記不純物の添加により、半導体膜６０３に不純物領域６０８、半導体膜６０４に不純物領域６０９が形成される。
【０１８５】
次に、図１６（Ａ）に示すように、電極６０７の側面にサイドウォール６１０を形成する。サイドウォール６１０は、例えば、ゲート絶縁膜６０６及び電極６０７を覆うように新たに絶縁膜を形成し、垂直方向を主体とした異方性エッチングにより、新たに形成された該絶縁膜を部分的にエッチングすることで、形成することが出来る。上記異方性エッチングにより、新たに形成された絶縁膜が部分的にエッチングされて、電極６０７の側面にサイドウォール６１０が形成される。なお上記異方性エッチングにより、ゲート絶縁膜６０６も部分的にエッチングしても良い。サイドウォール６１０を形成するための絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、シリコン膜、酸化シリコン膜、窒化酸化シリコン膜や、有機樹脂などの有機材料を含む膜を、単層または積層で形成することができる。本実施の形態では、膜厚１００ｎｍの酸化シリコン膜をプラズマＣＶＤ法によって形成する。またエッチングガスとしては、ＣＨＦ３とヘリウムの混合ガスを用いることができる。なお、サイドウォール６１０を形成する工程は、これらに限定されるものではない。
【０１８６】
次に、図１６（Ｂ）に示すように、電極６０７及びサイドウォール６１０をマスクとして、半導体膜６０３の不純物領域６０８、半導体膜６０４の不純物領域６０９に一導電型を付与する不純物元素を添加する。なお、半導体膜６０３の不純物領域６０８、半導体膜６０４の不純物領域６０９には、それぞれ先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。また、ｐ型を付与する不純物元素を半導体膜６０４の不純物領域６０９に添加する際、ｎ型の不純物が添加される半導体膜６０３はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。逆にｎ型を付与する不純物元素を半導体膜６０３の不純物領域６０８に添加する際、ｐ型の不純物が添加される半導体膜６０４はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。
【０１８７】
上記不純物元素の添加により、半導体膜６０３に、一対の高濃度不純物領域６１１と、一対の低濃度不純物領域６１２と、チャネル形成領域６１３とが形成される。また上記不純物元素の添加により、半導体膜６０４に、一対の高濃度不純物領域６１４と、一対の低濃度不純物領域６１５と、チャネル形成領域６１６とが形成される。高濃度不純物領域６１１、６１４はソース又はドレインとして機能し、低濃度不純物領域６１２、６１５はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能する。
【０１８８】
なお、半導体膜６０４上に形成されたサイドウォール６１０と、半導体膜６０３上に形成されたサイドウォール６１０は、キャリアが移動する方向における幅が同じになるように形成しても良いが、該幅が異なるように形成しても良い。ｐ型トランジスタとなる半導体膜６０４上のサイドウォール６１０の幅は、ｎ型トランジスタとなる半導体膜６０３上のサイドウォール６１０の幅よりも長くすると良い。なぜならば、ｐ型トランジスタにおいてソース及びドレインを形成するために注入されるボロンは拡散しやすく、短チャネル効果を誘起しやすいためである。ｐ型トランジスタにおいて、サイドウォール６１０の幅をより長くすることで、ソース及びドレインに高濃度のボロンを添加することが可能となり、ソース及びドレインを低抵抗化することができる。
【０１８９】
次に、ソース及びドレインをさらに低抵抗化するために、半導体膜６０３、半導体膜６０４をシリサイド化することで、シリサイド層を形成しても良い。シリサイド化は、半導体膜に金属を接触させ、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、半導体層中のシリコンと金属とを反応させて行う。シリサイド層としては、コバルトシリサイド若しくはニッケルシリサイドを用いれば良い。半導体膜６０３、半導体膜６０４の厚さが薄い場合には、この領域の半導体膜６０３、半導体膜６０４の底部までシリサイド反応を進めても良い。シリサイド化に用いる金属の材料として、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｄ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いることができる。また、レーザ照射やランプなどの光照射によってシリサイドを形成しても良い。
【０１９０】
上述した一連の工程により、ｎチャネル型トランジスタ６１７と、ｐチャネル型トランジスタ６１８とが形成される。
【０１９１】
次に図１６（Ｃ）に示すように、トランジスタ６１７、トランジスタ６１８を覆うように絶縁膜６１９を形成する。絶縁膜６１９は必ずしも設ける必要はないが、絶縁膜６１９を形成することで、アルカリ金属やアルカリ土類金属などの不純物がトランジスタ６１７、トランジスタ６１８へ侵入するのを防ぐことが出来る。具体的には絶縁膜６１９として、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、酸化アルミニウム、酸化シリコンなどを用いるのが望ましい。本実施の形態では、膜厚６００ｎｍ程度の窒化酸化シリコン膜を、絶縁膜６１９として用いる。この場合、上記水素化の工程は、該窒化酸化シリコン膜形成後に行っても良い。
【０１９２】
次に、トランジスタ６１７、トランジスタ６１８を覆うように、絶縁膜６１９上に絶縁膜６２０を形成する。絶縁膜６２０は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化シリコン、窒化シリコン、窒化酸化シリコン、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜６２０を形成しても良い。絶縁膜６２０は、その表面をＣＭＰ（化学機械研磨）法などにより平坦化させても良い。
【０１９３】
なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち、少なくとも１種を有していても良い。
【０１９４】
絶縁膜６２０の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
【０１９５】
次に、図１７に示すように、半導体膜６０３と半導体膜６０４がそれぞれ一部露出するように絶縁膜６１９及び絶縁膜６２０にコンタクトホールを形成する。そして、該コンタクトホールを介して半導体膜６０３と半導体膜６０４に接する導電膜６２１、６２２を形成する。コンタクトホール開口時のエッチングに用いられるガスは、ＣＨＦ３とＨｅの混合ガスを用いたが、これに限定されるものではない。
【０１９６】
導電膜６２１、６２２は、ＣＶＤ法やスパッタリング法等により形成することができる。具体的に導電膜６２１、６２２として、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）等を用いることが出来る。また上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。導電膜６２１、６２２は、上記金属が用いられた膜を単層または複数積層させて形成することが出来る。
【０１９７】
アルミニウムを主成分とする合金の例として、アルミニウムを主成分としニッケルを含むものが挙げられる。また、アルミニウムを主成分とし、ニッケルと、炭素またはシリコンの一方または両方とを含むものも例として挙げることが出来る。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜６２１、６２２を形成する材料として最適である。特にアルミニウムシリコン（Ａｌ−Ｓｉ）膜は、導電膜６２１、６２２をパターニングで形成するとき、レジストベークにおけるヒロックの発生をアルミニウム膜に比べて防止することができる。また、シリコン（Ｓｉ）の代わりに、アルミニウム膜に０．５％程度のＣｕを混入させても良い。
【０１９８】
導電膜６２１、６２２は、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物を用いて形成された膜である。アルミニウムシリコン（Ａｌ−Ｓｉ）膜を間に挟むようにバリア膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、半導体膜６０３と半導体膜６０４上に薄い酸化膜ができていたとしても、バリア膜に含まれるチタンがこの酸化膜を還元し、導電膜６２１、６２２と、半導体膜６０３及び半導体膜６０４とがそれぞれ良好なコンタクトをとることができる。またバリア膜を複数積層するようにして用いても良い。その場合、例えば、導電膜６２１、６２２を下層からチタン（Ｔｉ）、窒化チタン、アルミニウムシリコン（Ａｌ−Ｓｉ）、チタン（Ｔｉ）、窒化チタンの５層構造とすることが出来る。
【０１９９】
また、導電膜６２１、６２２として、ＷＦ６ガスとＳｉＨ４ガスから化学気相成長法で形成したタングステンシリサイドを用いても良い。また、ＷＦ６を水素還元して形成したタングステンを、導電膜６２１、６２２として用いても良い。
【０２００】
なお、導電膜６２１はｎチャネル型トランジスタ６１７の高濃度不純物領域６１１に接続されている。導電膜６２２はｐチャネル型トランジスタ６１８の高濃度不純物領域６１４に接続されている。
【０２０１】
図１７には、ｎチャネル型トランジスタ６１７及びｐチャネル型トランジスタ６１８の上面図が示されている。ただしこの上面図では導電膜６２１、６２２、絶縁膜６１９、絶縁膜６２０を省略した図を示している。
【０２０２】
また、本実施の形態では、ｎチャネル型トランジスタ６１７とｐチャネル型トランジスタ６１８が、それぞれゲートとして機能する電極６０７を１つずつ有する場合を例示しているが、本実施の形態はこの構成に限定されない。本実施の形態で作製されるトランジスタは、ゲートとして機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造を有していても良い。
【０２０３】
また、本実施の形態で作製される半導体装置が有するトランジスタは、ゲートプレナー構造を有していても良い。
【０２０４】
なお、ＳＯＩ基板が有する半導体膜は、ほぼ単結晶に近いものが得られる。そのため、多結晶の半導体膜と比べて、配向のばらつきが小さいのでトランジスタの閾値電圧のばらつきを小さくすることができる。また、多結晶の半導体膜とは異なり結晶粒界が殆ど見られないので、結晶粒界に起因するリーク電流を抑え、半導体装置の省電力化を実現することができる。そしてレーザ結晶化により得られる多結晶の半導体膜では、ビームスポット内のエネルギー密度の分布に起因して、半導体膜の表面に突起（リッジ）が現れやすい。しかし、ＳＯＩ基板が有する半導体膜は、貼り合わせにより生じた半導体膜内の欠陥を修復できる程度に、低いエネルギー密度で照射すれば良い。よって、ＳＯＩ基板が有する半導体膜の表面の平坦性は、レーザ結晶化により得られる多結晶の半導体膜に比べて飛躍的に高いため、ＳＯＩ基板が有する半導体膜上に形成されるゲート絶縁膜の膜厚を５ｎｍ乃至５０ｎｍ程度まで薄くすることが可能である。よって、ゲート電圧を抑えつつも高いオン電流を得ることができる。また、レーザ結晶化により得られる多結晶の半導体膜を用いる場合、高い移動度を得るために、レーザ光の走査方向に沿ってトランジスタが有する半導体膜の配置を決める必要があったが、ＳＯＩ基板が有する半導体膜ではその必要がないため、半導体装置の設計における制約が少なくなる。
【０２０５】
（実施の形態５）
本実施の形態では、実施の形態１または実施の形態２で示したＳＯＩ基板を用いた半導体装置が有する各種回路の具体的な構成について、インバータを例に挙げて説明する。インバータの回路図を図１８（Ａ）に、また図１８（Ａ）に示すインバータの上面図を図１８（Ｂ）に、一例として示す。
【０２０６】
図１８（Ａ）に示すインバータは、ｐチャネル型のトランジスタ２００１と、ｎチャネル型のトランジスタ２００２とを有する。トランジスタ２００１とトランジスタ２００２は直列に接続されている。具体的には、トランジスタ２００１のドレインとトランジスタ２００２のドレインが接続されている。そして、トランジスタ２００１のドレイン及びトランジスタ２００２のドレインの電位は、出力端子ＯＵＴに与えられる。
【０２０７】
また、トランジスタ２００１のゲートとトランジスタ２００２のゲートは接続されている。そして、入力端子ＩＮに入力された信号の電位は、トランジスタ２００１のゲート及びトランジスタ２００２のゲートに与えられる。トランジスタ２００１のソースにはハイレベルの電圧ＶＤＤが与えられ、トランジスタ２００２のソースにはローレベルの電圧ＶＳＳが与えられる。
【０２０８】
図１８（Ｂ）に示すインバータでは、トランジスタ２００１は半導体膜２０１０を有し、トランジスタ２００２は半導体膜２００８を有する。また、トランジスタ２００１のドレインと、トランジスタ２００２のドレインは、配線２００３を介して電気的に接続されている。そして配線２００３は配線２００４に接続されている。よって、トランジスタ２００１のドレイン及びトランジスタ２００２のドレインの電位は、配線２００３及び配線２００４を介して、出力端子ＯＵＴの電位として後段の回路に与えられる。
【０２０９】
また、図１８（Ｂ）に示すインバータでは、配線２００５の一部がトランジスタ２００１のゲート及びトランジスタ２００２のゲートとして機能している。そして配線２００５に与えられた電位が、入力端子ＩＮの電位としてトランジスタ２００１のゲート及びトランジスタ２００２のゲートに与えられる。そしてトランジスタ２００１のソースには、配線２００６を介して電圧ＶＤＤが与えられ、トランジスタ２００２のソースには、配線２００７を介して電圧ＶＳＳが与えられている。
【０２１０】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２１１】
（実施の形態６）
本実施の形態では、実施の形態１または実施の形態２で示したＳＯＩ基板を用いた半導体装置が有する各種回路の具体的な構成について、ＮＡＮＤ回路を例に挙げて説明する。ＮＡＮＤ回路の回路図を図１９（Ａ）に、また図１９（Ａ）に示すＮＡＮＤ回路の上面図を図１９（Ｂ）に、一例として示す。
【０２１２】
図１９（Ａ）に示すＮＡＮＤ回路は、ｐチャネル型のトランジスタ３００１と、ｐチャネル型のトランジスタ３００２と、ｎチャネル型のトランジスタ３００３と、ｎチャネル型のトランジスタ３００４とを有する。トランジスタ３００１と、トランジスタ３００３と、トランジスタ３００４とは、順に直列に接続されている。またトランジスタ３００１と、トランジスタ３００２とは並列に接続されている。
【０２１３】
具体的には、トランジスタ３００１のソースとドレインは、一方にはハイレベルの電圧ＶＤＤが与えられ、他方は出力端子ＯＵＴに接続されている。トランジスタ３００２のソースとドレインは、一方にはハイレベルの電圧ＶＤＤが与えられ、他方は出力端子ＯＵＴに接続されている。トランジスタ３００４のソースとドレインは、一方にはローレベルの電圧ＶＳＳが与えられている。トランジスタ３００３のソースとドレインは、一方は出力端子ＯＵＴに接続されている。そして、トランジスタ３００３のソースとドレインの他方と、トランジスタ３００４のソースとドレインの他方とが接続されている。トランジスタ３００１のゲートと、トランジスタ３００３のゲートには、入力端子ＩＮ１の電位が与えられる。またトランジスタ３００２のゲートと、トランジスタ３００４のゲートには、入力端子ＩＮ２の電位が与えられる。
【０２１４】
図１９（Ｂ）に示すＮＡＮＤ回路では、並列に接続されているトランジスタ３００１とトランジスタ３００２とが、半導体膜３００５を共有している。また直列に接続されているトランジスタ３００３とトランジスタ３００４とが、半導体膜３００６を共有している。また配線３００７の一部はトランジスタ３００１のゲート及びトランジスタ３００３のゲートとして機能している。そして配線３００７に与えられた電位が、入力端子ＩＮ１の電位としてトランジスタ３００１のゲート及びトランジスタ３００３のゲートに与えられる。配線３００８の一部はトランジスタ３００２のゲート及びトランジスタ３００４のゲートとして機能している。そして配線３００８に与えられた電位が、入力端子ＩＮ２の電位としてトランジスタ３００２のゲート及びトランジスタ３００４のゲートに与えられる。
【０２１５】
ハイレベルの電圧ＶＤＤは、配線３００９を介してトランジスタ３００１のソースとドレインの一方、及びトランジスタ３００２のソースとドレインの一方に与えられる。またローレベルの電圧ＶＳＳは、配線３０１０を介してトランジスタ３００４のソースとドレインの一方に与えられる。トランジスタ３００１のソースとドレインの他方、トランジスタ３００２のソースとドレインの他方、及びトランジスタ３００３のソースとドレインの一方は、その電位が配線３０１１及び配線３０１２を介して出力端子ＯＵＴの電位として後段の回路に与えられる。
【０２１６】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２１７】
（実施の形態７）
本実施の形態では、実施の形態１または実施の形態２で示したＳＯＩ基板を用いた半導体装置の一つであるＲＦタグの構成について説明する。図２０（Ａ）は該ＲＦタグの一形態を示すブロック図である。図２０（Ａ）においてＲＦタグ５００は、アンテナ５０１と、集積回路５０２とを有している。集積回路５０２は、電源回路５０３、復調回路５０４、変調回路５０５、レギュレータ５０６、制御回路５０７、メモリ５０９を有している。
【０２１８】
質問器から電波が送られてくると、アンテナ５０１において該電波が交流電圧に変換される。電源回路５０３では、アンテナ５０１からの交流電圧を整流し、電源用の電圧を生成する。電源回路５０３において生成された電源用の電圧は、制御回路５０７とレギュレータ５０６に与えられる。レギュレータ５０６は、電源回路５０３からの電源用の電圧を安定化させるか、またはその高さを調整した後、集積回路５０２内の復調回路５０４、変調回路５０５、制御回路５０７またはメモリ５０９などの各種回路に供給する。
【０２１９】
復調回路５０４は、アンテナ５０１からの交流電圧を復調して信号を生成し、後段の制御回路５０７に出力する。制御回路５０７は復調回路５０４から入力された信号に従って演算処理を行い、別途信号を生成する。上記演算処理を行う際に、メモリ５０９は一次キャッシュメモリまたは二次キャッシュメモリとして用いることが出来る。また、制御回路５０７は、復調回路５０４から入力された信号を解析し、質問器から送られてきた命令の内容に従って、メモリ５０９内の情報の出力、またはメモリ５０９内における命令の内容の保存を行う。制御回路５０７から出力される信号は符号化され、変調回路５０５に送られる。変調回路５０５は該信号に従ってアンテナ５０１が受信している電波を変調する。アンテナ５０１において変調された電波は質問器で受け取られる。そしてＲＦタグ５００から出力された情報を知ることができる。
【０２２０】
このようにＲＦタグ５００と質問器との通信は、キャリア（搬送波）として用いる電波を変調することで行われる。キャリアは、１２５ｋＨｚ、１３．５６ＭＨｚ、９５０ＭＨｚなど規格により様々である。また変調の方式も規格により振幅変調、周波数変調、位相変調など様々な方式があるが、規格に即した変調方式であればどの変調方式を用いても良い。
【０２２１】
信号の伝送方式は、キャリアの波長によって電磁結合方式、電磁誘導方式、マイクロ波方式など様々な種類に分類することが出来る。
【０２２２】
メモリ５０９は不揮発性メモリであっても揮発性メモリであってもどちらでも良い。メモリ５０９として、例えばＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ、ＥＥＰＲＯＭ、ＦｅＲＡＭなどを用いることが出来る。
【０２２３】
本実施の形態では、アンテナ５０１を有するＲＦタグ５００の構成について説明しているが、本実施の形態のＲＦタグは必ずしもアンテナを有していなくとも良い。また図２０（Ａ）に示したＲＦタグに、発振回路または二次電池を設けても良い。
【０２２４】
また、図２０（Ａ）では、アンテナを１つだけ有するＲＦタグの構成について説明したが、本実施の形態はこの構成に限定されない。電力を受信するためのアンテナと、信号を受信するためのアンテナとの、２つのアンテナを有していても良い。アンテナが１つだと、例えば９５０ＭＨｚの電波で電力の供給と信号の伝送を両方行う場合、遠方まで大電力が伝送され、他の無線機器の受信妨害を起こす可能性がある。そのため、電力の供給は電波の周波数を下げて近距離にて行う方が望ましいが、この場合通信距離は必然的に短くなってしまう。しかしアンテナが２つあると、電力を供給する電波の周波数と、信号を送るための電波の周波数とを使い分けることができる。例えば電力を送る際は電波の周波数を１３．５６ＭＨｚとして磁界を用い、信号を送る際は電波の周波数を９５０ＭＨｚとして電界を用いることができる。このように機能に合わせてアンテナを使い分けることによって、電力の供給は近距離のみの通信とし、信号の伝送は遠距離も可能なものとすることができる。
【０２２５】
ＳＯＩ基板１００を用いた半導体装置の一つであるＲＦタグは、絶縁表面を有する基板もしくは絶縁基板上に接合された単結晶半導体層（ＳＯＩ層）によって集積回路５０２を形成できるので、処理速度の高速化のみならず低消費電力化を図ることができる。また、ＳＯＩ基板１００を用いた半導体装置ではベース基板を大型化しながら生産性を高めることができるので、ＲＦタグ一つあたりの価格を抑えることが可能となる。
【０２２６】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２２７】
次に、ＳＯＩ基板１００を用いた半導体装置の一つであるＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）の構成について説明する。
【０２２８】
図２０（Ｂ）に、本実施の形態のＣＰＵの構成をブロック図で示す。図２０（Ｂ）に示すＣＰＵは、基板８００上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ）８０１、演算回路用制御部（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）８０２、命令解析部（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）８０３、割り込み制御部（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）８０４、タイミング制御部（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）８０５、レジスタ（Ｒｅｇｉｓｔｅｒ）８０６、レジスタ制御部（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）８０７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）８０８、メモリ８０９、メモリ用インターフェース８２０を主に有している。メモリ８０９及びメモリ用インターフェース８２０は、別チップに設けても良い。勿論、図２０（Ｂ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
【０２２９】
バスインターフェース８０８を介してＣＰＵに入力された命令は、命令解析部８０３においてデコードされた後、演算回路用制御部８０２、割り込み制御部８０４、レジスタ制御部８０７、タイミング制御部８０５に入力される。演算回路用制御部８０２、割り込み制御部８０４、レジスタ制御部８０７、タイミング制御部８０５は、デコードされた命令にもとづき、各種制御を行なう。具体的には演算回路用制御部８０２は、演算回路８０１の動作を制御するための信号を生成する。また、割り込み制御部８０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部８０７は、レジスタ８０６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ８０６の読み出しや書き込みを行なう。
【０２３０】
また、タイミング制御部８０５は、演算回路８０１、演算回路用制御部８０２、命令解析部８０３、割り込み制御部８０４、レジスタ制御部８０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部８０５は、基準クロック信号をもとに、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
【０２３１】
ＳＯＩ基板１００を用いた半導体装置の一つであるＣＰＵは、絶縁表面を有する基板もしくは絶縁基板上に接合された単結晶半導体層（ＳＯＩ層）によって集積回路を形成できるので、処理速度の高速化のみならず低消費電力化を図ることができる。また、ＳＯＩ基板１００を用いた半導体装置ではベース基板を大型化しながら生産性を高めることができるので、ＣＰＵ一つあたりの価格を抑えることが可能となる。
【０２３２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２３３】
（実施の形態８）
本実施の形態では、実施の形態１または実施の形態２で示したＳＯＩ基板を用いた半導体装置の一つである、アクティブマトリクス型の半導体表示装置の構成について説明する。
【０２３４】
アクティブマトリクス型の発光装置は、各画素に表示素子に相当する発光素子が設けられている。発光素子は自ら発光するため視認性が高く、液晶表示装置で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。本実施の形態では、発光素子の１つである有機発光素子（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を用いた発光装置について説明するが、本実施の形態で作製される半導体表示装置は、他の発光素子を用いた発光装置であっても良い。
【０２３５】
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）が得られる材料を含む層（以下、電界発光層と記す）と、陽極層と、陰極層とを有している。エレクトロルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本実施の形態で作製される発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
【０２３６】
図２１（Ａ）に、本実施の形態の発光装置の断面図を示す。図２１（Ａ）に示す発光装置は、駆動回路に用いられるトランジスタ１６０１、トランジスタ１６０２と、画素に用いられる駆動用トランジスタ１６０４、スイッチング用トランジスタ１６０３とを素子基板１６００上に有している。また、図２１（Ａ）に示す発光装置は、素子基板１６００上において、画素に発光素子１６０５を有している。
【０２３７】
発光素子１６０５は、画素電極１６０６と、電界発光層１６０７と、対向電極１６０８とを有している。画素電極１６０６と対向電極１６０８は、いずれか一方が陽極であり、他方が陰極である。
【０２３８】
陽極は、酸化シリコンを含むインジウム錫酸化物（ＩＴＳＯ）、インジウム錫酸化物（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などの透光性酸化物導電材料を用いることができる。また、陽極は、透光性酸化物導電材料の他に、例えば窒化チタン、窒化ジルコニウム、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ、Ａｇ、Ａｌ等の１つまたは複数からなる単層膜の他、窒化チタンとアルミニウムを主成分とする膜との積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との三層構造等を用いることができる。ただし透光性酸化物導電材料以外の材料で陽極側から光を取り出す場合、光が透過する程度の膜厚（好ましくは、５ｎｍ〜３０ｎｍ程度）で形成する。
【０２３９】
なお、陽極として導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いることもできる。導電性組成物は、陽極となる導電膜のシート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【０２４０】
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例えばπ電子共役系導電性高分子として、ポリアニリン及びまたはその誘導体、ポリピロール及びまたはその誘導体、ポリチオフェン及びまたはその誘導体、これらの２種以上の共重合体などがあげられる。
【０２４１】
共役導電性高分子の具体例としては、ポリピロ−ル、ポリ（３−メチルピロ−ル）、ポリ（３−ブチルピロ−ル）、ポリ（３−オクチルピロ−ル）、ポリ（３−デシルピロ−ル）、ポリ（３，４−ジメチルピロ−ル）、ポリ（３，４−ジブチルピロ−ル）、ポリ（３−ヒドロキシピロ−ル）、ポリ（３−メチル−４−ヒドロキシピロ−ル）、ポリ（３−メトキシピロ−ル）、ポリ（３−エトキシピロ−ル）、ポリ（３−オクトキシピロ−ル）、ポリ（３−カルボキシルピロ−ル）、ポリ（３−メチル−４−カルボキシルピロ−ル）、ポリ（Ｎ−メチルピロール）、ポリチオフェン、ポリ（３−メチルチオフェン）、ポリ（３−ブチルチオフェン）、ポリ（３−オクチルチオフェン）、ポリ（３−デシルチオフェン）、ポリ（３−ドデシルチオフェン）、ポリ（３−メトキシチオフェン）、ポリ（３−エトキシチオフェン）、ポリ（３−オクトキシチオフェン）、ポリ（３−カルボキシルチオフェン）、ポリ（３−メチル−４−カルボキシルチオフェン）、ポリ（３，４−エチレンジオキシチオフェン）、ポリアニリン、ポリ（２−メチルアニリン）、ポリ（２−オクチルアニリン）、ポリ（２−イソブチルアニリン）、ポリ（３−イソブチルアニリン）、ポリ（２−アニリンスルホン酸）、ポリ（３−アニリンスルホン酸）等が挙げられる。
【０２４２】
上記導電性高分子を、単独で導電性組成物として陽極に使用してもよいし、導電性組成物の膜の厚さの均一性、膜強度等の膜特性を調整するために有機樹脂を添加して使用することができる。
【０２４３】
有機樹脂としては、導電性高分子と相溶または混合分散可能であれば熱硬化性樹脂であってもよく、熱可塑性樹脂であってもよく、光硬化性樹脂であってもよい。例えば、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル系樹脂、ポリイミド、ポリアミドイミド等のポリイミド系樹脂、ポリアミド６、ポリアミド６６、ポリアミド１２、ポリアミド１１等のポリアミド樹脂、ポリフッ化ビニリデン、ポリフッ化ビニル、ポリテトラフルオロエチレン、エチレンテトラフルオロエチレンコポリマ−、ポリクロロトリフルオロエチレン等のフッ素樹脂、ポリビニルアルコ−ル、ポリビニルエ−テル、ポリビニルブチラ−ル、ポリ酢酸ビニル、ポリ塩化ビニル等のビニル樹脂、エポキシ樹脂、キシレン樹脂、アラミド樹脂、ポリウレタン系樹脂、ポリウレア系樹脂、メラミン樹脂、フェノ−ル系樹脂、ポリエ−テル、アクリル系樹脂及びこれらの共重合体等が挙げられる。
【０２４４】
さらに、導電性組成物の電気伝導度を調整するために、導電性組成物にアクセプタ性またはドナー性ド−パントをド−ピングすることにより、共役導電性高分子の共役電子の酸化還元電位を変化させてもよい。
【０２４５】
アクセプタ性ド−パントとしては、ハロゲン化合物、ルイス酸、プロトン酸、有機シアノ化合物、有機金属化合物等を使用することができる。ハロゲン化合物としては、塩素、臭素、ヨウ素、塩化ヨウ素、臭化ヨウ素、フッ化ヨウ素等が挙げられる。ルイス酸としては五フッ化燐、五フッ化ヒ素、五フッ化アンチモン、三フッ化硼素、三塩化硼素、三臭化硼素等が挙げられる。プロトン酸としては、塩酸、硫酸、硝酸、リン酸、ホウフッ化水素酸、フッ化水素酸、過塩素酸等の無機酸と、有機カルボン酸、有機スルホン酸等の有機酸を挙げることができる。有機カルボン酸及び有機スルホン酸としては、前記カルボン酸化合物及びスルホン酸化合物を使用することができる。有機シアノ化合物としては、共役結合に二つ以上のシアノ基を含む化合物が使用できる。例えば、テトラシアノエチレン、テトラシアノエチレンオキサイド、テトラシアノベンゼン、テトラシアノキノジメタン、テトラシアノアザナフタレン等を挙げられる。
【０２４６】
ドナー性ドーパントとしては、アルカリ金属、アルカリ土類金属、４級アンモニウム化合物等を挙げることができる。
【０２４７】
導電性組成物を、水または有機溶剤（アルコール系溶剤、ケトン系溶剤、エステル系溶剤、炭化水素系溶剤、芳香族系溶剤など）に溶解させて、湿式法により陽極となる薄膜を形成することができる。
【０２４８】
導電性組成物を溶解する溶媒としては、特に限定することはなく、上記した導電性高分子及び有機樹脂などの高分子樹脂化合物を溶解するものを用いればよく、例えば、水、メタノール、エタノール、プロピレンカーボネート、Ｎ‐メチルピロリドン、ジメチルホルムアミド、ジメチルアセトアミド、シクロヘキサノン、アセトン、メチルエチルケトン、メチルイソブチルケトン、トルエンなどの単独もしくは混合溶剤に溶解すればよい。
【０２４９】
導電性組成物の成膜は上述のように溶媒に溶解した後、塗布法、コーティング法、液滴吐出法（インクジェット法ともいう）、印刷法等の湿式法を用いて成膜することができる。溶媒の乾燥は、熱処理を行ってもよいし、減圧下で行ってもよい。また、有機樹脂が熱硬化性の場合は、さらに加熱処理を行い、光硬化性の場合は、光照射処理を行えばよい。
【０２５０】
陰極は、一般的に仕事関数の小さい金属、合金、電気伝導性化合物、およびこれらの混合物などを用いることができる。具体的には、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属を用いて形成することもできる。また、電子注入性の高い材料を含む層を陰極に接するように形成することで、アルミニウムや、透光性酸化物導電材料等を用いた、通常の導電膜も用いることができる。
【０２５１】
電界発光層１６０７は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良く、各層には有機材料のみならず無機材料が含まれていても良い。電界発光層１６０７におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。複数の層で構成されている場合、画素電極１６０６が陰極だとすると、画素電極１６０６上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお画素電極１６０６が陽極に相当する場合は、電界発光層１６０７を、ホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層して形成する。
【０２５２】
また電界発光層１６０７は、高分子系有機化合物、中分子系有機化合物（昇華性を有さず、連鎖する分子の長さが１０μｍ以下の有機化合物）、低分子系有機化合物、無機化合物のいずれを用いていても、液滴吐出法で形成することが可能である。また中分子系有機化合物、低分子系有機化合物、無機化合物は蒸着法で形成しても良い。
【０２５３】
なお、スイッチング用トランジスタ１６０３、駆動用トランジスタ１６０４は、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート構造を有していても良い。
【０２５４】
次に、図２１（Ｂ）に、本実施の形態の液晶表示装置の断面図を示す。図２１（Ｂ）に示す液晶表示装置は、駆動回路に用いられるトランジスタ１６１１、トランジスタ１６１２と、画素においてスイッチング素子として機能するトランジスタ１６１３とを素子基板１６１０上に有している。また、図２１（Ｂ）に示す液晶表示装置は、素子基板１６１０と対向基板１６１４の間に液晶セル１６１５を有している。
【０２５５】
液晶セル１６１５は、素子基板１６１０に形成された画素電極１６１６と、対向基板１６１４に形成された対向電極１６１７と、画素電極１６１６と対向電極１６１７の間に設けられた液晶１６１８とを有している。画素電極１６１６には、例えば酸化インジウムスズ（ＩＴＳＯ）、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）などを用いることができる。
【０２５６】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
【０２５７】
（実施の形態９）
実施の形態１または実施の形態２で示したＳＯＩ基板を用いた半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機または電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）などが挙げられる。これら電子機器の具体例を図２２に示す。
【０２５８】
図２２（Ａ）は携帯電話であり、本体２１０１、表示部２１０２、音声入力部２１０３、音声出力部２１０４、操作キー２１０５を有する。表示部２１０２またはその他の信号処理回路に実施の形態１又は実施の形態２に示す作製方法で形成された半導体装置を用いることで、コストを抑えた携帯電話が得られる。
【０２５９】
図２２（Ｂ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９、接眼部２６１０等を有する。表示部２６０２またはその他の信号処理回路に実施の形態１又は実施の形態２に示す作製方法で形成された半導体装置を用いることで、コストを抑えたビデオカメラが得られる。
【０２６０】
図２２（Ｃ）は映像表示装置であり、筐体２４０１、表示部２４０２、スピーカー部２４０３等を有する。表示部２４０２またはその他の信号処理回路に実施の形態１又は実施の形態２に示す作製方法で形成された半導体装置を用いることで、コストを抑えた映像表示装置が得られる。なお、映像表示装置には、パーソナルコンピュータ用、ＴＶ放送受信用、広告表示用などの、映像を表示するための全ての映像表示装置が含まれる。
【０２６１】
以上の様に、実施の形態１又は実施の形態２に示す作製方法で形成された半導体装置の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【０２６２】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【０２６３】
１０ 第１のトレイ
１１ 凹部
２０ 第２のトレイ
２１ 凹部
３０ 第３のトレイ
３１ 凹部
３２ 支持部
１００ ＳＯＩ基板
１０１ ベース基板
１０２ 絶縁層
１１１ 単結晶半導体基板
１１５ 単結晶半導体層
１１６ 単結晶半導体層
１１７ 単結晶半導体基板
１１８ 単結晶半導体基板
１１２ 絶縁層
１１３ 脆化層
１１４ 接合層
１２１ イオンビーム
１２２ レーザビーム
１３０ 凸部
１３２ 残存した絶縁層
１３３ 残存した脆化層
１３４ 残存した接合層
１３５ 残存した単結晶半導体層
【特許請求の範囲】
【請求項１】
上面に接合層が形成され、所望の深さに脆化層が形成された複数の単結晶半導体基板と、ベース基板と、複数の凹部が設けられた第１のトレイと、複数の凹部が設けられた第２のトレイとを用意し、
複数の前記単結晶半導体基板を、前記第１のトレイの複数の前記凹部に配置し、
前記第１のトレイの複数の前記凹部に配置された複数の前記単結晶半導体基板を、前記接合層を介して、前記ベース基板に密接させることで、前記接合層の表面と前記ベース基板表面とを接合させて、前記ベース基板と複数の前記単結晶半導体基板を貼り合わせ、
前記第１のトレイを複数の前記単結晶半導体基板から外し、
複数の前記単結晶半導体基板と前記第２のトレイに設けられた複数の前記凹部が重なるように、前記第２のトレイを配置し、
前記第２のトレイに配置された複数の前記単結晶半導体基板の加熱処理によって前記脆化層に亀裂を生じさせ、各単結晶半導体基板から分離された複数の単結晶半導体層が密着されたベース基板を形成し、
前記第１のトレイに設けられた複数の前記凹部の深さは、前記単結晶半導体基板の厚さより小さく、
前記第２のトレイに設けられた複数の前記凹部の深さは、前記単結晶半導体基板の厚さより大きいことを特徴とするＳＯＩ基板の作製方法。
【請求項２】
請求項１において、
前記第２のトレイは、複数の前記単結晶半導体基板の底面と接触することなく配置することを特徴とするＳＯＩ基板の作製方法。
【請求項３】
請求項１又は請求項２において、
前記単結晶半導体層と分離した前記単結晶半導体基板は、前記第２のトレイに設けられた複数の前記凹部に保持されることを特徴とするＳＯＩ基板の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第２のトレイに設けられた複数の前記凹部の底面の面積は、前記単結晶半導体基板の底面の面積の１．１倍以下とすることを特徴とするＳＯＩ基板の作製方法。
【請求項５】
上面に接合層が形成され、所望の深さに脆化層が形成された複数の単結晶半導体基板と、ベース基板と、複数の凹部が設けられた第１のトレイと、複数の凹部と各々の前記凹部の間に支持部とが設けられた第２のトレイとを用意し、
複数の前記単結晶半導体基板を、前記第１のトレイの複数の前記凹部に配置し、
前記第１のトレイの複数の前記凹部に配置された複数の前記単結晶半導体基板を、前記接合層を介して、前記ベース基板に密接させることで、前記接合層の表面と前記ベース基板表面とを接合させて、前記ベース基板と複数の前記単結晶半導体基板を貼り合わせ、
前記前記第１のトレイを複数の前記単結晶半導体基板から外し、
複数の前記単結晶半導体基板と前記第２のトレイに設けられた複数の前記凹部が重なるように、前記第２のトレイを配置し、
前記第２のトレイに配置された複数の前記単結晶半導体基板の加熱処理によって前記脆化層に亀裂を生じさせ、各単結晶半導体基板から分離された複数の単結晶半導体層が密着されたベース基板を形成し、
前記第１のトレイに設けられた複数の前記凹部の深さは、前記単結晶半導体基板の厚さより小さく、
前記第２のトレイに設けられた複数の前記凹部の深さと前記支持部の高さの和は、前記単結晶半導体基板の厚さより大きく、
前記第２のトレイに設けられた各々の前記凹部の間の幅は、前記支持部の幅より大きいことを特徴とするＳＯＩ基板の作製方法。
【請求項６】
請求項５において、
前記第２のトレイは、複数の前記単結晶半導体基板と接触することなく配置することを特徴とするＳＯＩ基板の作製方法。
【請求項７】
請求項５又は請求項６において、
前記単結晶半導体層と分離した前記単結晶半導体基板は、前記第２のトレイに設けられた複数の前記凹部に保持されることを特徴とするＳＯＩ基板の作製方法。
【請求項８】
請求項５乃至請求項７のいずれか一項において、
前記第２のトレイに設けられた複数の前記凹部の底面の面積は、前記単結晶半導体基板の底面の面積の１．１倍以下とすることを特徴とするＳＯＩ基板の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記接合層は、前記単結晶半導体基板に接して形成された絶縁層上に形成されていることを特徴とするＳＯＩ基板の作製方法。
【請求項１０】
請求項９において、
前記絶縁層は、複数の絶縁膜からなる積層構造であることを特徴とするＳＯＩ基板の作製方法。
【請求項１１】
請求項１乃至請求項１０のいずれか一項において、
前記脆化層の形成のためのソースガスに水素ガスを用い、
前記水素ガスを励起して、Ｈ３＋を含むプラズマを生成し、前記プラズマに含まれるイオン種を加速して、前記単結晶半導体基板にドープすることで、前記脆化層を形成することを特徴とするＳＯＩ基板の作製方法。
【請求項１２】
請求項１乃至請求項１１のいずれか一項において、
前記ベース基板は、ガラス基板であることを特徴とするＳＯＩ基板の作製方法。
【請求項１３】
請求項１乃至請求項１２のいずれか一項において、
前記第２のトレイは、石英ガラス、シリコン、シリコンカーバイド、または無アルカリガラスであることを特徴とするＳＯＩ基板の作製方法。
【請求項１】
上面に接合層が形成され、所望の深さに脆化層が形成された複数の単結晶半導体基板と、ベース基板と、複数の凹部が設けられた第１のトレイと、複数の凹部が設けられた第２のトレイとを用意し、
複数の前記単結晶半導体基板を、前記第１のトレイの複数の前記凹部に配置し、
前記第１のトレイの複数の前記凹部に配置された複数の前記単結晶半導体基板を、前記接合層を介して、前記ベース基板に密接させることで、前記接合層の表面と前記ベース基板表面とを接合させて、前記ベース基板と複数の前記単結晶半導体基板を貼り合わせ、
前記第１のトレイを複数の前記単結晶半導体基板から外し、
複数の前記単結晶半導体基板と前記第２のトレイに設けられた複数の前記凹部が重なるように、前記第２のトレイを配置し、
前記第２のトレイに配置された複数の前記単結晶半導体基板の加熱処理によって前記脆化層に亀裂を生じさせ、各単結晶半導体基板から分離された複数の単結晶半導体層が密着されたベース基板を形成し、
前記第１のトレイに設けられた複数の前記凹部の深さは、前記単結晶半導体基板の厚さより小さく、
前記第２のトレイに設けられた複数の前記凹部の深さは、前記単結晶半導体基板の厚さより大きいことを特徴とするＳＯＩ基板の作製方法。
【請求項２】
請求項１において、
前記第２のトレイは、複数の前記単結晶半導体基板の底面と接触することなく配置することを特徴とするＳＯＩ基板の作製方法。
【請求項３】
請求項１又は請求項２において、
前記単結晶半導体層と分離した前記単結晶半導体基板は、前記第２のトレイに設けられた複数の前記凹部に保持されることを特徴とするＳＯＩ基板の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第２のトレイに設けられた複数の前記凹部の底面の面積は、前記単結晶半導体基板の底面の面積の１．１倍以下とすることを特徴とするＳＯＩ基板の作製方法。
【請求項５】
上面に接合層が形成され、所望の深さに脆化層が形成された複数の単結晶半導体基板と、ベース基板と、複数の凹部が設けられた第１のトレイと、複数の凹部と各々の前記凹部の間に支持部とが設けられた第２のトレイとを用意し、
複数の前記単結晶半導体基板を、前記第１のトレイの複数の前記凹部に配置し、
前記第１のトレイの複数の前記凹部に配置された複数の前記単結晶半導体基板を、前記接合層を介して、前記ベース基板に密接させることで、前記接合層の表面と前記ベース基板表面とを接合させて、前記ベース基板と複数の前記単結晶半導体基板を貼り合わせ、
前記前記第１のトレイを複数の前記単結晶半導体基板から外し、
複数の前記単結晶半導体基板と前記第２のトレイに設けられた複数の前記凹部が重なるように、前記第２のトレイを配置し、
前記第２のトレイに配置された複数の前記単結晶半導体基板の加熱処理によって前記脆化層に亀裂を生じさせ、各単結晶半導体基板から分離された複数の単結晶半導体層が密着されたベース基板を形成し、
前記第１のトレイに設けられた複数の前記凹部の深さは、前記単結晶半導体基板の厚さより小さく、
前記第２のトレイに設けられた複数の前記凹部の深さと前記支持部の高さの和は、前記単結晶半導体基板の厚さより大きく、
前記第２のトレイに設けられた各々の前記凹部の間の幅は、前記支持部の幅より大きいことを特徴とするＳＯＩ基板の作製方法。
【請求項６】
請求項５において、
前記第２のトレイは、複数の前記単結晶半導体基板と接触することなく配置することを特徴とするＳＯＩ基板の作製方法。
【請求項７】
請求項５又は請求項６において、
前記単結晶半導体層と分離した前記単結晶半導体基板は、前記第２のトレイに設けられた複数の前記凹部に保持されることを特徴とするＳＯＩ基板の作製方法。
【請求項８】
請求項５乃至請求項７のいずれか一項において、
前記第２のトレイに設けられた複数の前記凹部の底面の面積は、前記単結晶半導体基板の底面の面積の１．１倍以下とすることを特徴とするＳＯＩ基板の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記接合層は、前記単結晶半導体基板に接して形成された絶縁層上に形成されていることを特徴とするＳＯＩ基板の作製方法。
【請求項１０】
請求項９において、
前記絶縁層は、複数の絶縁膜からなる積層構造であることを特徴とするＳＯＩ基板の作製方法。
【請求項１１】
請求項１乃至請求項１０のいずれか一項において、
前記脆化層の形成のためのソースガスに水素ガスを用い、
前記水素ガスを励起して、Ｈ３＋を含むプラズマを生成し、前記プラズマに含まれるイオン種を加速して、前記単結晶半導体基板にドープすることで、前記脆化層を形成することを特徴とするＳＯＩ基板の作製方法。
【請求項１２】
請求項１乃至請求項１１のいずれか一項において、
前記ベース基板は、ガラス基板であることを特徴とするＳＯＩ基板の作製方法。
【請求項１３】
請求項１乃至請求項１２のいずれか一項において、
前記第２のトレイは、石英ガラス、シリコン、シリコンカーバイド、または無アルカリガラスであることを特徴とするＳＯＩ基板の作製方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１１−９７２３（Ｐ２０１１−９７２３Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２０１０−１１９１０１（Ｐ２０１０−１１９１０１）
【出願日】平成２２年５月２５日（２０１０．５．２５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２２年５月２５日（２０１０．５．２５）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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