半導体装置、半導体基板、及び半導体基板の処理方法
【課題】表面が（１１１）面以外であるシリコン層と、表面が（０００１）面である窒化物半導体層とを基板に設け、かつシリコンと窒化物半導体の線膨張係数の違いに起因した応力を小さくする。
【解決手段】まずＳＯＩ（Silicon On Insulator）基板を準備する。ＳＯＩ基板は、表面が（１１１）面であるシリコン基板１００上に絶縁層１２０及びシリコン層２００を積層した基板である。シリコン層２００は、表面が（１１１）面以外の面方位である。次いで、絶縁層１２０及びシリコン層２００に、底面にシリコン基板１００が露出している開口部２０１を形成する。次いで、開口部２０１内にＩＩＩ族の窒化物半導体層３００を形成する。
【解決手段】まずＳＯＩ（Silicon On Insulator）基板を準備する。ＳＯＩ基板は、表面が（１１１）面であるシリコン基板１００上に絶縁層１２０及びシリコン層２００を積層した基板である。シリコン層２００は、表面が（１１１）面以外の面方位である。次いで、絶縁層１２０及びシリコン層２００に、底面にシリコン基板１００が露出している開口部２０１を形成する。次いで、開口部２０１内にＩＩＩ族の窒化物半導体層３００を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同一基板にシリコン素子と化合物半導体素子とを混載した半導体装置、半導体基板、及び半導体基板の処理方法に関する。
【背景技術】
【０００２】
半導体素子は、一般的にシリコン基板やＳＯＩ（Silicon ON Insulator）基板を用いて製造されている。一方、近年は、ＧａＮなどの窒化物半導体層を用いて半導体素子を製造することが研究されている。窒化物半導体はシリコンと比較してバンドギャップが大きいため、窒化物半導体を用いた素子は、シリコンを用いた素子と比較して特性が向上することが期待されている。
【０００３】
さらに最近は、シリコンを用いた素子と窒化物半導体を用いた素子とを同一基板上に形成することが研究されている。例えば特許文献１には、（００１）５．３°〜９．３°のシリコンオフ基板を選択的にエッチングして凹部を形成し、この奥部の底面に、（１１１）面を斜面の状態で露出させ、この（１１１）面から窒化物半導体層をエピタキシャル成長させることが記載されている。
【０００４】
また特許文献２には、シリコン層の全面上に窒化物半導体層を成膜し、その上に島状のシリコン層を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２８１４５４号公報
【特許文献２】特表２００８−５４７２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
シリコンに半導体素子を形成する場合、シリコンの表面は（１１１）面以外の面であることが好ましい。一方、シリコンに窒化物半導体を成長させる場合、シリコンの表面は（１１１）面であることが好ましい。しかし、特許文献１に記載の方法では、シリコン基板のうち、化合物半導体層がエピタキシャル成長する（１１１）面が斜めになっているため、窒化物半導体層のうち基板の表面に対して平行な面は（１−１０１）面となる。（１−１０１）面を表面に有する窒化物半導体層は結晶欠陥の影響を受けやすく、（０００１）面を表面に有する窒化物半導体層に対して半導体素子の品質が低下しやすい。
【０００７】
また、特許文献２に記載の方法では、シリコン層の全面上に窒化物半導体層を成膜しているため、シリコンと窒化物半導体の線膨張係数の違いに起因した応力が大きくなってしまう。
【０００８】
このように、表面が（１１１）面以外であるシリコン層と、表面が（０００１）面である窒化物半導体層とを基板に設け、かつシリコンと窒化物半導体の線膨張係数の違いに起因した応力を小さくすることは難しかった。
【課題を解決するための手段】
【０００９】
本発明によれば、表面が（１１１）面であるシリコン基板と、
前記シリコン基板の上に形成された絶縁層と、
前記絶縁層の上に形成され、表面が（１１１）面以外の面方位であるシリコン層と、
前記絶縁層及び前記シリコン層に形成され、底面に前記シリコン基板が露出している開口部と、
前記開口部内に形成されたＩＩＩ族の窒化物半導体層と、
前記シリコン層に形成されたシリコン素子と、
前記窒化物半導体層に形成された化合物半導体素子と、
を備える半導体装置が提供される。
【００１０】
この半導体装置によれば、表面が（１１１）面であるシリコン基板の上に絶縁層及びシリコン層が形成されている。シリコン層は、表面が（１１１）面以外の面方位である。また絶縁層及びシリコン層には開口部が形成されており、この開口部の底面にシリコン基板が露出している。そして窒化物半導体層は、開口部内に形成されている。このため、表面が（１１１）面以外であるシリコン層と、表面が（０００１）面である窒化物半導体層とを基板に設けることができる。また、窒化物半導体層はシリコン基板の一部上にのみ形成されているため、シリコンと窒化物半導体の線膨張係数の違いに起因した応力を小さくすることができる。
【００１１】
本発明によれば、表面が（１１１）面であるシリコン基板と、
前記シリコン基板の上に形成された絶縁層と、
前記絶縁層の上に形成され、表面が（１１１）面以外の面方位であるシリコン層と、
前記絶縁層及び前記シリコン層に形成され、底面に前記シリコン基板が露出している開口部と、
を有する半導体基板が提供される。
【００１２】
本発明によれば、表面が（１１１）面であるシリコン基板上に絶縁層及び表面が（１１１）面以外の面方位であるシリコン層を積層したＳＯＩ（Silicon On Insulator）基板を準備する工程と、
前記絶縁層及び前記シリコン層に、底面に前記シリコン基板が露出している開口部を形成する工程と、
前記開口部内にＩＩＩ族の窒化物半導体層を形成する工程と、
を備える半導体基板の処理方法が提供される。
【発明の効果】
【００１３】
本発明によれば、表面が（１１１）面以外であるシリコン層と、表面が（０００１）面である窒化物半導体層とを基板に設け、かつシリコンと窒化物半導体の線膨張係数の違いに起因した応力を小さくすることができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る半導体基板の処理方法を示す断面図である。
【図２】第１の実施形態に係る半導体基板の処理方法を示す断面図である。
【図３】第２の実施形態に係る半導体基板の処理方法を示す断面図である。
【図４】第３の実施形態に係る半導体基板の処理方法を説明するための断面図である。
【図５】第３の実施形態に係る半導体基板の処理方法を説明するための断面図である。
【図６】第３の実施形態に係る半導体基板の処理方法を説明するための断面図である。
【図７】第４の実施形態に係る半導体基板の処理方法を示す断面図である。
【図８】第４の実施形態に係る半導体基板の処理方法を示す断面図である。
【図９】第５の実施形態に係る半導体基板の処理方法を示す断面図である。
【図１０】第５の実施形態に係る半導体基板の処理方法を示す断面図である。
【図１１】第６の実施形態に係る半導体装置の構成を示す断面図である。
【図１２】第７の実施形態に係る半導体装置の構成を示す断面図である。
【図１３】第８の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
図１及び図２は、第１の実施形態に係る半導体基板の処理方法を示す断面図である。この半導体基板の処理方法においては、まず、ＳＯＩ（Silicon On Insulator）基板を準備する。ＳＯＩ基板は、表面が（１１１）面であるシリコン基板１００上に絶縁層１２０及びシリコン層２００を積層した基板である。シリコン層２００は、表面が（１１１）面以外の面方位である。次いで、絶縁層１２０及びシリコン層２００に、底面にシリコン基板１００が露出している開口部２０１を形成する。次いで、開口部２０１内にＩＩＩ族の窒化物半導体層３００を形成する。以下、詳細に説明する。
【００１７】
まず図２（ａ）に示すように、ＳＯＩ基板を準備する。ＳＯＩ基板は、上記したように、シリコン基板１００の上に絶縁層１２０及びシリコン層２００をこの順に積層した基板である。シリコン層２００の表面の面方位は、例えば（１００）又は（１１０）である。
【００１８】
次いでシリコン層２００上にハードマスク層２０２を形成する。ハードマスク層２０２は、例えば酸化シリコン層であり、例えばＣＶＤ法により形成される。
【００１９】
次いで図２（ｂ）に示すように、ハードマスク層２０２上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてハードマスク層２０２、シリコン層２００、及び絶縁層１２０をエッチングする。これによりハードマスク層２０２、シリコン層２００、及び絶縁層１２０には開口部２０１が形成される。開口部２０１は、底面にシリコン基板１００が露出している。その後、レジストパターンを除去する。
【００２０】
次いで図１（ａ）に示すように、開口部２０１の底面に露出しているシリコン基板１００を、１０００℃以上に加熱してから水素雰囲気下に置くことによりクリーニングする。次いで、開口部２０１の底面に露出しているシリコン基板１００の上に、バッファ層３０２及び窒化物半導体層３００をこの順に形成する。窒化物半導体層３００は、例えばＧａＮ、ＡｌＧａＮ、又はＩｎＡｌＧａＮである。シリコン基板１００の表面の面方位は（１１１）であるため、窒化物半導体層３００は、表面が（０００１）面となるように成長する。
【００２１】
本実施形態では、バッファ層３０２及び窒化物半導体層３００は選択ＣＶＤ法により、開口部２０１の底面に露出しているシリコン基板１００の上に選択成長される。バッファ層３０２は、ＧａＮなどの窒化物半導体の多結晶層やＡｌＮの多結晶層であり、窒化物半導体層３００の成膜温度（例えば１０００℃以上１２００℃以下）より低温（例えば５００℃以下で成膜される。
【００２２】
その後、図１（ｂ）に示すようにハードマスク層２０２を例えばウェットエッチングにより除去する。窒化物半導体層３００を成膜するとき、ハードマスク層２０２上に選択不良の異物が成長することがある。この異物は、ハードマスク層２０２を除去するときに、ハードマスク層２０２と共にＳＯＩ基板から除去される。
【００２３】
このようにして形成されたＳＯＩ基板は、表面が（１１１）面であるシリコン基板１００と、シリコン基板１００の上に形成された絶縁層１２０と、絶縁層１２０の上に形成され、表面が（１１１）面以外の面方位であるシリコン層２００と、絶縁層１２０及びシリコン層２００に形成され、底面にシリコン基板１００が露出している開口部２０１と、開口部２０１内に形成された窒化物半導体層３００と、を有している。そして、後述する他の実施形態で説明するように、このＳＯＩ基板において、シリコン層２００にはＭＯＳトランジスタなどのシリコン素子が形成され、窒化物半導体層３００には、ＭＥＳトランジスタ、ＨＥＭＴ、バイポーラトランジスタ、又は発光素子などの化合物半導体素子が形成される。
【００２４】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、表面が（１１１）面であるシリコン基板１００の上に絶縁層１２０及びシリコン層２００が形成されている。シリコン層２００は、表面が（１１１）面以外の面方位である。また絶縁層１２０及びシリコン層２００には開口部２０１が形成されており、開口部２０１の底面にはシリコン基板１００が露出している。そして窒化物半導体層３００は、開口部１００内に形成されている。このため、表面が（１１１）面以外であるシリコン層２００と、表面が（０００１）面である窒化物半導体層３００とをＳＯＩ基板に設けることができる。また、窒化物半導体層３００はシリコン基板１００の一部上にのみ形成されているため、シリコンと窒化物半導体の線膨張係数の違いに起因した応力を小さくすることができる。
【００２５】
また、窒化物半導体層３００を選択成長させるとき、シリコン層２００の上にはハードマスク層２０２が形成されている。ハードマスク層２０２は、窒化物半導体層３００が形成された後、除去される。このため、窒化物半導体層３００を成膜するときに選択不良の異物が開口部２０１以外の部分で生成しても、この異物は、ハードマスク層２０２を除去するときに、ハードマスク層２０２と共にＳＯＩ基板から除去される。
【００２６】
図３は、第２の実施形態に係る半導体基板の処理方法を示す断面図である。この半導体基板の処理方法は、窒化物半導体層３００の形成方法が、第１の実施形態と異なる。
【００２７】
まず図３（ａ）に示すように、シリコン基板１００、絶縁層１２０、及びシリコン層２００を有するＳＯＩ基板を準備する。次いでハードマスク層２０２及び開口部２０１を形成する。ハードマスク層２０２及び開口部２０１の形成方法は、第１の実施形態と同様である。
【００２８】
次いで、開口部２０１内にバッファ層３０２及び窒化物半導体層３００をこの順に形成する。この工程においてバッファ層３０２及び窒化物半導体層３００の形成には選択成長法が用いられていない。このため、バッファ層３０２及び窒化物半導体層３００は、ハードマスク層２０２上にも形成される。
【００２９】
なおバッファ層３０２は、第１の実施形態と同様であっても良いし、ＡｌＮ膜とＡｌＧａＮ膜を交互に積層した多層膜であっても良い。
【００３０】
次いで図３（ｂ）に示すように、ハードマスク層２０２上に位置するバッファ層３０２及び窒化物半導体層３００をエッチングにより除去する。その後、ハードマスク層２０２をウェットエッチングにより除去する。
【００３１】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また窒化物半導体層３００を除去するときには、シリコン層２００はハードマスク層２０２によって被覆されている。このため、シリコン層２００がエッチングによりダメージを受けることを抑制できる。
【００３２】
図４〜図６の各図は、第３の実施形態に係る半導体基板の処理方法を説明するための断面図である。この半導体基板の処理方法は、ＳＯＩ基板にＭＯＳトランジスタ２１０及びＭＥＳ（Metal-Semiconductor-Field-Effect-Transistor）トランジスタ３１０を形成する方法である。
【００３３】
まず図４（ａ）に示すように、シリコン基板１００、絶縁層１２０、及びシリコン層２００を有するＳＯＩ基板を準備する。次いでハードマスク層２０２、開口部２０１、及びバッファ層３０２を形成する。ハードマスク層２０２、開口部２０１、及びバッファ層３０２の形成方法は、第１の実施形態と同様である。本実施形態においてシリコン層２００は、表面が（１００）面又は（１１０）面であるのが好ましい。
【００３４】
次いで、真性型の窒化物半導体層３００、及び第１導電型（例えばｎ型）の窒化物半導体層３１１を、この順に形成する。窒化物半導体層３１１は、ＭＥＳトランジスタ３１０のチャネル層である。窒化物半導体層３００及び窒化物半導体層３１１の形成方法は、第１の実施形態において窒化物半導体層３００を形成する方法と同様である。
【００３５】
その後、図４（ｂ）に示すように、ハードマスク層２０２をウェットエッチングにより除去する。
【００３６】
次いで図５（ａ）に示すように、窒化物半導体層３１１上にマスク膜２０４を形成する。マスク膜２０４は、例えば酸化シリコン膜であり、ＣＶＤ法により成膜した後、レジストパターンを用いたエッチングにより、窒化物半導体層３１１上に選択的に形成される。
【００３７】
次いで図５（ｂ）に示すように、シリコン層２００を選択的に除去して素子分離用の溝を形成し、この溝内に絶縁膜（例えば酸化シリコン膜）を埋め込む。これにより、素子分離絶縁膜２０６が形成される。
【００３８】
その後図６（ａ）に示すように、シリコン層２００にＭＯＳトランジスタのゲート絶縁膜２１２を形成する。ゲート絶縁膜２１２は熱酸化法により形成されても良いし、成膜により形成されても良い。ついで、シリコン層２００上、ゲート絶縁膜２１２上、及び窒化物半導体層３１１上に導電膜を形成し、この導電膜を選択的に除去する。これにより、窒化物半導体層３１１にはＭＥＳトランジスタ３１０のゲート電極３１４が形成され、ゲート絶縁膜２１２上にはＭＯＳトランジスタのゲート電極２１４が形成される。
【００３９】
その後、図６（ｂ）に示すように、ＭＥＳトランジスタ３１０のオーミック電極層３１２を形成する。これにより、ＭＥＳトランジスタ３１０が形成される。その後、ＭＥＳトランジスタ３１０をマスク膜（図示せず）で被覆する。次いで、シリコン層２００に不純物を導入することにより、ＭＯＳトランジスタ２１０のエクステンション領域２１７を形成する。その後、ＭＯＳトランジスタ２１０のサイドウォール２１５を形成し、さらに、ＭＯＳトランジスタ２１０のソース・ドレイン領域２１６を形成する。その後、ＭＥＳトランジスタ３１０を被覆しているマスク膜を除去する。
【００４０】
このようにして形成された半導体装置は、シリコン層２００にシリコン素子としてのＭＯＳトランジスタ２１０を有しており、窒化物半導体層３００に化合物半導体素子としてのＭＥＳトランジスタ３１０を有している。
【００４１】
本実施形態によれば、ＳＯＩ基板の上にシリコン素子としてのＭＯＳトランジスタ２１０と化合物半導体素子としてのＭＥＳトランジスタ３１０を形成することができる。このとき、第１の実施形態と同様に、窒化物半導体層３００の表面を（０００１）面とすることができるため、ＭＥＳトランジスタ３１０の特性が低下することを抑制できる。
【００４２】
また、ＭＥＳトランジスタ３１０の窒化物半導体層３００，３１１を形成した後にＭＯＳトランジスタ２１０を形成しているため、窒化物半導体層３００，３１１の形成工程における熱によってＭＯＳトランジスタ２１０の不純物プロファイルが変わることを防止できる。
【００４３】
図７及び図８は、第４の実施形態に係る半導体基板の処理方法を示す断面図である。この半導体基板の処理方法は、窒化物半導体層３００の形成方法を除いて、第３の実施形態に係る半導体基板の処理方法と同様である。
【００４４】
まず図７（ａ）に示すように、シリコン基板１００、絶縁層１２０、及びシリコン層２００を有するＳＯＩ基板を準備する。次いでハードマスク層２０２、及び開口部２０１を形成する。ハードマスク層２０２及び開口部２０１の形成方法は、第３の実施形態と同様である。
【００４５】
次いで、開口部２０１の底面に位置するシリコン基板１００上に、島状の絶縁層３０４を形成する。絶縁層３０４は、例えば酸化シリコン膜である。絶縁層３０４は、例えば開口部２０１の底面に位置するシリコン基板１００の全面に絶縁層を形成した後、この絶縁層を選択的に除去することにより形成される。
【００４６】
次いで、バッファ層３０２を、絶縁層３０４より低く形成する。バッファ層３０２の形成方法は、第３の実施形態と同様である。
【００４７】
次いで図７（ｂ）及び図８（ａ）に示すように、バッファ層３０２上に窒化物半導体層３００を選択成長により形成する。このとき、窒化物半導体層３００は、まず島状の絶縁層３０４の相互間において上方向に成長し、その後、絶縁層３０４より高くなってから横方向に成長する。このため、成膜初期に形成される結晶欠陥が横方向に走ることになり、窒化物半導体層３００の表面まで達しにくくなる。
【００４８】
次いで、図８（ｂ）に示すように、窒化物半導体層３００上に第１導電型の窒化物半導体層３１１を形成する。これ以降の工程は、第３の実施形態と同様であるため説明を省略する。
【００４９】
本実施形態によっても第３の実施形態と同様の効果を得ることができる。また、窒化物半導体層３００の表面における結晶欠陥を少なくすることができるため、ＭＥＳトランジスタ３１０の特性がばらつくことを抑制できる。
【００５０】
図９及び図１０は、第５の実施形態に係る半導体基板の処理方法を示す断面図である。この半導体基板の処理方法は、開口部２０１を形成した後、バッファ層３０２及び窒化物半導体層３００を形成する前に、開口部２０１の側面にサイドウォール３０６を形成する点を除いて、第３の実施形態に係る半導体基板の処理方法と同様である。以下、詳細に説明する。
【００５１】
まず図９（ａ）に示すように、シリコン基板１００、絶縁層１２０、及びシリコン層２００を有するＳＯＩ基板を準備する。次いでハードマスク層２０２、及び開口部２０１を形成する。ハードマスク層２０２及び開口部２０１の形成方法は、第３の実施形態と同様である。
【００５２】
次いで、開口部２０１内及びハードマスク層２０２上に絶縁膜を形成する。絶縁膜は、例えば酸化シリコン膜及び窒化シリコン膜の少なくとも一方を含んでいる。次いでこの絶縁膜をエッチングする。これにより、開口部２０１の側面にサイドウォール３０６が形成される。サイドウォール３０６は、開口部２０１の側面のうち少なくともシリコン層２００が露出している領域を被覆している。
【００５３】
その後、図９（ｂ）に示すように、バッファ層３０２、窒化物半導体層３００、及び第１導電型の窒化物半導体層３１１を形成する。これらの形成方法は、第３の実施形態と同様である。
【００５４】
その後図１０に示すように、ＭＥＳトランジスタ３１０及びＭＯＳトランジスタ２１０を形成する。これらの形成方法は、第３の実施形態と同様である。
【００５５】
本実施形態によっても第３の実施形態と同様の効果を得ることができる。またサイドウォール３０６は、開口部２０１の側面のうち少なくともシリコン層２００が露出している領域を被覆している。このため、ＭＥＳトランジスタ３１０とシリコン層２００を確実に絶縁することができる。
【００５６】
図１１は、第６の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、ＣＭＯＳトランジスタ２２０，２３０、及びＨＥＭＴ（High Electron Mobility Transistor）３２０を有している。
【００５７】
ＣＭＯＳトランジスタ２２０，２３０は、ゲート絶縁膜２２２，２３２、ゲート電極２２４，２３４、サイドウォール２２５，２３５、ソース・ドレイン領域２２６，２３６、及びエクステンション領域２２７，２３７を有している。
【００５８】
ＨＥＭＴ３２０は、真性型の窒化物半導体層３００、窒化物半導体層３００上に位置する第１導電型（例えばｎ型）の窒化物半導体層３２１及び窒化物半導体層３２２、ゲート電極３２３、及びオーミック電極層３２４を有している。
【００５９】
窒化物半導体層３２１はチャネル層である。窒化物半導体層３２２は、窒化物半導体層３２１より不純物濃度が高い第１導電型の半導体層であり、ゲート電極３２３と窒化物半導体層３２１の間に位置している。窒化物半導体層３２２はキャリア供給層であり、窒化物半導体層３２１の一部上に形成されている。オーミック電極層３２４は、ゲート電極３２３及び窒化物半導体層３２２を挟むように、窒化物半導体層３２１の上に２つ形成されている。
【００６０】
本実施形態に係る半導体装置の形成方法は、以下の通りである。まず、シリコン基板１００、絶縁層１２０、及びシリコン層２００を有するＳＯＩ基板を準備する。次いで、図４等に示したハードマスク層２０２、開口部２０１、バッファ層３０２、窒化物半導体層３００、窒化物半導体層３２１、及び窒化物半導体層３２２を、この順に形成する。これらの形成方法は、第３の実施形態と同様である。なお窒化物半導体層３２２は、必要な領域を除いて選択的に除去される。
【００６１】
その後、ハードマスク層２０２をウェットエッチングにより除去する。その後、素子分離絶縁膜２０６を形成する。次いで、ＣＭＯＳトランジスタ２２０，２３０のゲート絶縁膜２２２，２３２、ＨＥＭＴのゲート電極３２３、及びＣＭＯＳトランジスタ２２０，２３０のゲート電極２２４，２３４を形成する。これらの形成方法は、第３の実施形態と同様である。
【００６２】
その後、オーミック電極層３２４を形成する。これにより、ＨＥＭＴ３２０が形成される。その後、ＨＥＭＴ３２０をマスク膜（図示せず）で被覆する。次いで、ＣＭＯＳトランジスタ２２０，２３０のエクステンション領域２２７，２３７、サイドウォール２２５，２３５、及びソース・ドレイン領域２２６，２３６を形成する。これらの形成方法は、第３の実施形態と同様である。その後、ＨＥＭＴ３２０を被覆しているマスク膜を除去する。
【００６３】
本実施形態によっても、第３の実施形態と同様の効果を得ることができる。なお本実施形態において、第５の実施形態に示したサイドウォール３０６を設けても良い。
【００６４】
図１２は、第７の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、ＨＥＭＴ３２０の代わりにバイポーラトランジスタ３３０を有している点を除いて、第６の実施形態と同様である。
【００６５】
バイポーラトランジスタ３３０は、真性型の窒化物半導体層３００の上に、第１導電型のコレクタ層３３１、第２導電型のベース層３３２、及び第１導電型のエミッタ層３３３をこの順に積層した構造である。コレクタ層３３１、ベース層３３２、及びエミッタ層３３３は、それぞれ窒化物半導体層である。
【００６６】
この半導体装置の製造方法は、以下の通りである。まず、シリコン基板１００、絶縁層１２０、及びシリコン層２００を有するＳＯＩ基板を準備する。次いで、図４等に示したハードマスク層２０２、開口部２０１、バッファ層３０２、窒化物半導体層３００、コレクタ層３３１、ベース層３３２、及びエミッタ層３３３を、この順に形成する。これらの形成方法は、第３の実施形態と同様である。次いで、ベース層３３２及びエミッタ層３３３を、必要な領域を除いて選択的に除去する。
【００６７】
その後、ハードマスク層２０２をウェットエッチングにより除去する。その後、バイポーラトランジスタ３３０をマスク膜（図示せず）で被覆する。次いで、素子分離絶縁膜２０６及びＣＭＯＳトランジスタ２２０，２３０を形成する。これらの形成方法は、第６の実施形態と同様である。その後、バイポーラトランジスタ３３０を被覆しているマスク膜を除去する。
【００６８】
本実施形態によっても、第６の実施形態と同様の効果を得ることができる。なお本実施形態において、第５の実施形態に示したサイドウォール３０６を設けても良い。
【００６９】
図１３は、第８の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、ＨＥＭＴ３２０の代わりに発光素子３４０を有している点を除いて、第６の実施形態と同様である。発光素子３４０は、半導体レーザ又はＬＥＤである。
【００７０】
発光素子３４０は、第１導電型の窒化物半導体層３００の一部上に第１導電型の窒化物半導体層３４１、発光層３４２、及び第２導電型の窒化物半導体層３４３をこの順に積層した構造である。窒化物半導体層３００と窒化物半導体層３４３の間に必要な電圧を印加すると、発光層３４２が発光する。
【００７１】
この半導体装置の製造方法は、以下の通りである。まず、シリコン基板１００、絶縁層１２０、及びシリコン層２００を有するＳＯＩ基板を準備する。次いで、図４等に示したハードマスク層２０２、開口部２０１、バッファ層３０２、窒化物半導体層３００、窒化物半導体層３４１、発光層３４２、及び窒化物半導体層３４３を、この順に形成する。これらの形成方法は、第３の実施形態と同様である。次いで、窒化物半導体層３４１、発光層３４２、及び窒化物半導体層３４３を、必要な領域を除いて選択的に除去する。
【００７２】
その後、ハードマスク層２０２をウェットエッチングにより除去する。その後、発光素子３４０をマスク膜（図示せず）で被覆する。次いで、素子分離絶縁膜２０６及びＣＭＯＳトランジスタ２２０，２３０を形成する。これらの形成方法は、第６の実施形態と同様である。その後、発光素子３４０を被覆しているマスク膜を除去する。
【００７３】
本実施形態によっても、第６の実施形態と同様の効果を得ることができる。なお本実施形態において、第５の実施形態に示したサイドウォール３０６を設けても良い。
【００７４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば第３〜第８の実施形態において示した半導体装置の製造方法は、上記した例に限定されない。
【符号の説明】
【００７５】
１００ シリコン基板
１２０ 絶縁層
２００ シリコン層
２０１ 開口部
２０２ ハードマスク層
２０４ マスク膜
２０６ 素子分離絶縁膜
２１０ ＭＯＳトランジスタ
２１２ ゲート絶縁膜
２１４ ゲート電極
２１５ サイドウォール
２１６ ソース・ドレイン領域
２１７ エクステンション領域
２２０ ＣＭＯＳトランジスタ
２２２ ゲート絶縁膜
２２４ ゲート電極
２２５ サイドウォール
２２６ ソース・ドレイン領域
２２７ エクステンション領域
２３０ ＣＭＯＳトランジスタ
２３２ ゲート絶縁膜
２３４ ゲート電極
２３５ サイドウォール
２３６ ソース・ドレイン領域
２３７ エクステンション領域
３００ 窒化物半導体層
３０２ バッファ層
３０４ 絶縁層
３０６ サイドウォール
３１０ ＭＥＳトランジスタ
３１１ 窒化物半導体層
３１２ オーミック電極層
３１４ ゲート電極
３２０ ＨＥＭＴ
３２１ 窒化物半導体層
３２２ 窒化物半導体層
３２３ ゲート電極
３２４ オーミック電極層
３３０ バイポーラトランジスタ
３３１ コレクタ層
３３２ ベース層
３３３ エミッタ層
３４０ 発光素子
３４１ 窒化物半導体層
３４２ 発光層
３４３ 窒化物半導体層
【技術分野】
【０００１】
本発明は、同一基板にシリコン素子と化合物半導体素子とを混載した半導体装置、半導体基板、及び半導体基板の処理方法に関する。
【背景技術】
【０００２】
半導体素子は、一般的にシリコン基板やＳＯＩ（Silicon ON Insulator）基板を用いて製造されている。一方、近年は、ＧａＮなどの窒化物半導体層を用いて半導体素子を製造することが研究されている。窒化物半導体はシリコンと比較してバンドギャップが大きいため、窒化物半導体を用いた素子は、シリコンを用いた素子と比較して特性が向上することが期待されている。
【０００３】
さらに最近は、シリコンを用いた素子と窒化物半導体を用いた素子とを同一基板上に形成することが研究されている。例えば特許文献１には、（００１）５．３°〜９．３°のシリコンオフ基板を選択的にエッチングして凹部を形成し、この奥部の底面に、（１１１）面を斜面の状態で露出させ、この（１１１）面から窒化物半導体層をエピタキシャル成長させることが記載されている。
【０００４】
また特許文献２には、シリコン層の全面上に窒化物半導体層を成膜し、その上に島状のシリコン層を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２８１４５４号公報
【特許文献２】特表２００８−５４７２０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
シリコンに半導体素子を形成する場合、シリコンの表面は（１１１）面以外の面であることが好ましい。一方、シリコンに窒化物半導体を成長させる場合、シリコンの表面は（１１１）面であることが好ましい。しかし、特許文献１に記載の方法では、シリコン基板のうち、化合物半導体層がエピタキシャル成長する（１１１）面が斜めになっているため、窒化物半導体層のうち基板の表面に対して平行な面は（１−１０１）面となる。（１−１０１）面を表面に有する窒化物半導体層は結晶欠陥の影響を受けやすく、（０００１）面を表面に有する窒化物半導体層に対して半導体素子の品質が低下しやすい。
【０００７】
また、特許文献２に記載の方法では、シリコン層の全面上に窒化物半導体層を成膜しているため、シリコンと窒化物半導体の線膨張係数の違いに起因した応力が大きくなってしまう。
【０００８】
このように、表面が（１１１）面以外であるシリコン層と、表面が（０００１）面である窒化物半導体層とを基板に設け、かつシリコンと窒化物半導体の線膨張係数の違いに起因した応力を小さくすることは難しかった。
【課題を解決するための手段】
【０００９】
本発明によれば、表面が（１１１）面であるシリコン基板と、
前記シリコン基板の上に形成された絶縁層と、
前記絶縁層の上に形成され、表面が（１１１）面以外の面方位であるシリコン層と、
前記絶縁層及び前記シリコン層に形成され、底面に前記シリコン基板が露出している開口部と、
前記開口部内に形成されたＩＩＩ族の窒化物半導体層と、
前記シリコン層に形成されたシリコン素子と、
前記窒化物半導体層に形成された化合物半導体素子と、
を備える半導体装置が提供される。
【００１０】
この半導体装置によれば、表面が（１１１）面であるシリコン基板の上に絶縁層及びシリコン層が形成されている。シリコン層は、表面が（１１１）面以外の面方位である。また絶縁層及びシリコン層には開口部が形成されており、この開口部の底面にシリコン基板が露出している。そして窒化物半導体層は、開口部内に形成されている。このため、表面が（１１１）面以外であるシリコン層と、表面が（０００１）面である窒化物半導体層とを基板に設けることができる。また、窒化物半導体層はシリコン基板の一部上にのみ形成されているため、シリコンと窒化物半導体の線膨張係数の違いに起因した応力を小さくすることができる。
【００１１】
本発明によれば、表面が（１１１）面であるシリコン基板と、
前記シリコン基板の上に形成された絶縁層と、
前記絶縁層の上に形成され、表面が（１１１）面以外の面方位であるシリコン層と、
前記絶縁層及び前記シリコン層に形成され、底面に前記シリコン基板が露出している開口部と、
を有する半導体基板が提供される。
【００１２】
本発明によれば、表面が（１１１）面であるシリコン基板上に絶縁層及び表面が（１１１）面以外の面方位であるシリコン層を積層したＳＯＩ（Silicon On Insulator）基板を準備する工程と、
前記絶縁層及び前記シリコン層に、底面に前記シリコン基板が露出している開口部を形成する工程と、
前記開口部内にＩＩＩ族の窒化物半導体層を形成する工程と、
を備える半導体基板の処理方法が提供される。
【発明の効果】
【００１３】
本発明によれば、表面が（１１１）面以外であるシリコン層と、表面が（０００１）面である窒化物半導体層とを基板に設け、かつシリコンと窒化物半導体の線膨張係数の違いに起因した応力を小さくすることができる。
【図面の簡単な説明】
【００１４】
【図１】第１の実施形態に係る半導体基板の処理方法を示す断面図である。
【図２】第１の実施形態に係る半導体基板の処理方法を示す断面図である。
【図３】第２の実施形態に係る半導体基板の処理方法を示す断面図である。
【図４】第３の実施形態に係る半導体基板の処理方法を説明するための断面図である。
【図５】第３の実施形態に係る半導体基板の処理方法を説明するための断面図である。
【図６】第３の実施形態に係る半導体基板の処理方法を説明するための断面図である。
【図７】第４の実施形態に係る半導体基板の処理方法を示す断面図である。
【図８】第４の実施形態に係る半導体基板の処理方法を示す断面図である。
【図９】第５の実施形態に係る半導体基板の処理方法を示す断面図である。
【図１０】第５の実施形態に係る半導体基板の処理方法を示す断面図である。
【図１１】第６の実施形態に係る半導体装置の構成を示す断面図である。
【図１２】第７の実施形態に係る半導体装置の構成を示す断面図である。
【図１３】第８の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
図１及び図２は、第１の実施形態に係る半導体基板の処理方法を示す断面図である。この半導体基板の処理方法においては、まず、ＳＯＩ（Silicon On Insulator）基板を準備する。ＳＯＩ基板は、表面が（１１１）面であるシリコン基板１００上に絶縁層１２０及びシリコン層２００を積層した基板である。シリコン層２００は、表面が（１１１）面以外の面方位である。次いで、絶縁層１２０及びシリコン層２００に、底面にシリコン基板１００が露出している開口部２０１を形成する。次いで、開口部２０１内にＩＩＩ族の窒化物半導体層３００を形成する。以下、詳細に説明する。
【００１７】
まず図２（ａ）に示すように、ＳＯＩ基板を準備する。ＳＯＩ基板は、上記したように、シリコン基板１００の上に絶縁層１２０及びシリコン層２００をこの順に積層した基板である。シリコン層２００の表面の面方位は、例えば（１００）又は（１１０）である。
【００１８】
次いでシリコン層２００上にハードマスク層２０２を形成する。ハードマスク層２０２は、例えば酸化シリコン層であり、例えばＣＶＤ法により形成される。
【００１９】
次いで図２（ｂ）に示すように、ハードマスク層２０２上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてハードマスク層２０２、シリコン層２００、及び絶縁層１２０をエッチングする。これによりハードマスク層２０２、シリコン層２００、及び絶縁層１２０には開口部２０１が形成される。開口部２０１は、底面にシリコン基板１００が露出している。その後、レジストパターンを除去する。
【００２０】
次いで図１（ａ）に示すように、開口部２０１の底面に露出しているシリコン基板１００を、１０００℃以上に加熱してから水素雰囲気下に置くことによりクリーニングする。次いで、開口部２０１の底面に露出しているシリコン基板１００の上に、バッファ層３０２及び窒化物半導体層３００をこの順に形成する。窒化物半導体層３００は、例えばＧａＮ、ＡｌＧａＮ、又はＩｎＡｌＧａＮである。シリコン基板１００の表面の面方位は（１１１）であるため、窒化物半導体層３００は、表面が（０００１）面となるように成長する。
【００２１】
本実施形態では、バッファ層３０２及び窒化物半導体層３００は選択ＣＶＤ法により、開口部２０１の底面に露出しているシリコン基板１００の上に選択成長される。バッファ層３０２は、ＧａＮなどの窒化物半導体の多結晶層やＡｌＮの多結晶層であり、窒化物半導体層３００の成膜温度（例えば１０００℃以上１２００℃以下）より低温（例えば５００℃以下で成膜される。
【００２２】
その後、図１（ｂ）に示すようにハードマスク層２０２を例えばウェットエッチングにより除去する。窒化物半導体層３００を成膜するとき、ハードマスク層２０２上に選択不良の異物が成長することがある。この異物は、ハードマスク層２０２を除去するときに、ハードマスク層２０２と共にＳＯＩ基板から除去される。
【００２３】
このようにして形成されたＳＯＩ基板は、表面が（１１１）面であるシリコン基板１００と、シリコン基板１００の上に形成された絶縁層１２０と、絶縁層１２０の上に形成され、表面が（１１１）面以外の面方位であるシリコン層２００と、絶縁層１２０及びシリコン層２００に形成され、底面にシリコン基板１００が露出している開口部２０１と、開口部２０１内に形成された窒化物半導体層３００と、を有している。そして、後述する他の実施形態で説明するように、このＳＯＩ基板において、シリコン層２００にはＭＯＳトランジスタなどのシリコン素子が形成され、窒化物半導体層３００には、ＭＥＳトランジスタ、ＨＥＭＴ、バイポーラトランジスタ、又は発光素子などの化合物半導体素子が形成される。
【００２４】
次に、本実施形態の作用及び効果について説明する。本実施形態によれば、表面が（１１１）面であるシリコン基板１００の上に絶縁層１２０及びシリコン層２００が形成されている。シリコン層２００は、表面が（１１１）面以外の面方位である。また絶縁層１２０及びシリコン層２００には開口部２０１が形成されており、開口部２０１の底面にはシリコン基板１００が露出している。そして窒化物半導体層３００は、開口部１００内に形成されている。このため、表面が（１１１）面以外であるシリコン層２００と、表面が（０００１）面である窒化物半導体層３００とをＳＯＩ基板に設けることができる。また、窒化物半導体層３００はシリコン基板１００の一部上にのみ形成されているため、シリコンと窒化物半導体の線膨張係数の違いに起因した応力を小さくすることができる。
【００２５】
また、窒化物半導体層３００を選択成長させるとき、シリコン層２００の上にはハードマスク層２０２が形成されている。ハードマスク層２０２は、窒化物半導体層３００が形成された後、除去される。このため、窒化物半導体層３００を成膜するときに選択不良の異物が開口部２０１以外の部分で生成しても、この異物は、ハードマスク層２０２を除去するときに、ハードマスク層２０２と共にＳＯＩ基板から除去される。
【００２６】
図３は、第２の実施形態に係る半導体基板の処理方法を示す断面図である。この半導体基板の処理方法は、窒化物半導体層３００の形成方法が、第１の実施形態と異なる。
【００２７】
まず図３（ａ）に示すように、シリコン基板１００、絶縁層１２０、及びシリコン層２００を有するＳＯＩ基板を準備する。次いでハードマスク層２０２及び開口部２０１を形成する。ハードマスク層２０２及び開口部２０１の形成方法は、第１の実施形態と同様である。
【００２８】
次いで、開口部２０１内にバッファ層３０２及び窒化物半導体層３００をこの順に形成する。この工程においてバッファ層３０２及び窒化物半導体層３００の形成には選択成長法が用いられていない。このため、バッファ層３０２及び窒化物半導体層３００は、ハードマスク層２０２上にも形成される。
【００２９】
なおバッファ層３０２は、第１の実施形態と同様であっても良いし、ＡｌＮ膜とＡｌＧａＮ膜を交互に積層した多層膜であっても良い。
【００３０】
次いで図３（ｂ）に示すように、ハードマスク層２０２上に位置するバッファ層３０２及び窒化物半導体層３００をエッチングにより除去する。その後、ハードマスク層２０２をウェットエッチングにより除去する。
【００３１】
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また窒化物半導体層３００を除去するときには、シリコン層２００はハードマスク層２０２によって被覆されている。このため、シリコン層２００がエッチングによりダメージを受けることを抑制できる。
【００３２】
図４〜図６の各図は、第３の実施形態に係る半導体基板の処理方法を説明するための断面図である。この半導体基板の処理方法は、ＳＯＩ基板にＭＯＳトランジスタ２１０及びＭＥＳ（Metal-Semiconductor-Field-Effect-Transistor）トランジスタ３１０を形成する方法である。
【００３３】
まず図４（ａ）に示すように、シリコン基板１００、絶縁層１２０、及びシリコン層２００を有するＳＯＩ基板を準備する。次いでハードマスク層２０２、開口部２０１、及びバッファ層３０２を形成する。ハードマスク層２０２、開口部２０１、及びバッファ層３０２の形成方法は、第１の実施形態と同様である。本実施形態においてシリコン層２００は、表面が（１００）面又は（１１０）面であるのが好ましい。
【００３４】
次いで、真性型の窒化物半導体層３００、及び第１導電型（例えばｎ型）の窒化物半導体層３１１を、この順に形成する。窒化物半導体層３１１は、ＭＥＳトランジスタ３１０のチャネル層である。窒化物半導体層３００及び窒化物半導体層３１１の形成方法は、第１の実施形態において窒化物半導体層３００を形成する方法と同様である。
【００３５】
その後、図４（ｂ）に示すように、ハードマスク層２０２をウェットエッチングにより除去する。
【００３６】
次いで図５（ａ）に示すように、窒化物半導体層３１１上にマスク膜２０４を形成する。マスク膜２０４は、例えば酸化シリコン膜であり、ＣＶＤ法により成膜した後、レジストパターンを用いたエッチングにより、窒化物半導体層３１１上に選択的に形成される。
【００３７】
次いで図５（ｂ）に示すように、シリコン層２００を選択的に除去して素子分離用の溝を形成し、この溝内に絶縁膜（例えば酸化シリコン膜）を埋め込む。これにより、素子分離絶縁膜２０６が形成される。
【００３８】
その後図６（ａ）に示すように、シリコン層２００にＭＯＳトランジスタのゲート絶縁膜２１２を形成する。ゲート絶縁膜２１２は熱酸化法により形成されても良いし、成膜により形成されても良い。ついで、シリコン層２００上、ゲート絶縁膜２１２上、及び窒化物半導体層３１１上に導電膜を形成し、この導電膜を選択的に除去する。これにより、窒化物半導体層３１１にはＭＥＳトランジスタ３１０のゲート電極３１４が形成され、ゲート絶縁膜２１２上にはＭＯＳトランジスタのゲート電極２１４が形成される。
【００３９】
その後、図６（ｂ）に示すように、ＭＥＳトランジスタ３１０のオーミック電極層３１２を形成する。これにより、ＭＥＳトランジスタ３１０が形成される。その後、ＭＥＳトランジスタ３１０をマスク膜（図示せず）で被覆する。次いで、シリコン層２００に不純物を導入することにより、ＭＯＳトランジスタ２１０のエクステンション領域２１７を形成する。その後、ＭＯＳトランジスタ２１０のサイドウォール２１５を形成し、さらに、ＭＯＳトランジスタ２１０のソース・ドレイン領域２１６を形成する。その後、ＭＥＳトランジスタ３１０を被覆しているマスク膜を除去する。
【００４０】
このようにして形成された半導体装置は、シリコン層２００にシリコン素子としてのＭＯＳトランジスタ２１０を有しており、窒化物半導体層３００に化合物半導体素子としてのＭＥＳトランジスタ３１０を有している。
【００４１】
本実施形態によれば、ＳＯＩ基板の上にシリコン素子としてのＭＯＳトランジスタ２１０と化合物半導体素子としてのＭＥＳトランジスタ３１０を形成することができる。このとき、第１の実施形態と同様に、窒化物半導体層３００の表面を（０００１）面とすることができるため、ＭＥＳトランジスタ３１０の特性が低下することを抑制できる。
【００４２】
また、ＭＥＳトランジスタ３１０の窒化物半導体層３００，３１１を形成した後にＭＯＳトランジスタ２１０を形成しているため、窒化物半導体層３００，３１１の形成工程における熱によってＭＯＳトランジスタ２１０の不純物プロファイルが変わることを防止できる。
【００４３】
図７及び図８は、第４の実施形態に係る半導体基板の処理方法を示す断面図である。この半導体基板の処理方法は、窒化物半導体層３００の形成方法を除いて、第３の実施形態に係る半導体基板の処理方法と同様である。
【００４４】
まず図７（ａ）に示すように、シリコン基板１００、絶縁層１２０、及びシリコン層２００を有するＳＯＩ基板を準備する。次いでハードマスク層２０２、及び開口部２０１を形成する。ハードマスク層２０２及び開口部２０１の形成方法は、第３の実施形態と同様である。
【００４５】
次いで、開口部２０１の底面に位置するシリコン基板１００上に、島状の絶縁層３０４を形成する。絶縁層３０４は、例えば酸化シリコン膜である。絶縁層３０４は、例えば開口部２０１の底面に位置するシリコン基板１００の全面に絶縁層を形成した後、この絶縁層を選択的に除去することにより形成される。
【００４６】
次いで、バッファ層３０２を、絶縁層３０４より低く形成する。バッファ層３０２の形成方法は、第３の実施形態と同様である。
【００４７】
次いで図７（ｂ）及び図８（ａ）に示すように、バッファ層３０２上に窒化物半導体層３００を選択成長により形成する。このとき、窒化物半導体層３００は、まず島状の絶縁層３０４の相互間において上方向に成長し、その後、絶縁層３０４より高くなってから横方向に成長する。このため、成膜初期に形成される結晶欠陥が横方向に走ることになり、窒化物半導体層３００の表面まで達しにくくなる。
【００４８】
次いで、図８（ｂ）に示すように、窒化物半導体層３００上に第１導電型の窒化物半導体層３１１を形成する。これ以降の工程は、第３の実施形態と同様であるため説明を省略する。
【００４９】
本実施形態によっても第３の実施形態と同様の効果を得ることができる。また、窒化物半導体層３００の表面における結晶欠陥を少なくすることができるため、ＭＥＳトランジスタ３１０の特性がばらつくことを抑制できる。
【００５０】
図９及び図１０は、第５の実施形態に係る半導体基板の処理方法を示す断面図である。この半導体基板の処理方法は、開口部２０１を形成した後、バッファ層３０２及び窒化物半導体層３００を形成する前に、開口部２０１の側面にサイドウォール３０６を形成する点を除いて、第３の実施形態に係る半導体基板の処理方法と同様である。以下、詳細に説明する。
【００５１】
まず図９（ａ）に示すように、シリコン基板１００、絶縁層１２０、及びシリコン層２００を有するＳＯＩ基板を準備する。次いでハードマスク層２０２、及び開口部２０１を形成する。ハードマスク層２０２及び開口部２０１の形成方法は、第３の実施形態と同様である。
【００５２】
次いで、開口部２０１内及びハードマスク層２０２上に絶縁膜を形成する。絶縁膜は、例えば酸化シリコン膜及び窒化シリコン膜の少なくとも一方を含んでいる。次いでこの絶縁膜をエッチングする。これにより、開口部２０１の側面にサイドウォール３０６が形成される。サイドウォール３０６は、開口部２０１の側面のうち少なくともシリコン層２００が露出している領域を被覆している。
【００５３】
その後、図９（ｂ）に示すように、バッファ層３０２、窒化物半導体層３００、及び第１導電型の窒化物半導体層３１１を形成する。これらの形成方法は、第３の実施形態と同様である。
【００５４】
その後図１０に示すように、ＭＥＳトランジスタ３１０及びＭＯＳトランジスタ２１０を形成する。これらの形成方法は、第３の実施形態と同様である。
【００５５】
本実施形態によっても第３の実施形態と同様の効果を得ることができる。またサイドウォール３０６は、開口部２０１の側面のうち少なくともシリコン層２００が露出している領域を被覆している。このため、ＭＥＳトランジスタ３１０とシリコン層２００を確実に絶縁することができる。
【００５６】
図１１は、第６の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、ＣＭＯＳトランジスタ２２０，２３０、及びＨＥＭＴ（High Electron Mobility Transistor）３２０を有している。
【００５７】
ＣＭＯＳトランジスタ２２０，２３０は、ゲート絶縁膜２２２，２３２、ゲート電極２２４，２３４、サイドウォール２２５，２３５、ソース・ドレイン領域２２６，２３６、及びエクステンション領域２２７，２３７を有している。
【００５８】
ＨＥＭＴ３２０は、真性型の窒化物半導体層３００、窒化物半導体層３００上に位置する第１導電型（例えばｎ型）の窒化物半導体層３２１及び窒化物半導体層３２２、ゲート電極３２３、及びオーミック電極層３２４を有している。
【００５９】
窒化物半導体層３２１はチャネル層である。窒化物半導体層３２２は、窒化物半導体層３２１より不純物濃度が高い第１導電型の半導体層であり、ゲート電極３２３と窒化物半導体層３２１の間に位置している。窒化物半導体層３２２はキャリア供給層であり、窒化物半導体層３２１の一部上に形成されている。オーミック電極層３２４は、ゲート電極３２３及び窒化物半導体層３２２を挟むように、窒化物半導体層３２１の上に２つ形成されている。
【００６０】
本実施形態に係る半導体装置の形成方法は、以下の通りである。まず、シリコン基板１００、絶縁層１２０、及びシリコン層２００を有するＳＯＩ基板を準備する。次いで、図４等に示したハードマスク層２０２、開口部２０１、バッファ層３０２、窒化物半導体層３００、窒化物半導体層３２１、及び窒化物半導体層３２２を、この順に形成する。これらの形成方法は、第３の実施形態と同様である。なお窒化物半導体層３２２は、必要な領域を除いて選択的に除去される。
【００６１】
その後、ハードマスク層２０２をウェットエッチングにより除去する。その後、素子分離絶縁膜２０６を形成する。次いで、ＣＭＯＳトランジスタ２２０，２３０のゲート絶縁膜２２２，２３２、ＨＥＭＴのゲート電極３２３、及びＣＭＯＳトランジスタ２２０，２３０のゲート電極２２４，２３４を形成する。これらの形成方法は、第３の実施形態と同様である。
【００６２】
その後、オーミック電極層３２４を形成する。これにより、ＨＥＭＴ３２０が形成される。その後、ＨＥＭＴ３２０をマスク膜（図示せず）で被覆する。次いで、ＣＭＯＳトランジスタ２２０，２３０のエクステンション領域２２７，２３７、サイドウォール２２５，２３５、及びソース・ドレイン領域２２６，２３６を形成する。これらの形成方法は、第３の実施形態と同様である。その後、ＨＥＭＴ３２０を被覆しているマスク膜を除去する。
【００６３】
本実施形態によっても、第３の実施形態と同様の効果を得ることができる。なお本実施形態において、第５の実施形態に示したサイドウォール３０６を設けても良い。
【００６４】
図１２は、第７の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、ＨＥＭＴ３２０の代わりにバイポーラトランジスタ３３０を有している点を除いて、第６の実施形態と同様である。
【００６５】
バイポーラトランジスタ３３０は、真性型の窒化物半導体層３００の上に、第１導電型のコレクタ層３３１、第２導電型のベース層３３２、及び第１導電型のエミッタ層３３３をこの順に積層した構造である。コレクタ層３３１、ベース層３３２、及びエミッタ層３３３は、それぞれ窒化物半導体層である。
【００６６】
この半導体装置の製造方法は、以下の通りである。まず、シリコン基板１００、絶縁層１２０、及びシリコン層２００を有するＳＯＩ基板を準備する。次いで、図４等に示したハードマスク層２０２、開口部２０１、バッファ層３０２、窒化物半導体層３００、コレクタ層３３１、ベース層３３２、及びエミッタ層３３３を、この順に形成する。これらの形成方法は、第３の実施形態と同様である。次いで、ベース層３３２及びエミッタ層３３３を、必要な領域を除いて選択的に除去する。
【００６７】
その後、ハードマスク層２０２をウェットエッチングにより除去する。その後、バイポーラトランジスタ３３０をマスク膜（図示せず）で被覆する。次いで、素子分離絶縁膜２０６及びＣＭＯＳトランジスタ２２０，２３０を形成する。これらの形成方法は、第６の実施形態と同様である。その後、バイポーラトランジスタ３３０を被覆しているマスク膜を除去する。
【００６８】
本実施形態によっても、第６の実施形態と同様の効果を得ることができる。なお本実施形態において、第５の実施形態に示したサイドウォール３０６を設けても良い。
【００６９】
図１３は、第８の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、ＨＥＭＴ３２０の代わりに発光素子３４０を有している点を除いて、第６の実施形態と同様である。発光素子３４０は、半導体レーザ又はＬＥＤである。
【００７０】
発光素子３４０は、第１導電型の窒化物半導体層３００の一部上に第１導電型の窒化物半導体層３４１、発光層３４２、及び第２導電型の窒化物半導体層３４３をこの順に積層した構造である。窒化物半導体層３００と窒化物半導体層３４３の間に必要な電圧を印加すると、発光層３４２が発光する。
【００７１】
この半導体装置の製造方法は、以下の通りである。まず、シリコン基板１００、絶縁層１２０、及びシリコン層２００を有するＳＯＩ基板を準備する。次いで、図４等に示したハードマスク層２０２、開口部２０１、バッファ層３０２、窒化物半導体層３００、窒化物半導体層３４１、発光層３４２、及び窒化物半導体層３４３を、この順に形成する。これらの形成方法は、第３の実施形態と同様である。次いで、窒化物半導体層３４１、発光層３４２、及び窒化物半導体層３４３を、必要な領域を除いて選択的に除去する。
【００７２】
その後、ハードマスク層２０２をウェットエッチングにより除去する。その後、発光素子３４０をマスク膜（図示せず）で被覆する。次いで、素子分離絶縁膜２０６及びＣＭＯＳトランジスタ２２０，２３０を形成する。これらの形成方法は、第６の実施形態と同様である。その後、発光素子３４０を被覆しているマスク膜を除去する。
【００７３】
本実施形態によっても、第６の実施形態と同様の効果を得ることができる。なお本実施形態において、第５の実施形態に示したサイドウォール３０６を設けても良い。
【００７４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば第３〜第８の実施形態において示した半導体装置の製造方法は、上記した例に限定されない。
【符号の説明】
【００７５】
１００ シリコン基板
１２０ 絶縁層
２００ シリコン層
２０１ 開口部
２０２ ハードマスク層
２０４ マスク膜
２０６ 素子分離絶縁膜
２１０ ＭＯＳトランジスタ
２１２ ゲート絶縁膜
２１４ ゲート電極
２１５ サイドウォール
２１６ ソース・ドレイン領域
２１７ エクステンション領域
２２０ ＣＭＯＳトランジスタ
２２２ ゲート絶縁膜
２２４ ゲート電極
２２５ サイドウォール
２２６ ソース・ドレイン領域
２２７ エクステンション領域
２３０ ＣＭＯＳトランジスタ
２３２ ゲート絶縁膜
２３４ ゲート電極
２３５ サイドウォール
２３６ ソース・ドレイン領域
２３７ エクステンション領域
３００ 窒化物半導体層
３０２ バッファ層
３０４ 絶縁層
３０６ サイドウォール
３１０ ＭＥＳトランジスタ
３１１ 窒化物半導体層
３１２ オーミック電極層
３１４ ゲート電極
３２０ ＨＥＭＴ
３２１ 窒化物半導体層
３２２ 窒化物半導体層
３２３ ゲート電極
３２４ オーミック電極層
３３０ バイポーラトランジスタ
３３１ コレクタ層
３３２ ベース層
３３３ エミッタ層
３４０ 発光素子
３４１ 窒化物半導体層
３４２ 発光層
３４３ 窒化物半導体層
【特許請求の範囲】
【請求項１】
表面が（１１１）面であるシリコン基板と、
前記シリコン基板の上に形成された絶縁層と、
前記絶縁層の上に形成され、表面が（１１１）面以外の面方位であるシリコン層と、
前記絶縁層及び前記シリコン層に形成され、底面に前記シリコン基板が露出している開口部と、
前記開口部内に形成されたＩＩＩ族の窒化物半導体層と、
前記シリコン層に形成されたシリコン素子と、
前記窒化物半導体層に形成された化合物半導体素子と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記シリコン層は、表面が（１００）面又は（１１０）面である半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記シリコン素子はＭＯＳトランジスタであり、前記化合物半導体素子はＭＥＳトランジスタ、ＨＥＭＴ、バイポーラトランジスタ、又は発光素子である半導体装置。
【請求項４】
請求項１〜３のいずれか一つに記載の半導体装置において、
前記開口部の側面のうち少なくとも前記シリコン層が露出している領域を被覆する絶縁被覆層を有する半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記絶縁被覆層は酸化シリコン層及び窒化シリコン層の少なくとも一方を含む半導体装置。
【請求項６】
表面が（１１１）面であるシリコン基板と、
前記シリコン基板の上に形成された絶縁層と、
前記絶縁層の上に形成され、表面が（１１１）面以外の面方位であるシリコン層と、
前記絶縁層及び前記シリコン層に形成され、底面に前記シリコン基板が露出している開口部と、
前記開口部内に形成されたＩＩＩ族の窒化物半導体層と、
を有する半導体基板。
【請求項７】
表面が（１１１）面であるシリコン基板上に絶縁層及び表面が（１１１）面以外の面方位であるシリコン層を積層したＳＯＩ（Silicon On Insulator）基板を準備する工程と、
前記絶縁層及び前記シリコン層に、底面に前記シリコン基板が露出している開口部を形成する工程と、
前記開口部内にＩＩＩ族の窒化物半導体層を形成する工程と、
を備える半導体基板の処理方法。
【請求項８】
請求項７に記載の半導体基板の処理方法において、
前記窒化物半導体層を形成する工程の後に、
前記シリコン層にシリコン素子を形成し、かつ前記窒化物半導体層に化合物半導体素子を形成する工程を備える半導体基板の処理方法。
【請求項９】
請求項８に記載の半導体基板の処理方法において、
前記窒化物半導体層に前記化合物半導体素子を形成した後、前記シリコン層にシリコン素子を形成する半導体基板の処理方法。
【請求項１０】
請求項７〜９のいずれか一つに記載の半導体基板の処理方法において、
前記シリコン層は、表面が（１００）面又は（１１０）面である半導体基板の処理方法。
【請求項１１】
請求項７〜１０のいずれか一つに記載の半導体基板の処理方法において、
前記窒化物半導体層を形成する工程は、前記開口部の底面に露出している前記シリコン基板に、前記窒化物半導体層を選択成長させる工程である半導体基板の処理方法。
【請求項１２】
請求項７〜１０のいずれか一つに記載の半導体基板の処理方法において、
前記窒化物半導体層を形成する工程は、
前記開口部内及び前記シリコン層上に前記窒化物半導体層を形成する工程と、
前記シリコン層上に位置する前記窒化物半導体層を除去する工程と、
を含む半導体基板の処理方法。
【請求項１３】
請求項１１又は１２に記載の半導体基板の処理方法において、
前記開口部を形成する工程の前に、前記シリコン層上にハードマスク層を形成する工程を備え、
前記窒化物半導体層を形成する工程の後に、前記ハードマスク層を除去する工程を有する半導体基板の処理方法。
【請求項１４】
請求項７〜１３のいずれか一つに記載の半導体基板の処理方法において、
前記開口部を形成する工程の後、前記窒化物半導体層を形成する工程の前に、前記開口部の側壁に、少なくとも前記シリコン層が露出している領域を被覆する絶縁被覆層を形成する工程を有する半導体基板の処理方法。
【請求項１】
表面が（１１１）面であるシリコン基板と、
前記シリコン基板の上に形成された絶縁層と、
前記絶縁層の上に形成され、表面が（１１１）面以外の面方位であるシリコン層と、
前記絶縁層及び前記シリコン層に形成され、底面に前記シリコン基板が露出している開口部と、
前記開口部内に形成されたＩＩＩ族の窒化物半導体層と、
前記シリコン層に形成されたシリコン素子と、
前記窒化物半導体層に形成された化合物半導体素子と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記シリコン層は、表面が（１００）面又は（１１０）面である半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記シリコン素子はＭＯＳトランジスタであり、前記化合物半導体素子はＭＥＳトランジスタ、ＨＥＭＴ、バイポーラトランジスタ、又は発光素子である半導体装置。
【請求項４】
請求項１〜３のいずれか一つに記載の半導体装置において、
前記開口部の側面のうち少なくとも前記シリコン層が露出している領域を被覆する絶縁被覆層を有する半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記絶縁被覆層は酸化シリコン層及び窒化シリコン層の少なくとも一方を含む半導体装置。
【請求項６】
表面が（１１１）面であるシリコン基板と、
前記シリコン基板の上に形成された絶縁層と、
前記絶縁層の上に形成され、表面が（１１１）面以外の面方位であるシリコン層と、
前記絶縁層及び前記シリコン層に形成され、底面に前記シリコン基板が露出している開口部と、
前記開口部内に形成されたＩＩＩ族の窒化物半導体層と、
を有する半導体基板。
【請求項７】
表面が（１１１）面であるシリコン基板上に絶縁層及び表面が（１１１）面以外の面方位であるシリコン層を積層したＳＯＩ（Silicon On Insulator）基板を準備する工程と、
前記絶縁層及び前記シリコン層に、底面に前記シリコン基板が露出している開口部を形成する工程と、
前記開口部内にＩＩＩ族の窒化物半導体層を形成する工程と、
を備える半導体基板の処理方法。
【請求項８】
請求項７に記載の半導体基板の処理方法において、
前記窒化物半導体層を形成する工程の後に、
前記シリコン層にシリコン素子を形成し、かつ前記窒化物半導体層に化合物半導体素子を形成する工程を備える半導体基板の処理方法。
【請求項９】
請求項８に記載の半導体基板の処理方法において、
前記窒化物半導体層に前記化合物半導体素子を形成した後、前記シリコン層にシリコン素子を形成する半導体基板の処理方法。
【請求項１０】
請求項７〜９のいずれか一つに記載の半導体基板の処理方法において、
前記シリコン層は、表面が（１００）面又は（１１０）面である半導体基板の処理方法。
【請求項１１】
請求項７〜１０のいずれか一つに記載の半導体基板の処理方法において、
前記窒化物半導体層を形成する工程は、前記開口部の底面に露出している前記シリコン基板に、前記窒化物半導体層を選択成長させる工程である半導体基板の処理方法。
【請求項１２】
請求項７〜１０のいずれか一つに記載の半導体基板の処理方法において、
前記窒化物半導体層を形成する工程は、
前記開口部内及び前記シリコン層上に前記窒化物半導体層を形成する工程と、
前記シリコン層上に位置する前記窒化物半導体層を除去する工程と、
を含む半導体基板の処理方法。
【請求項１３】
請求項１１又は１２に記載の半導体基板の処理方法において、
前記開口部を形成する工程の前に、前記シリコン層上にハードマスク層を形成する工程を備え、
前記窒化物半導体層を形成する工程の後に、前記ハードマスク層を除去する工程を有する半導体基板の処理方法。
【請求項１４】
請求項７〜１３のいずれか一つに記載の半導体基板の処理方法において、
前記開口部を形成する工程の後、前記窒化物半導体層を形成する工程の前に、前記開口部の側壁に、少なくとも前記シリコン層が露出している領域を被覆する絶縁被覆層を形成する工程を有する半導体基板の処理方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１１−３５０６４（Ｐ２０１１−３５０６４Ａ）
【公開日】平成２３年２月１７日（２０１１．２．１７）
【国際特許分類】
【出願番号】特願２００９−１７８１４１（Ｐ２００９−１７８１４１）
【出願日】平成２１年７月３０日（２００９．７．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年２月１７日（２０１１．２．１７）
【国際特許分類】
【出願日】平成２１年７月３０日（２００９．７．３０）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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