【課題】耐放射線特性の優れた半導体回路を提供することを目的とする。
【解決手段】複数のｐＭＯＳトランジスタ１１を直列又は一のｐＭＯＳトランジスタ１２を備えた並列回路に接続した第１の回路ブロック１と、複数のｎＭＯＳトランジスタ２１を直列又は一のｎＭＯＳトランジスタ２２を備えた並列回路に接続した第２の回路ブロック２とを備え、前記第１の回路ブロック１と前記第２の回路ブロック２との接続点Ｓを出力端子Ｖｏｕｔに接続するとともに、全ての前記ｐＭＯＳトランジスタ１１，１２のゲート及び全ての前記ｎＭＯＳトランジスタ２１，２２のゲートを共通の入力端子Ｖｉｎに接続する半導体回路。 （もっと読む）

【課題】アンテナスイッチのコスト削減を図る観点から、特に、アンテナスイッチをシリコン基板上に形成された電界効果トランジスタから構成する場合であっても、アンテナスイッチで発生する高調波歪みをできるだけ低減できる技術を提供する。
【解決手段】ＴＸシリーズトランジスタＳＥ（ＴＸ），ＲＸシリーズトランジスタＳＥ（ＲＸ）およびＲＸシャントトランジスタＳＨ（ＲＸ）を低耐圧ＭＩＳＦＥＴＱ_Ｎから構成する一方、ＴＸシャントトランジスタを高耐圧ＭＩＳＦＥＴＱ_Ｈから構成する。これにより、ＴＸシャントトランジスタＳＨ（ＴＸ）を構成する高耐圧ＭＩＳＦＥＴＱ_Ｈの直列接続数を少なくすることで、直列接続された各高耐圧ＭＩＳＦＥＴＱ_Ｈに印加される電圧振幅の不均一性を抑制する。この結果、高次高調波の発生を抑制することができる。 （もっと読む）

【課題】大型の半導体装置で、高速に動作する半導体装置を提供することを目的する。
【解決手段】単結晶の半導体層を有するトップゲート型のトランジスタと、アモルファス
シリコン（またはマイクロクリスタルシリコン）の半導体層を有するボトムゲート型のト
ランジスタとを同一基板に形成する。そして、各々のトランジスタが有するゲート電極を
同じレイヤーで形成し、ソース及びドレイン電極も同じレイヤーで形成する。このように
して、製造工程を削減する。つまり、ボトムゲート型のトランジスタの製造工程に、少し
だけ工程を追加するだけで、２つのタイプのトランジスタを製造することが出来る。 （もっと読む）

【課題】ＳＯＩ基板における容量結合を減少した集積回路を提供する。
【解決手段】底部半導体層と同じ導電型のドーパントを含む第１のドープされた半導体領域１８及び反対導電型のドーパントを含む第２のドープされた半導体領域２８がＳＯＩ基板の埋め込み絶縁層２０の直下に形成される。第１のドープされた半導体領域１８及び第２のドープされた半導体領域２８は、共にグランド電位に接続されるか、又は底部半導体層への少数キャリアの順方向バイアス注入に基づく過剰な電流を生じるには不十分は電圧、即ち、０．６Ｖ乃至０．８Ｖを越えない電位差を保って底部半導体層に対して順方向バイアスされる。上部半導体の半導体装置内の電気信号により誘起される電荷層内の電荷は第１及び第２のドープされた半導体領域に接続されている電気的コンタクトを介して引き出され、これにより半導体装置内の高調波信号を減少させる。 （もっと読む）

【課題】電力変換用の半導体絶縁ゲート型スイッチング素子の駆動回路の出力段の素子の電流駆動能力を高め小型化することで、駆動回路を集積化したより小型で高性能な駆動回路と、さらにこれを用いることでより小型で高性能な電力変換装置を提供する。
【解決手段】絶遠ゲート型の主半導体スイッチング素子のオン、オフを制御する駆動回路において、前記主半導体スイッチング素子のゲート電圧を制御する回路の出力段に絶縁ゲート制御型のバイポーラ半導体素子、特に、ＩＧＢＴを用いる。 （もっと読む）

【課題】シリサイド層が第１不純物拡散層まで拡がるのを抑制し、複数種類のトランジスタを自由に設計することが可能な半導体装置及びその製造方法を提供する。
【解決手段】少なくとも、基台部１Ｂの上に複数立設された柱状のピラー部１Ｃを含むシリコン基板１と、基台部１Ｂの側面１ｂを覆うように設けられるビット線６と、ピラー部１Ｃの側面を覆うゲート絶縁膜４と基台部１Ｂの上面１ａにおいて、ピラー部１Ｃが設けられる位置以外の領域に設けられる第1不純物拡散層８と、ピラー部１Ｃの上面１ｄに形成される第２不純物拡散層１４と、ビット線６とシリコン基板１との間に形成され、第１不純物拡散層８との間で高低差を有し、且つ、上端５ａが、第１不純物拡散層８の上端８ａよりも低い位置に配されてなる第３不純物拡散層５と、ピラー部１Ｃの側面１ｃ側に設けられるワード線１０の一部をなすゲート電極１０Ａと、が備えられる。 （もっと読む）

【課題】複数の半導体集積回路を接続する配線の位置を容易に決定することを課題にする。
【解決手段】第１の基板上に第１の分離層と第１の半導体素子層を形成し、第１の半導体素子層に第１のレーザビームを照射することにより第１の開口部を形成し、第１の開口部に第１の半導体素子層と接続する第１の配線を形成し、第１の半導体素子層上に第１の保護材を形成し、第１の保護材に第１の配線に接続する第１の電極を形成し、第１の分離層に沿って第１の基板と第１の半導体素子層を分離し、上述の作製工程により第２の基板上に、第２の分離層、第２の半導体素子層、第２の配線、第２の保護材、第２の電極を作製し、第２の電極と第１の配線を接続するように第２の保護材上に第１の半導体素子層を貼り合わせ、第２の分離層に沿って第２の基板と第２の半導体素子層を含む積層構造を分離する半導体装置の作製方法に関する。 （もっと読む）

【課題】しきい値電圧のばらつきが小さい記憶素子部と、低消費電力で高速な論理素子部を有する半導体装置を可能にする。
【解決手段】記憶素子部１２と論理素子部１３とに素子分離領域１４で分離された半導体層１１の記憶素子部１２の第１面Ｓ１側に第１ゲート電極２３を有する第１電界効果トランジスタ２１と、記憶素子部１２の第２面Ｓ２側に第２ゲート電極３３を有し、第１電界効果トランジスタ２１とソース・ドレイン領域を共通とする第２電界効果トランジスタ３１と、論理素子部１３の第１面Ｓ１側に第３ゲート電極４３を有する第３電界効果トランジスタ４１と、第１面Ｓ１側に形成された第１絶縁膜５１と、第２面Ｓ２側に形成された第２絶縁膜６１を有し、第１、第２電界効果トランジスタ２１、３１は完全空乏型の電界効果トランジスタであり、第１、第２ゲート電極２３、３３は電気的に接続されている。 （もっと読む）

【課題】イオン注入によりアモルファス化された領域に光照射による活性化を行った場合に、表面に凹凸が発生するのを防止した薄膜半導体素子及びその製造方法を提供する。
【解決手段】基板１上にそれぞれ形成されたｎチャネル島状半導体層４ａ及びｐチャネル島状半導体層４ｂ、前記島状半導体層４ａ，４ｂ上に形成されたゲート絶縁膜５、及び前記ゲート絶縁膜５上にそれぞれ形成されたゲート電極６ａ，６ｂを具備し、前記ｎチャネル島状半導体層４ａへのｎ型不純物のイオン注入によりアモルファス化された領域の深さｔ１，ｔ３と、前記ｐチャネル島状半導体層４ｂへのｐ型不純物のイオン注入によりアモルファス化された領域の深さｔ１，ｔ２とは、それぞれほぼ同じであるようにイオン注入を行なう。 （もっと読む）

【課題】本発明は、しきい値電圧のばらつきが大きいトランジスタのしきい値電圧を調整してしきい値電圧のばらつきを低減することを可能にする。
【解決手段】基板１１と絶縁層１２とシリコン層１３が積層されてなるＳＯＩ基板１０の該シリコン層１３の表面側にトランジスタ２０を形成する工程と、ＳＯＩ基板１０上に、トランジスタ２０を被覆する第１絶縁膜３０と、トランジスタ２０に電気的に接続される配線部４０とを形成する工程と、配線部４０を通じてトランジスタ２０のしきい値電圧を測定する工程と、第１絶縁膜３０表面に第２絶縁膜を介して支持基板を形成する工程と、ＳＯＩ基板１０の裏面側の基板１１と絶縁層１２の少なくとも一部を除去する工程と、測定されたしきい値電圧に基づいてトランジスタ２０のしきい値電圧を調整する工程を有する。 （もっと読む）

【課題】素子、ウェル、および回路単位で縦横方向が絶縁部材２ａで分離された構造の素子３が形成された半導体装置において、高い分離耐圧を有し、さらにＳＯＩ基板を使わずに低コストで製造できる半導体装置、および、その製造方法を提供する。
【解決手段】絶縁部材２ａで埋設された分離溝２と素子３とが形成された半導体基板１を、裏面１ｂ側から絶縁部材２ａの底部が突出するまで半導体基板１を薄厚化した後、絶縁層４を介して裏面１ｂを支持体６と接合する。これにより、絶縁部材２ａの突出した部分が絶縁層４に埋め込まれた形状となり、半導体基板１における隣り合う領域が、分離溝２と絶縁層４とによって電気的に絶縁された構成となる。 （もっと読む）

【課題】動作の安定した積層半導体装置を提供する。
【解決手段】単結晶シリコンのベース部と、ベース部の上の絶縁層と、絶縁層の上の単結晶シリコン層と、単結晶シリコン層に形成され絶縁層に達する分離溝構造と、分離溝構造で囲まれた単結晶シリコン層のボディ領域と、ボディ領域に形成されるトランジスタと、少なくともベース部および絶縁層を貫通し、ボディ領域に電気的に結合する貫通結合部とを有する第１半導体装置と、貫通結合部に接する外部接続部を有する第２半導体装置と、を備え、第２半導体装置は、貫通結合部を介して第１半導体装置のボディ領域の電位を制御する。 （もっと読む）

【課題】ＳＯＩ基板を用いずに、単に導電材料を堆積するだけで素子形成領域を導電材料によって取り囲むことができる半導体装置を提供すること。
【解決手段】素子形成領域５を取り囲むように形成されたトレンチ３の側壁表面に絶縁材料を堆積させつつ、その中心軸付近の空洞に、比較的低融点の、例えば１１００℃以下の融点を有する金属（銅又はアルミニウムなど）からなる導電材料１４を充填し、一部のトレンチ３内の導電材料１４をウェハ基板２の表面に設けられた電極９ａと導通させる。トレンチ３に充填される導電材料１４は、ウェハ基板２の裏面上にも堆積される。 （もっと読む）

【課題】結晶歪技術を使用した高性能なＦＥＴを提供する。
【解決手段】半導体装置１は、チャネル方向に沿って延在する立体構造と、この立体構造の第１の側面に作用する残留応力を有するストレス膜１６Ｓａと、この立体構造の第２の側面に形成されたゲート絶縁膜１９ａと、立体構造をゲート絶縁膜１９ａを介して被覆するとともに第１および第２の側面が対向する方向に沿って延在するゲート電極１０Ｐと、を備える。立体構造はソース電極１３Ｓａとドレイン電極１３Ｄａとの間にチャネル領域１３Ｑａを有する。 （もっと読む）

【課題】微細化が進んだ半導体装置の短チャネル効果を防ぎ、特性を向上させることができる半導体装置の提供を課題とする。
【解決手段】単結晶シリコン基板上に形成された酸化膜と、酸化膜上に形成された単結晶シリコン層と、単結晶シリコン層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極を有する半導体装置であって、単結晶シリコン層はチャネル形成領域、ソース領域、ドレイン領域を有し、チャネル形成領域には、ソース領域、ドレイン領域とは逆の導電型の不純物元素が添加され、チャネル形成領域の不純物元素が添加された領域は、上面から見て主軸がソース領域からドレイン領域にかけて伸びるフィッシュボーン形状を有し、フィッシュボーン形状は単結晶シリコン層の表面から底部にかけて形成され、チャネル形成領域の不純物元素が添加された領域は、空乏層を抑止する機能を有することを特徴としている半導体装置を提供する。 （もっと読む）

【課題】特別な回路を付加することなく、消費電力を十分に低減できるようにした発振回路及び半導体装置を提供する。
【解決手段】信号反転増幅器１０と、フィードバック回路とを備え、信号反転増幅器１０は、ＳＯＩ基板１０にそれぞれ形成されたｐチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１１及びｎチャネル型のＰＤ−ＳＯＩ−ＭＯＳＦＥＴ１２を有し、フィードバック回路は、信号反転増幅器１０の出力側と入力側との間に接続された水晶振動子２１を有する。信号反転増幅器１０では、ＭＯＳＦＥＴ１１、１２が直列に接続されると共に、直列に接続されたＭＯＳＦＥＴ１１、１２の両端に電圧が印加される。また、フィードバック回路は、信号反転増幅器１０から出力された信号を当該信号反転増幅器１０にフィードバック入力する。 （もっと読む）

【解決手段】
洗練されたトランジスタ要素を形成するための製造プロセスの間、それぞれの金属シリサイド領域を形成するのに先立つ共通のエッチングシーケンスにおいて、ゲート高さが減少させられてよく、そして凹型のドレイン及びソース構造もまた得られてよい。対応する側壁スペーサ構造はエッチングシーケンスの間に維持され得るので、ゲート電極におけるシリサイド化プロセスの可制御性及び均一性を高めることができ、それにより、低減された程度のスレッショルドばらつきを得ることができる。更に、凹型のドレイン及びソース構造が、全体的な直列抵抗の低減及び応力転移効率の増大をもたらすことができる。 （もっと読む）

【課題】ガラス基板と単結晶半導体基板とを貼り合わせてＳＯＩ基板を作製する際の縞状の模様（むら）の発生を抑制することを目的の一とする。又は、上記むらの発生を抑えて高品位な半導体装置を提供することを目的の一とする。
【解決手段】単結晶半導体基板に加速されたイオンを照射して単結晶半導体基板に脆化領域を形成し、単結晶半導体基板に形成された絶縁層の表面の、単結晶半導体基板の周縁部に対応する領域に、凹部又は凸部を形成し、絶縁層を介して、単結晶半導体基板とベース基板とを貼り合わせ、熱処理を施すことにより、脆化領域において単結晶半導体基板を分離して、ベース基板上に単結晶半導体層を形成し、単結晶半導体層をパターニングして半導体素子を形成する際に、周縁部に対応する領域の単結晶半導体層を除去する。 （もっと読む）

【課題】高温特性を改善した高集積、高速且つ高性能なＭＩＳＦＥＴを得ること。
【解決手段】半導体基板に絶縁膜を埋め込んだトレンチ素子分離領域を選択的に設け、この絶縁分離された半導体基板上に、半導体基板と同じ第１の半導体を、筒状構造を有して縦方向にエピタキシャル成長させ、この第１の半導体層に自己整合して、格子定数がやや大きい第２の半導体を内側面の横方向にエピタキシャル成長させることにより、第１の半導体層に歪みを加える。この第２の半導体層の上部内側面を除く内側面に接して絶縁膜を設け、この絶縁膜の側面間を空孔となし、この空孔に栓をするように、第２の半導体層の上部内側面間に導電膜を設ける。歪み半導体層の外側面にはゲート絶縁膜を介してゲート電極を設ける。歪み半導体層及び第２の半導体層の上部にはドレイン領域を設け、歪み半導体層及び第２の半導体層の下部且つ半導体基板の表面にはソース領域を設けておき、配線体をそれぞれの領域に接続した縦型のＭＩＳＦＥＴを構成すること。 （もっと読む）

【課題】結晶粒の大きさばらつきを低減し、均質な半導体膜を提供することを目的の一とする。又は、均質な半導体膜を提供すると共に、低コスト化を図ることを目的の一とする。
【解決手段】非晶質半導体膜を形成したガラス基板を、結晶化に必要な温度以上の処理雰囲気内に導入することにより、処理雰囲気からの熱伝導による急速加熱を行って、非晶質半導体膜を結晶化させる。より具体的には、例えば、あらかじめ処理雰囲気の温度を結晶化に必要な温度まで上昇させた後、半導体膜が形成された基板を上記処理雰囲気に投入する。 （もっと読む）