半導体装置およびその製造方法
【課題】しきい値電圧のばらつきが小さい記憶素子部と、低消費電力で高速な論理素子部を有する半導体装置を可能にする。
【解決手段】記憶素子部１２と論理素子部１３とに素子分離領域１４で分離された半導体層１１の記憶素子部１２の第１面Ｓ１側に第１ゲート電極２３を有する第１電界効果トランジスタ２１と、記憶素子部１２の第２面Ｓ２側に第２ゲート電極３３を有し、第１電界効果トランジスタ２１とソース・ドレイン領域を共通とする第２電界効果トランジスタ３１と、論理素子部１３の第１面Ｓ１側に第３ゲート電極４３を有する第３電界効果トランジスタ４１と、第１面Ｓ１側に形成された第１絶縁膜５１と、第２面Ｓ２側に形成された第２絶縁膜６１を有し、第１、第２電界効果トランジスタ２１、３１は完全空乏型の電界効果トランジスタであり、第１、第２ゲート電極２３、３３は電気的に接続されている。
【解決手段】記憶素子部１２と論理素子部１３とに素子分離領域１４で分離された半導体層１１の記憶素子部１２の第１面Ｓ１側に第１ゲート電極２３を有する第１電界効果トランジスタ２１と、記憶素子部１２の第２面Ｓ２側に第２ゲート電極３３を有し、第１電界効果トランジスタ２１とソース・ドレイン領域を共通とする第２電界効果トランジスタ３１と、論理素子部１３の第１面Ｓ１側に第３ゲート電極４３を有する第３電界効果トランジスタ４１と、第１面Ｓ１側に形成された第１絶縁膜５１と、第２面Ｓ２側に形成された第２絶縁膜６１を有し、第１、第２電界効果トランジスタ２１、３１は完全空乏型の電界効果トランジスタであり、第１、第２ゲート電極２３、３３は電気的に接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＣＰＵをはじめとするロジックデバイスには、主たるメモリーとしてロジックプロセスの整合性の良いＳＲＡＭが使われており、デバイスの低消費電力化を達成するために低電圧で動作するＳＲＡＭが要求されている。
また一方、論理回路部では低電圧動作に加えて低負荷容量であることがデバイスの低消費電力化を実現するために重要な要因となっている。
微細化されたＳＲＡＭの低電圧動作マージンを決める最も大きな要素は不純物ばらつき起因のしきい値電圧のばらつきである。
しきい値電圧のばらつき、σＶtは、下記（１）式（タウア・ニン著「最新ＶＬＳＩの基礎」p.279参照。）で与えられる。
【０００３】
σＶｔ＝ｑ√（Ｎａ・Ｗdm0／（３ＬＷ））／Ｃox…（１）
【０００４】
ただし、（１）式中、Ｌはトランジスタのゲート長、Ｗはトランジスタのゲート幅、Ｎａはチャネル不純物濃度、Ｗdm0はチャネル空乏層幅である。また、Ｃoxはゲート容量である。
【０００５】
微細化されてゲート長Ｌおよびゲート幅Ｗが小さいＭＯＳＦＥＴのしきい値電圧のばらつきσＶtを抑制するためには以下のようにする。例えば、上記（１）式より、酸化ハフニウム（ＨｆＯ2）、酸窒化ケイ化ハフニウム（ＨｆＳｉＯＮ）等の高誘電体材料をゲート絶縁膜に使用して実効的なゲート絶縁膜の膜厚Ｔoxを小さくする。もしくは、完全空乏型のＳＯＩトランジスタ（Ｎａでしきい値電圧Ｖtを決めるのではなくゲート電極材料の仕事関数でＶtを決める）を使用する（例えば、非特許文献１参照。）。
しかし、たとえゲート絶縁膜にＨｉｇｈ−ｋ膜を用いたとしても、大幅にＴoxを低減できる訳ではないので、スケーリングが進めばσＶtはいずれ問題となる。
【０００６】
上記非特許文献１には、完全空乏型ＳＯＩ・ＦＥＴを用いた６Ｔ型ＳＲＡＭの例が示されている。このＦＥＴには高誘電率（Ｈｉｇｈ−ｋ）ゲート絶縁膜とメタルゲートが用いられている。このように、Ｈｉｇｈ−ｋ膜を使用してＴoxを実効的に小さくすることでσＶtを小さくすることができる。
【０００７】
非特許文献２には、トランジスタにＦｉｎ型ＦＥＴを用いた場合のＳＲＡＭセルレイアウト、回路図、およびトランジスタ構造の模式図が示されている。特にアクセストランジスタのゲートが左右独立となっていて、駆動力調整用ゲート端子でアクセストランジスタのＶtを読み出し時（Ｈｉｇｈ Ｖt）と書き込み時（Ｌｏｗ Ｖt）で変えることを特徴としている。上記Ｆｉｎ型ＦＥＴは、縦型の完全空乏型ダブルゲートトランジスタであり、ゲート電極材料を適当に選べばチャネルの不純物濃度Ｎａを小さな値にすることができ、結果としてσＶtを小さくすることができる。
【０００８】
しかし、トランジスタ構造が縦型であるため、微細なゲート電極の加工、イオン注入、拡散層の形成、サイドウォールスぺーサの形成、サリサイドの形成等が難しい。また、コンタクト部が細いＳｉ端でのみで接続するので、コンタクト抵抗が大きくなっている。上記コンタクト抵抗を下げる手法として、Ｓｉ柱の表面にＳｉをエピタキシャル成長させて、拡散層との接続部分のみ太らせる方法がある。しかし、ゲート電極と拡散層間の寄生容量が大きくなるので、トランジスタのスイッチングスピードが遅くなり、消費電力が大きくなる。
【０００９】
別の従来例としては、上下のゲート電極でチャネル部分を挟み込み、下部ゲート電極にはＤＣバイアスが印加されていて、当該ＳＯＩトランジスタのしきい値電圧を可変制御するものが開示されている（例えば、特許文献１参照。）。
しかし、ＳＯＩ基板のＢＯＸ層の裏面に独立のコントロールゲートを設けてトランジスタ毎にしきい値電圧を調整する構成のため、しきい値電圧ばらつきを低減するには個々のトランジスタ毎に裏面ゲートバイアスを最適化する必要がある。このため、回路規模が大きくなる。
【００１０】
また、別の従来例としては、２入力ＮＡＮＤ回路のＰＦＥＴを縦積にして集積度を向上させるものが開示されている。なお、２入力ＮＯＲ回路の場合はＮＦＥＴが縦積みとなる。そして、上下のゲート電極は全く独立に動作するものである（例えば、特許文献２参照。）。
しかし、２入力の並列トランジスタを縦積みにして、集積度を向上させることを目的としているが、上下のトランジスタに異なる電位を与えるため、共通のチャネル部分の電位を安定させることができず、目的の性能を実現することが困難である。
【００１１】
【非特許文献１】C.Fenouillet-Beranger,et al “Fully-Depleted SOI Technology using High-K and Single-Metal Gate for 32nm Node LSTP Applications featuring 0.179μｍ2 6T-SRAM bitcell” 2007 IEDM 10.7
【非特許文献２】http://www. sijapan.com/content/l_news/2007/09/news070918_0201.html、平成２０年１０月２８日検索
【特許文献１】特開２００１-１２７３００号公報
【特許文献２】特開平０８-２８８４００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
解決しようとする問題点は、しきい値電圧のばらつきが小さい記憶素子部と、低電圧動作、低消費電力で、高速な論理素子部を有する半導体装置を実現することが困難な点である。
【００１３】
本発明は、低電圧動作で負荷容量が低い論理素子部（論理回路部）のトランジスタと、しきい値電圧のばらつきが小さい記憶素子部のトランジスタを用いることで、低消費電力で高速な論理素子部を有する半導体装置を可能にする。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、半導体層と、前記半導体層に形成されていて前記半導体層を記憶素子部と論理素子部とに分離する素子分離領域と、前記半導体層の前記記憶素子部に形成されていて前記半導体層の第１面側に第１ゲート電極を有する第１電界効果トランジスタと、前記半導体層の前記記憶素子部に形成されていて、前記第１面とは反対の第２面側に第２ゲート電極を有し、前記第１電界効果トランジスタのソース・ドレイン領域と共通のソース・ドレイン領域を有する第２電界効果トランジスタと、前記半導体層の前記論理素子部に形成されていて、前記第２面側に第３ゲート電極を有する第３電界効果トランジスタと、前記第１電界効果トランジスタを被覆して前記半導体層に形成された第１絶縁膜と、前記第２電界効果トランジスタと前記第３電界効果トランジスタを被覆して前記半導体層に形成された第２絶縁膜を有し、前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは完全空乏型の電界効果トランジスタであり、前記第１ゲート電極と前記第２ゲート電極は電気的に接続されている。
【００１５】
本発明の半導体装置では、第１絶縁膜と第２絶縁膜との間に半導体層が形成され、実質的に半導体層はＳＯＩ構造となっている。その半導体層に形成される第１電界効果トランジスタと第２電界効果トランジスタは、完全空乏型の電界効果トランジスタであり、動作時に半導体層に空乏化しない領域を残さない。つまりチャネル領域となる半導体層が完全に空乏化する。よって、メモリーセルトランジスタのリークを抑制しながら、チャネル濃度を薄くすることができ、しきい値電圧のばらつきであるσＶthが大幅に低減される。
また、論理素子部に形成された第３電界効果トランジスタは、部分空乏型のシングルゲートの電界効果トランジスタとすることができ、低電圧動作で低負荷容量の電界効果トランジスタとなっている。
【００１６】
本発明の半導体装置の製造方法（第１製造方法）は、基板と絶縁層とシリコン層が積層されたＳＯＩ基板の該シリコン層の記憶素子部となる表面に第１ゲート絶縁膜を介して第１電界効果トランジスタの第１ゲート電極を形成する工程と、前記シリコン層の表面に前記第１ゲート電極を被覆する第１絶縁膜を形成し、さらに該第１絶縁膜上に支持基板を形成する工程と、前記基板と前記絶縁層を除去して前記シリコン層の裏面を露出させる工程と、前記シリコン層に前記記憶素子部と論理素子部を分離する素子分離領域を形成する工程と、前記シリコン層の前記記憶素子部となる裏面で前記第１ゲート電極に対向する位置に第２ゲート絶縁膜を介して第２電界効果トランジスタの第２ゲート電極を形成し、かつ前記シリコン層の前記論理素子部となる裏面に第３ゲート絶縁膜を介して第３電界効果トランジスタの第３ゲート電極を形成する工程と、前記第１ゲート電極および前記第２ゲート電極の両側の前記シリコン層に前記第１電界効果トランジスタと前記第２電界効果トランジスタの共通のソース・ドレイン領域となる第１ソース・ドレイン領域を形成し、前記第３ゲート電極の両側の前記シリコン層に前記第３電界効果トランジスタの第３ソース・ドレイン領域を形成する工程と、前記素子分離領域に前記第１ゲート電極と前記第２ゲート電極とを接続するコンタクト部を形成する工程と、前記シリコン層の裏面に、前記第２ゲート電極および前記第３ゲート電極を被覆する第２絶縁膜を形成する工程を有し、前記第１電界効果トランジスタと前記第２電界効果トランジスタを完全空乏型の電界効果トランジスタに形成する。
【００１７】
本発明の半導体装置の製造方法（第２製造方法）は、基板と絶縁層とシリコン層が積層されたＳＯＩ基板の該シリコン層に記憶素子部と論理素子部を分離する素子分離領域を形成する工程と、前記シリコン層の前記記憶素子部となる表面に第２ゲート絶縁膜を介して第２電界効果トランジスタの第２ゲート電極と、前記シリコン層の前記論理素子部となる表面に第３電界効果トランジスタの第３ゲート電極を形成する工程と、前記第２ゲート電極の両側の前記シリコン層に前記第２電界効果トランジスタの第２ソース・ドレイン領域を形成し、前記第３ゲート電極の両側の前記シリコン層に前記第３電界効果トランジスタの第３ソース・ドレイン領域を形成する工程と、前記シリコン層の表面に前記第２ゲート電極と前記第３ゲート電極を被覆する第２絶縁膜を形成し、さらに該第２絶縁膜上に支持基板を形成する工程と、前記基板と前記絶縁層を除去して前記シリコン層の裏面を露出させる工程と、前記シリコン層の前記記憶素子部となる裏面で前記第２ゲート電極に対向する位置に、第１ゲート絶縁膜を介して第１電界効果トランジスタの第１ゲート電極を形成する工程と、前記素子分離領域に前記第１ゲート電極と前記第２ゲート電極とを接続するコンタクト部を形成する工程と、前記シリコン層の裏面側に、前記第１ゲート電極を被覆する第１絶縁膜を形成する工程を有し、前記第１電界効果トランジスタと前記第２電界効果トランジスタを完全空乏型の電界効果トランジスタに形成する。
【００１８】
本発明の半導体装置の第１、第２製造方法では、シリコン層の両面に第１、第２絶縁膜が形成されるので、実質的にシリコン層はＳＯＩ構造に形成される。そのシリコン層に形成される第１、第２電界効果トランジスタは、完全空乏型の電界効果トランジスタとして形成されるので、動作時にシリコン層に空乏化しない領域を残さない。つまりチャネル領域となるシリコン層が完全に空乏化する。よって、メモリーセルトランジスタのリークを抑制しながら、チャネル濃度を薄くすることができ、しきい値電圧のばらつきであるσＶthが大幅に低減される。また、論理素子部に形成された第３電界効果トランジスタは、部分空乏型のシングルゲートの電界効果トランジスタとすることができ、低電圧動作で低負荷容量の電界効果トランジスタとなっている。
【発明の効果】
【００１９】
本発明の半導体装置は、記憶素子部の電界効果トランジスタのσＶthが大幅に低減でき、論理素子部の電界効果トランジスタが低電圧動作で低負荷容量の電界効果トランジスタとなっているので、低消費電力で高速動作が可能となる。
【００２０】
本発明の半導体装置の第１、第２製造方法は、記憶素子部の電界効果トランジスタのσＶthが大幅に低減でき、論理素子部の電界効果トランジスタが低電圧動作で低負荷容量の電界効果トランジスタとなるので、低消費電力で高速動作が可能となる。
【発明を実施するための最良の形態】
【００２１】
＜１．第１の実施の形態＞
［半導体装置の構成の第１例］
本発明の第１実施の形態に係る半導体装置の構成の第１例を、図１の概略構成断面図によって説明する。図１では、一例として、論理素子部の論理素子回路のトランジスタと、記憶素子部としてＳＲＡＭセルのＮチャネルトランジスタを示している。
【００２２】
図１に示すように、半導体層１１を備え、この半導体層１１には、記憶素子部１２と論理素子部１３を分離する素子分離領域１４が形成されている。
上記半導体層１１は、例えばシリコン層で形成されている。上記素子分離領域１４は、例えばＳＴＩ（Shallow Trench Isolation）構造であり、上記半導体層１１に形成された素子分離溝に酸化シリコンを埋め込んで形成されている。
【００２３】
上記半導体層１１の上記記憶素子部１３には、上記半導体層１１の第１面Ｓ１（表面）側に第１ゲート電極２３を有する第１電界効果トランジスタ２１が形成されている。
また上記半導体層１１の上記記憶素子部１２には、上記第１面Ｓ１とは反対の第２面Ｓ２（裏面）側に第２ゲート電極３３を有する第２電界効果トランジスタ３１が形成されている。この第２電界効果トランジスタ３１は上記第１電界効果トランジスタ２１の第１ソース・ドレイン領域２４、２５と共通のソース・ドレイン領域を有する。また、第１ゲート電極２３と第２ゲート電極３３は、第１ゲート絶縁膜２２、半導体層１１、第２ゲート絶縁膜３２を挟んで対向する位置に形成されている。
また、上記第１電界効果トランジスタ２１および上記第２電界効果トランジスタ３１は完全空乏型の電界効果トランジスタである。
さらに上記第１ゲート電極２３と上記第２ゲート電極３３は、図示はしていないが電気的に接続されている。
【００２４】
さらに、上記半導体層１１の上記論理素子部１３には、上記半導体層１１の第２面Ｓ２側に第３ゲート電極４３を有する第３電界効果トランジスタ４１が形成されている。
この第３電界効果トランジスタ４１は、部分空乏型の電界効果トランジスタである。
【００２５】
また、上記半導体層１１の第１面Ｓ１には上記第１電界効果トランジスタ２１を被覆する第１絶縁膜５１が形成されている。この第１絶縁膜５１は、例えば数百ｎｍの厚さもしくはそれよりも厚い厚さに形成され、その表面は平坦化されている。さらに、この第１絶縁膜５１上に支持基板１００が形成されている。
さらに、上記半導体層１１の第２面Ｓ２には上記第２電界効果トランジスタ３１と上記第３電界効果トランジスタ４１を被覆する第２絶縁膜６１が形成されている。
【００２６】
さらに、上記第１、第２、第３電界効果トランジスタ２１、３１、４１を詳しく説明する。
上記第１電界効果トランジスタ２１は、上記半導体層１１の上記第１面Ｓ１に第１ゲート絶縁膜２２を介して上記第１ゲート電極２３が形成され、この第１ゲート電極２３の両側の上記半導体層１１に第１ソース・ドレイン領域２４、２５が形成されたものである。
したがって、上記第１ソース・ドレイン領域２４、２５間の上記半導体層１１の部分が、上記第１電界効果トランジスタ２１のチャネル領域となる。
上記第１ゲート絶縁膜２２は、例えば、化学式ＨｆＯ2、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＳｉＯＮ等で表される、いわゆる高誘電率（Ｈｉｇｈ−ｋ）膜、もしくは熱酸化窒化膜と上記高誘電率膜の複合膜で形成されている。
上記第１ゲート電極２３は、例えば、窒化チタン、炭化タンタル、タングステンもしくはポリシリコンで形成されている。
【００２７】
上記第２電界効果トランジスタ３１は、上記半導体層１１の上記第２面Ｓ２に第２ゲート絶縁膜３２を介して上記第２ゲート電極３３が形成され、この第２ゲート電極３３の両側の上記半導体層１１に第２ソース・ドレイン領域３４、３５が形成されたものである。
したがって、上記第２ソース・ドレイン領域３４、３５間の上記半導体層１１の部分が、上記第１電界効果トランジスタ２１と共通の上記第２電界効果トランジスタ３１のチャネル領域となる。また、上記第２ソース・ドレイン領域３４、３５は、上記第１ソース・ドレイン領域２４、２５と共通の拡散層で形成されている。
上記第２ゲート絶縁膜３３は、例えば、化学式ＨｆＯ2、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＳｉＯＮ等で表される、いわゆる高誘電率（Ｈｉｇｈ−ｋ）膜、もしくは熱酸化窒化膜と上記高誘電率膜の複合膜で形成されている。
上記第２ゲート電極３３は、例えば、窒化チタン、炭化タンタル、タングステンもしくはポリシリコンで形成されている。
なお、第１ゲート電極２３のゲート長は、第２ソース・ドレイン領域３４、３５の第１面Ｓ１側の間隔に合わせて形成され、例えば第２ゲート電極３３のゲート長より長く形成されていてもよい。もちろん、第１ソース・ドレイン領域２４、２５（第２ソース・ドレイン領域３４、３５）の第１面Ｓ１側の間隔および第２面Ｓ２側の間隔が同じ場合には、第１ゲート電極２３と第２ゲート電極３３のゲート長は同じ長さに形成される。
【００２８】
上記第３電界効果トランジスタ４１は、上記半導体層１１の上記第２面Ｓ２に第３ゲート絶縁膜４２を介して上記第３ゲート電極４３が形成され、この第３ゲート電極４３の両側の上記半導体層１１に第３ソース・ドレイン領域４４、４５が形成されたものである。
したがって、上記第３ソース・ドレイン領域４４、４５間の上記半導体層１１の部分が、上記第３電界効果トランジスタ４１のチャネル領域となる。
上記第３ゲート絶縁膜４２は、例えば、化学式ＨｆＯ2、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＳｉＯＮ等で表される、いわゆる高誘電率（Ｈｉｇｈ−ｋ）膜、もしくは熱酸化窒化膜と上記高誘電率膜の複合膜で形成されている。
上記第３ゲート電極４３は、例えば、窒化チタン、炭化タンタル、タングステンもしくはポリシリコンで形成されている。
したがって、上記半導体層１１の第１面Ｓ１側には、論理素子部１３の電界効果トランジスタは存在しない。
【００２９】
さらに、上記第２絶縁膜６１には、上記第２ソース・ドレイン領域３４、３５に接続するコンタクト部６２、６３、上記第３ソース・ドレイン領域４４、４５に接続するコンタクト部６４、６５が形成されている。さらに上記コンタクト部６２〜６５には、それぞれに接続する配線６６〜６９が形成されている。
以下、図示はしていないが、第Ｎ層（Ｎ≧２）の配線と、第Ｎ層の配線と第Ｎ−１層の配線を接続する第Ｎ−１のコンタクト部が形成される。すなわち、上記配線は多層配線で形成されている。
上記コンタクト部６２〜６５は、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成されている。
【００３０】
次に、上記第１ゲート電極２３と上記第２ゲート電極３３の電気的に接続されている構成の一例を説明する。
図示はしていないが、上記第１ゲート電極２３と上記第２ゲート電極３３は、上記半導体層１１に形成された素子分離領域１４側に引き出されて形成されている。例えば、図２の断面図に示すように、この素子分離領域１４に引き出された上記第１ゲート電極２３、第２ゲート電極３３は、素子分離領域１４に形成されたコンタクトホール１５を埋め込んで形成されたコンタクト部１６によって接続されている。すなわち、上記第１ゲート電極２３の下面側と上記第２ゲート電極３３の一側面および下面側が上記コンタクト部１６によって接続されている。
上記コンタクト部１６は、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成されている。
【００３１】
上記半導体装置１では、上記第１電界効果トランジスタ２１の第１ゲート電極２３と上記第２電界効果トランジスタ３１の第２ゲート電極３３とが電気的に接続されていることから、上記第１ゲート電極２３と上記第２ゲート電極３３とに同電位が与えられる。このため、上記第１電界効果トランジスタ２１と上記第２電界効果トランジスタ３１の共通のチャネル部分の電位を安定させることができ、目的の性能を実現することができる。
【００３２】
なお、図面には、上記第１電界効果トランジスタ２１と上記第２電界効果トランジスタ３１が示されているが、上記記憶素子部１２は複数の電界効果トランジスタで構成されている。その一部が上記第１電界効果トランジスタ２１と上記第２電界効果トランジスタ３１である。
【００３３】
上記半導体装置１では、第１絶縁膜５１と第２絶縁膜６１との間に半導体層１１が形成され、実質的に半導体層１１はＳＯＩ構造となっている。その半導体層１１に形成される第１電界効果トランジスタ２１および第２電界効果トランジスタ３１は、完全空乏型の電界効果トランジスタであり、動作時に半導体層に空乏化しない領域を残さない。つまりチャネル領域となる半導体層１１が完全に空乏化する。
よって、メモリーセルトランジスタのリークを抑制しながら、チャネル濃度を薄くすることができ、しきい値電圧のばらつきであるσＶthが大幅に低減される。
また、論理素子部１３に形成された第３電界効果トランジスタ４１は、部分空乏型のシングルゲートの電界効果トランジスタとすることができ、低電圧動作で低負荷容量の電界効果トランジスタとなっている。
よって、記憶素子部１２の第１、第２電界効果トランジスタ２１、３１のσＶthが大幅に低減でき、論理素子部１３の第３電界効果トランジスタ４３が低電圧動作で低負荷容量の電界効果トランジスタとなっているので、低消費電力で高速動作が可能となる。
【００３４】
上記半導体装置１は、例えば図３の回路図および図４のレイアウト図に示すようなＳＲＡＭに適用できる。
半導体層１１の上面側に形成された第１電界効果トランジスタ２１の第１ゲート電極２３と上記半導体層１１の下面側に形成された第２電界効果トランジスタ３１の第２ゲート電極３３は、平面レイアウト上、いずれか一方が他方の内側に配置されている。図面では、一例として、平面レイアウト上、第２ゲート電極３３が第１ゲート電極２３の内側に配置されている。その際、第２ゲート電極３３と第１ゲート電極２３との合わせずれを考慮しても、平面レイアウト上、第２ゲート電極３３が第１ゲート電極２３の内側に配置されている。
【００３５】
そして、図５の前記図４中のＡ−Ａ’線断面図に示すように、上記第１ゲート電極２３と上記第２ゲート電極３３は、上記半導体層１１に形成された素子分離領域１４を貫通して形成されたコンタクト部１６によって電気的に接続されている。
【００３６】
＜２．第２の実施の形態＞
［半導体装置の構成の第２例］
本発明の第２実施の形態に係る半導体装置の構成の第２例を、図６の概略構成断面図によって説明する。図６では、一例として、論理素子部の論理素子回路のトランジスタと、記憶素子部としてＳＲＡＭセルのＮチャネルトランジスタを示している。
【００３７】
図６に示すように、半導体層１１を備え、この半導体層１１には、記憶素子部１２と論理素子部１３を分離する素子分離領域１４が形成されている。
上記半導体層１１は、例えばシリコン層で形成されている。上記素子分離領域１４は、例えばＳＴＩ（Shallow Trench Isolation）構造であり、上記半導体層１１に形成された素子分離溝に酸化シリコンを埋め込んで形成されている。
【００３８】
上記半導体層１１の上記記憶素子部１３には、上記半導体層１１の第１面Ｓ１（裏面）側に第１ゲート電極２３を有する第１電界効果トランジスタ２１が形成されている。
上記第１電界効果トランジスタ２１は、上記半導体層１１の上記第１面Ｓ１に第１ゲート絶縁膜２２を介して上記第１ゲート電極２３が形成され、この第１ゲート電極２３の両側の上記半導体層１１に第１ソース・ドレイン領域２４、２５が形成されたものである。
したがって、上記第１ソース・ドレイン領域２４、２５間の上記半導体層１１の部分が、上記第１電界効果トランジスタ２１のチャネル領域となる。
上記第１ゲート絶縁膜２２、上記第１ゲート電極２３は、前記第１実施の形態で説明したのと同様な材料で形成されている。
【００３９】
また、上記半導体層１１の上記記憶素子部１２には、上記第１面Ｓ１とは反対の第２面Ｓ２（表面）側に第２ゲート電極３３を有する第２電界効果トランジスタ３１が形成されている。
上記第２電界効果トランジスタ３１は、上記半導体層１１の上記第２面Ｓ２に第２ゲート絶縁膜３２を介して上記第２ゲート電極３３が形成され、この第２ゲート電極３３の両側の上記半導体層１１に第２ソース・ドレイン領域３４、３５が形成されたものである。
したがって、上記第２ソース・ドレイン領域３４、３５間の上記半導体層１１の部分が、上記第１電界効果トランジスタ２１と共通の上記第２電界効果トランジスタ３１のチャネル領域となっている。また、上記第２ソース・ドレイン領域３４、３５は、上記第１ソース・ドレイン領域２４、２５と共通の拡散層で形成されている。また、第１ゲート電極２３と第２ゲート電極３３は、第１ゲート絶縁膜２２、半導体層１１、第２ゲート絶縁膜３２を挟んで対向する位置に形成されている。
上記第２ゲート絶縁膜３３、上記第２ゲート電極３３は、前記第１実施の形態で説明したのと同様な材料で形成されている。
なお、第２ゲート電極３３のゲート長は、第１ソース・ドレイン領域２４、２５の第２面Ｓ２側の間隔に合わせて形成され、例えば第１ゲート電極２３のゲート長より長く形成されていてもよい。もちろん、第１ソース・ドレイン領域２４、２５（第２ソース・ドレイン領域３４、３５）の第１面Ｓ１側の間隔および第２面Ｓ２側の間隔が同じ場合には、第１ゲート電極２３と第２ゲート電極３３のゲート長は同じ長さに形成される。
上記第１電界効果トランジスタ２１および上記第２電界効果トランジスタ３１は完全空乏型の電界効果トランジスタである。
さらに上記第１ゲート電極２３と上記第２ゲート電極３３は電気的に接続されている。
【００４０】
さらに、上記半導体層１１の上記論理素子部１３には、上記半導体層１１の第２面Ｓ２側に第３ゲート電極４３を有する第３電界効果トランジスタ４１が形成されている。
上記第３電界効果トランジスタ４１は、上記半導体層１１の上記第２面Ｓ２に第３ゲート絶縁膜４２を介して上記第３ゲート電極４３が形成され、この第３ゲート電極４３の両側の上記半導体層１１に第３ソース・ドレイン領域４４、４５が形成されたものである。
したがって、上記第３ソース・ドレイン領域４４、４５間の上記半導体層１１の部分が、上記第３電界効果トランジスタ４１のチャネル領域となる。
上記第３ゲート絶縁膜４２、上記第３ゲート電極４３は、前記第１実施の形態で説明したのと同様な材料で形成されている。
この第３電界効果トランジスタ４１は、部分空乏型の電界効果トランジスタである。
なお、上記半導体層１１の第１面Ｓ１側には、論理素子部１３の電界効果トランジスタは存在しない。
【００４１】
また、上記半導体層１１の第１面Ｓ１には上記第１電界効果トランジスタ２１を被覆する第１絶縁膜５１が形成されている。この第１絶縁膜５１は、例えば数百ｎｍの厚さもしくはそれよりも厚い厚さに形成され、その表面は平坦化されている。
さらに、上記半導体層１１の第２面Ｓ２には上記第２電界効果トランジスタ３１と上記第３電界効果トランジスタ４１を被覆する第２絶縁膜６１が形成されている。
また、この第２絶縁膜６１上に支持基板１００が形成されている。
【００４２】
さらに、上記第１絶縁膜５１には、上記第１ソース・ドレイン領域２４、２５に接続するコンタクト部５２、５３、上記第３ソース・ドレイン領域４４、４５に接続するコンタクト部５４、５５が形成されている。さらに上記コンタクト部５２〜５５には、それぞれに接続する配線５６〜５９が形成されている。
以下、図示はしていないが、第Ｎ層（Ｎ≧２）の配線と、第Ｎ層の配線と第Ｎ−１層の配線を接続する第Ｎ−１のコンタクト部が形成される。すなわち、上記配線は多層配線で形成されている。
上記コンタクト部５２〜５５は、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成されている。
【００４３】
また、図示はしていないが、上記第１ゲート電極２３と上記第２ゲート電極３３とは電気的に接続されている。その構成の一例は、前記図２の断面図において、１８０度反転させたのと同様の構成となる。
【００４４】
上記半導体装置２では、上記第１電界効果トランジスタ２１の第１ゲート電極２３と上記第２電界効果トランジスタ３１の第２ゲート電極３３とが電気的に接続されていることから、上記第１ゲート電極２３と上記第２ゲート電極３３とに同電位が与えられる。このため、上記第１電界効果トランジスタ２１と上記第２電界効果トランジスタ３１の共通のチャネル部分の電位を安定させることができ、目的の性能を実現することができる。
【００４５】
なお、図面には、上記第１電界効果トランジスタ２１と上記第２電界効果トランジスタ３１が示されているが、上記記憶素子部１２は複数の電界効果トランジスタで構成されている。その一部が上記第１電界効果トランジスタ２１と上記第２電界効果トランジスタ３１である。
【００４６】
上記半導体装置１では、第１絶縁膜５１と第２絶縁膜６１との間に半導体層１１が形成され、実質的に半導体層１１はＳＯＩ構造となっている。その半導体層１１に形成される第１電界効果トランジスタ２１および第２電界効果トランジスタ３１は、完全空乏型の電界効果トランジスタであり、動作時に半導体層に空乏化しない領域を残さない。つまりチャネル領域となる半導体層１１が完全に空乏化する。
よって、メモリーセルトランジスタのリークを抑制しながら、チャネル濃度を薄くすることができ、しきい値電圧のばらつきであるσＶtが大幅に低減される。
また、論理素子部１３に形成された第３電界効果トランジスタ４１は、部分空乏型のシングルゲートの電界効果トランジスタとすることができ、低電圧動作で低負荷容量の電界効果トランジスタとなっている。
よって、記憶素子部１２の第１、第２電界効果トランジスタ２１、３１のσＶthが大幅に低減でき、論理素子部１３の第３電界効果トランジスタ４３が低電圧動作で低負荷容量の電界効果トランジスタとなっているので、低消費電力で高速動作が可能となる。
【００４７】
上記半導体装置２は、例えば前記図３の回路図および前記図４のレイアウト図に示したようなＳＲＡＭに適用できる。
半導体層１１の上面側に形成された第１電界効果トランジスタ２１の第１ゲート電極２３と上記半導体層１１の下面側に形成された第２電界効果トランジスタ３１の第２ゲート電極３３は、平面レイアウト上、いずれか一方が他方の内側に配置されている。図面では、一例として、平面レイアウト上、第２ゲート電極３３が第１ゲート電極２３の内側に配置されている。その際、第２ゲート電極３３と第１ゲート電極２３との合わせずれを考慮しても、平面レイアウト上、第２ゲート電極３３が第１ゲート電極２３の内側に配置されている。
【００４８】
また、前記図５の前記図４中のＡ−Ａ’線断面図において、１８０度反転させたのと同様の構成となる。すなわち、上記第１ゲート電極２３と上記第２ゲート電極３３は、上記半導体層１１に形成された素子分離領域１４を貫通して形成されたコンタクト部１６によって電気的に接続されている。
【００４９】
＜３．第３の実施の形態＞
［半導体装置の構成の第３例］
本発明の第３実施の形態に係る半導体装置の構成の第３例を、図７の概略構成断面図によって説明する。図７では、一例として、論理素子部の論理素子回路のトランジスタと、記憶素子部としてＤＲＡＭセルのＮチャネルトランジスタを示している。
【００５０】
図７に示すように、半導体装置３は、前記図６によって説明した半導体装置２の構成において、第２ソース・ドレイン領域３４、３５にコンタクト部８５を介して接続されたＤＲＡＭのキャパシタ８１を、半導体層１１の第２面Ｓ２側上方に形成したものである。
【００５１】
すなわち、半導体層１１を備え、この半導体層１１には、記憶素子部１２と論理素子部１３を分離する素子分離領域１４が形成されている。
【００５２】
上記半導体層１１の上記記憶素子部１３には、上記半導体層１１の第１面Ｓ１（裏面）側に第１ゲート電極２３を有する第１電界効果トランジスタ２１が形成されている。
上記第１電界効果トランジスタ２１は、上記半導体層１１の上記第１面Ｓ１に第１ゲート絶縁膜２２を介して上記第１ゲート電極２３が形成され、この第１ゲート電極２３の両側の上記半導体層１１に第１ソース・ドレイン領域２４、２５が形成されたものである。
【００５３】
また上記半導体層１１の上記記憶素子部１２には、上記第１面Ｓ１とは反対の第２面Ｓ２（表面）側に第２ゲート電極３３を有する第２電界効果トランジスタ３１が形成されている。
上記第２電界効果トランジスタ３１は、上記半導体層１１の上記第２面Ｓ２に第２ゲート絶縁膜３２を介して上記第２ゲート電極３３が形成され、この第２ゲート電極３３の両側の上記半導体層１１に第２ソース・ドレイン領域３４、３５が形成されたものである。
この第２ソース・ドレイン領域３４、３５は、上記第１ソース・ドレイン領域２４、２５と共通の拡散層で形成されている。また、第１ゲート電極２３と第２ゲート電極３３は、第１ゲート絶縁膜２２、半導体層１１、第２ゲート絶縁膜３２を挟んで対向する位置に形成されている。
また、上記第１ゲート電極２３と上記第２ゲート電極３３は、図示はしていないが、電気的に接続されている。
【００５４】
さらに、上記半導体層１１の上記論理素子部１３には、上記半導体層１１の第２面Ｓ２側に第３ゲート電極４３を有する第３電界効果トランジスタ４１が形成されている。
上記第３電界効果トランジスタ４１は、上記半導体層１１の上記第２面Ｓ２に第３ゲート絶縁膜４２を介して上記第３ゲート電極４３が形成され、この第３ゲート電極４３の両側の上記半導体層１１に第３ソース・ドレイン領域４４、４５が形成されたものである。
この第３電界効果トランジスタ４１は、部分空乏型の電界効果トランジスタである。
【００５５】
また、上記半導体層１１の第１面Ｓ１には上記第１電界効果トランジスタ２１を被覆する第１絶縁膜５１が形成されている。
さらに、上記半導体層１１の第２面Ｓ２には上記第２電界効果トランジスタ３１と上記第３電界効果トランジスタ４１を被覆する第２絶縁膜６１が形成されている。
【００５６】
さらに、上記第１絶縁膜５１には、上記第２ソース・ドレイン領域３４、３５に接続するコンタクト部５２、５３、上記第３ソース・ドレイン領域４４、４５に接続するコンタクト部５４、５５、および上記コンタクト部５２〜５５にそれぞれに接続する配線５６〜５９が形成されている。
【００５７】
上記第２絶縁膜６１上にＤＲＡＭのキャパシタ８１が形成されている。このキャパシタ８１は、第１電極８２と、第１電極８２表面にキャパシタ絶縁膜８３を介して形成された第２電極８４とからなる。
そして、例えば上記第２ソース・ドレイン領域２５と上記第１電極８２とが上記第２絶縁膜６１を貫通して形成されたコンタクト部８５によって電気的に接続されている。
さらに、上記第２絶縁膜６１上には上記キャパシタ８１を被覆する第３絶縁膜９１が形成され、この第３絶縁膜９１上に支持基板１００が形成されている。
【００５８】
上記説明では、ＤＲＡＭの記憶素子としてキャパシタ８１を採用したが、例えばＴＭＲ素子、ＧＭＲ素子等の磁気抵抗効果素子、磁気スピンバブル記憶素子等の磁気記憶素子を用いることもできる。
【００５９】
上記半導体装置３では、前記第２実施の形態で説明した半導体装置２と同様な作用効果を得ることができる。
【００６０】
＜４．第４の実施の形態＞
［半導体装置の製造方法の第１例］
本発明の第４実施の形態に係る半導体装置の製造方法の第１例を、図８〜図１０の製造工程断面図によって説明する。図８〜図１０では、一例として、論理素子部の論理素子回路のトランジスタと、記憶素子部としてＳＲＡＭセルのＮチャネルトランジスタを製造する工程を示している。
【００６１】
図８に示すように、基板１１１と絶縁層１１２とシリコン層１１３（前記第１実施の形態の半導体層１１に相当。）が積層されたＳＯＩ基板１１０を用意する。
そして上記シリコン層１１の記憶素子部１２となる表面（第１面Ｓ１）に第１ゲート絶縁膜２２を介して第１電界効果トランジスタの第１ゲート電極２３を形成する。
上記基板１１１には導電性を有する半導体基板を用いる。また上記絶縁層１１２は、埋め込み酸化シリコン層（いわゆるＢＯＸ（Buried Oxide）層）で形成されている。
上記第１ゲート絶縁膜２２には、例えば、熱酸化、プラズマ酸化、プラズマ窒化法で形成された熱酸化窒化膜を用いることができる。または、有機金属化学気相成長法（ＭＯＣＶＤ法）、原子層蒸着法（ＡＬＤ法）等で形成された、化学式ＨｆＯ2、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＳｉＯＮ等で表される、いわゆる高誘電率（Ｈｉｇｈ−ｋ）膜で形成される。または、上記熱酸化窒化膜と上記高誘電率膜の複合膜で形成される。
また、上記第１ゲート電極２３は、例えば窒化チタン、炭化タンタル、タングステンもしくはポリシリコンで形成される。その形成方法は、例えば、レジストマスクを用いたエッチングによる。
上記表面（第１面Ｓ１）側には、記憶素子部１２の第１電界効果トランジスタ２１が設けられるが、論理素子部１３（ロジック部）の電界効果トランジスタは存在しない。
【００６２】
次いで、上記シリコン層１１３の表面に上記第１ゲート電極２３を被覆する第１絶縁膜５１を形成し、さらに上記第１絶縁膜５１上に支持基板１００を形成する。
上記第１絶縁膜５１は、例えば酸化シリコン膜で形成され、例えば数百ｎｍ以上の膜厚に形成される。そして、その表面は、例えば化学的機械研磨（ＣＭＰ）によって平坦化される。もしくは、有機絶縁膜で形成することもできる。
上記支持基板１００は、半導体基板を用いても、樹脂基板を用いてもよい。
【００６３】
次いで、上記基板１１１と上記絶縁層１１２を除去して上記シリコン層１１３の裏面（第２面Ｓ２）を露出させる。このとき、シリコン層１１３の裏面側全面が露出される。
なお、図面では、上記基板１１１と上記絶縁層１１２を除去する直前の状態を示した。
【００６４】
次に、図９に示すように、上記シリコン層１１３に上記記憶素子部１２と論理素子部１３を分離する素子分離領域１４を形成する。この素子分離領域１４は、例えばＳＴＩ（Shallow Trench Isolation）構造に形成される。すなわち、上記シリコン層１１３に素子分離溝を形成した後、この素子分離溝に例えば酸化シリコンを埋め込んで形成される。
【００６５】
次いで、上記シリコン層１１３の上記記憶素子部１２となる裏面（第２面Ｓ２）で上記第１ゲート電極２３に対向する位置に第２ゲート絶縁膜３２を介して第２電界効果トランジスタの第２ゲート電極３３を形成する。同時に、上記シリコン層１１３の上記論理素子部１３となる裏面（第２面Ｓ２）に第３ゲート絶縁膜４２を介して第３電界効果トランジスタの第３ゲート電極４３を形成する。
上記第２ゲート絶縁膜３２および第３ゲート絶縁膜４２は、前記第１ゲート絶縁膜２２と同様な材料で、同様な方法で形成される。また上記第２ゲート電極３３および第３ゲート電極４３は、前記第１ゲート電極２３と同様な材料で、同様な方法で形成される。
【００６６】
次に、図１０に示すように、上記第２ゲート電極３３の両側の上記シリコン層１１３に上記第２電界効果トランジスタ３１の第２ソース・ドレイン領域３４、３５を形成する。この第２ソース・ドレイン領域３４、３５は、上記第１電界効果トランジスタ２１の第１ソース・ドレイン領域２４、２５と共通のソース・ドレイン領域となる。同時に、上記第３ゲート電極４３の両側の上記シリコン層１１３に上記第３電界効果トランジスタ４１の第３ソース・ドレイン領域４４、４５を形成する。
【００６７】
上記第２ソース・ドレイン領域３４、３５は、上記第２ゲート電極３３と上記素子分離領域１４をマスクにしたイオン注入法によって上記シリコン層１１３に形成される。同様に、上記第３ソース・ドレイン領域４４、４５は、上記第３ゲート電極４３と上記素子分離領域１４をマスクにしたイオン注入法によって上記シリコン層１１３に形成される。
なお、上記第２ソース・ドレイン領域３４、３５と上記第３ソース・ドレイン領域４４、４５を同一仕様で形成する場合には同時に形成できるが、異なる仕様で形成する場合には、レジストマスクを用いて、作り分けを行う。すなわち、仕様の異なる一方側にレジストマスクを形成し、例えばイオン注入によって他方側にソース・ドレイン領域を形成する。
次いで、上記レジストマスクを除去した後、仕様の異なる他方側にレジストマスクを形成し、例えばイオン注入によって他方側にソース・ドレイン領域を形成する。
【００６８】
また、上記記憶素子部１２の同一面側に複数の電界効果トランジスタが形成される場合で、例えばｎチャネル電界効果トランジスタとｐチャネル電界効果トランジスタが形成される場合にも、レジストマスクを用いて、作り分けを行う。すなわち、ｐチャネル電界効果トランジスタ側にレジストマスクを形成し、例えばイオン注入によってｎチャネル電界効果トランジスタ側のソース・ドレイン領域を形成する。
次いで、上記レジストマスクを除去した後、ｎチャネル電界効果トランジスタ側にレジストマスクを形成し、例えばイオン注入によってｐチャネル電界効果トランジスタ側のソース・ドレイン領域を形成する。もちろん、ｐチャネル電界効果トランジスタ側を先に形成し、ｎチャネル電界効果トランジスタ側を後に形成してもよい。
【００６９】
また、上記論理素子部１３の同一面側に複数の電界効果トランジスタが形成される場合で、例えばｎチャネル電界効果トランジスタとｐチャネル電界効果トランジスタが形成される場合にも、レジストマスクを用いて、作り分けを行う。
【００７０】
さらに、図示はしないが、上記素子分離領域１４に上記第１ゲート電極２３と上記第２ゲート電極３３とを接続する、例えば前記図２において１８０度反転させたのと同様なコンタクト部１６を形成する。したがって、上記第１ゲート電極２３と上記第２ゲート電極３３とは、同一方向の上記素子分離領域１４側に引き出した状態に形成しておく。上記コンタクト部１６は、例えば、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成される。
【００７１】
次いで、上記シリコン層１１３の裏面（第２面Ｓ２）に、上記第２ゲート電極３３および上記第３ゲート電極４３を被覆する第２絶縁膜６１を形成する。この第２絶縁膜６１は、例えば酸化シリコン膜で形成される。もしくは、有機絶縁膜で形成することもできる。
【００７２】
さらに、通常の配線形成技術によって、上記第２絶縁膜６１に、上記第２ソース・ドレイン領域３４、３５に接続するコンタクト部６２、６３、上記第３ソース・ドレイン領域４４、４５に接続するコンタクト部６４、６５を形成する。さらに上記コンタクト部６２〜６５に接続する配線６６〜６９を形成する。
以下、図示はしていないが、第Ｎ層（Ｎ≧２）の配線と、第Ｎ層の配線と第Ｎ−１層の配線を接続する第Ｎ−１のコンタクト部を形成する。すなわち、多層配線を形成する。
上記コンタクト部６２〜６５は、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成される。
【００７３】
このようにして、上記第１電界効果トランジスタ２１と上記第２電界効果トランジスタ３１は完全空乏型の電界効果トランジスタに形成され、上記第３電界効果トランジスタ４１は部分空乏型の電界効果トランジスタに形成される。
【００７４】
上記半導体装置１の製造方法では、シリコン層１１３の両面に第１絶縁膜５１と第２絶縁膜６１が形成されるので、実質的にシリコン層１１３はＳＯＩ構造となっている。そのシリコン層１１３に形成される第１電界効果トランジスタ２１および第２電界効果トランジスタ３１は、完全空乏型の電界効果トランジスタとして形成されるので、動作時にシリコン層に空乏化しない領域を残さない。つまりチャネル領域となるシリコン層が完全に空乏化する。
よって、メモリーセルトランジスタのリークを抑制しながら、チャネル濃度を薄くすることができ、しきい値電圧のばらつきであるσＶthが大幅に低減される。
また、論理素子部１３に形成された第３電界効果トランジスタ４１は、部分空乏型のシングルゲートの電界効果トランジスタとすることができ、低電圧動作で低負荷容量の電界効果トランジスタとなっている。
よって、記憶素子部１２の第１、第２電界効果トランジスタ２１、３１のσＶthが大幅に低減でき、論理素子部１３の第３電界効果トランジスタ４１が低電圧動作で低負荷容量の電界効果トランジスタとなるので、低消費電力で高速動作が可能となる。
【００７５】
＜５．第５の実施の形態＞
［半導体装置の製造方法の第２例］
本発明の第５実施の形態に係る半導体装置の製造方法の第２例を、図１１〜図１２の製造工程断面図によって説明する。
【００７６】
図１１に示すように、基板１１１と絶縁層１１２とシリコン層１１３（前記第１実施の形態の半導体層１１に相当。）が積層されたＳＯＩ基板１１０を用意する。
次いで、上記シリコン層１１３に上記記憶素子部１２と論理素子部１３を分離する素子分離領域１４を形成する。上記素子分離領域１４は、前記製造方法の第１例と同様に、例えばＳＴＩ構造に形成される。
【００７７】
次いで、上記シリコン層１１３の上記記憶素子部１２となる表面（第２面Ｓ２）に第２ゲート絶縁膜３２を介して第２ゲート電極３３を形成する。同時に、上記シリコン層１１３の上記論理素子部１３となる表面（第２面Ｓ２）に第３ゲート絶縁膜４２を介して第３ゲート電極４３を形成する。
上記第２ゲート絶縁膜３２および第３ゲート絶縁膜４２は、前記第１ゲート絶縁膜２２と同様な材料で、同様な方法で形成される。上記第２ゲート電極３３および第３ゲート電極４３は、前記第１ゲート電極２３と同様な材料で、同様な方法で形成される。
【００７８】
次に、上記第２ゲート電極３３の両側の上記シリコン層１１３に上記第２電界効果トランジスタの第２ソース・ドレイン領域３４、３５を形成する。この第２ソース・ドレイン領域３４、３５は、後に形成される第１電界効果トランジスタの第１ソース・ドレイン領域と共通のソース・ドレイン領域となる。同時に、上記第３ゲート電極４３の両側の上記シリコン層１１３に上記第３電界効果トランジスタ４１の第３ソース・ドレイン領域４４、４５を形成する。
上記各ソース・ドレイン領域の形成方法は、前記製造方法の第１例と同様である。
【００７９】
次いで、上記シリコン層１１３の表面（第２面Ｓ２）に、上記第２ゲート電極３３および上記第３ゲート電極４３を被覆する第２絶縁膜６１を形成し、その表面を平坦化する。この第２絶縁膜６１は、例えば酸化シリコン膜で形成され、例えば数百ｎｍ以上の膜厚に形成される。もしくは、有機絶縁膜で形成することもできる。上記平坦化は、例えば化学的機械研磨により行う。
さらに上記第１絶縁膜５１上に支持基板１００を形成する。上記支持基板１００は、半導体基板を用いても、樹脂基板を用いてもよい。
【００８０】
その後、上記基板１１１と上記絶縁層１１２を除去して上記シリコン層１１３の裏面（第２面Ｓ２）を露出させる。このとき、シリコン層１１３の裏面側全面が露出される。
なお、図面では、上記基板１１１と上記絶縁層１１２を除去する直前の状態を示した。
【００８１】
次に、図１２に示すように、上記シリコン層１１３の記憶素子部１２となる裏面（第１面Ｓ１）で上記第２ゲート電極３３に対向する位置に、第１ゲート絶縁膜２２を介して第１電界効果トランジスタ２１の第１ゲート電極２３を形成する。この形成方法は、前記製造方法の第１例と同様である。
【００８２】
さらに、図示はしないが、上記素子分離領域１４に上記第１ゲート電極２３と上記第２ゲート電極３３とを接続するコンタクト部を形成する。したがって、上記第１ゲート電極２３と上記第２ゲート電極３３とは、同一方向の上記素子分離領域１４側に引き出した状態に形成しておく。
【００８３】
次いで、上記シリコン層１１３の裏面（第１面Ｓ１）に上記第１ゲート電極２３を被覆する第１絶縁膜５１を形成する。上記第１絶縁膜５１は、例えば酸化シリコン膜で形成される。もしくは、有機絶縁膜で形成することもできる。
【００８４】
さらに、通常の配線形成技術によって、上記第１絶縁膜５１に、上記第１ソース・ドレイン領域２４、２５に接続するコンタクト部５２、５３、上記第３ソース・ドレイン領域４４、４５に接続するコンタクト部５４、５５を形成する。さらに上記コンタクト部５２〜５５に接続する配線５６〜５９を形成する。
以下、図示はしていないが、第Ｎ層（Ｎ≧２）の配線と、第Ｎ層の配線と第Ｎ−１層の配線を接続する第Ｎ−１のコンタクト部を形成する。すなわち、多層配線を形成する。
上記コンタクト部５２〜５５は、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成される。
【００８５】
このようにして、上記第１電界効果トランジスタ２１と上記第２電界効果トランジスタ３１は完全空乏型の電界効果トランジスタに形成され、上記第３電界効果トランジスタ４１は部分空乏型の電界効果トランジスタに形成される。
【００８６】
上記半導体装置２の製造方法では、前記半導体装置１の製造方法と同様なる作用効果を奏する。
【００８７】
＜６．第６の実施の形態＞
［半導体装置の製造方法の第３例］
本発明の第６実施の形態に係る半導体装置の製造方法の第３例を、図１３〜図１５の製造工程断面図によって説明する。
【００８８】
図１３に示すように、基板１１１と絶縁層１１２とシリコン層１１３（前記第１実施の形態の半導体層１１に相当。）が積層されたＳＯＩ基板１１０を用意する。
次いで、上記シリコン層１１３に上記記憶素子部１２と論理素子部１３を分離する素子分離領域１４を形成する。上記素子分離領域１４は、前記製造方法の第１例と同様に、例えばＳＴＩ構造に形成される。
【００８９】
次いで、上記シリコン層１１３の上記記憶素子部１２となる表面（第２面Ｓ２）に第２ゲート絶縁膜３２を介して第２電界効果トランジスタ３１の第２ゲート電極３３を形成する。同時に、上記シリコン層１１３の上記論理素子部１３となる表面（第２面Ｓ２）に第３ゲート絶縁膜４２を介して第３電界効果トランジスタ４１の第３ゲート電極４３を形成する。
上記第２ゲート絶縁膜３２および第３ゲート絶縁膜４２は、前記第１ゲート絶縁膜２２と同様な材料で、同様な方法で形成される。また、上記第２ゲート電極３３および第３ゲート電極４３は、前記第１ゲート電極２３と同様な材料で、同様な方法で形成される。
【００９０】
次に、上記第２ゲート電極３３の両側の上記シリコン層１１３に上記第２電界効果トランジスタ３１の第２ソース・ドレイン領域３４、３５を形成する。この第２ソース・ドレイン領域３４、３５は、後に形成される第１電界効果トランジスタの第１ソース・ドレイン領域と共通のソース・ドレイン領域となる。同時に、上記第３ゲート電極４３の両側の上記シリコン層１１３に上記第３電界効果トランジスタ４１の第３ソース・ドレイン領域４４、４５を形成する。
上記各ソース・ドレイン領域の形成方法は、前記製造方法の第１例と同様である。
【００９１】
また、論理素子部１３に形成される第３電界効果トランジスタ４１の第３ソース・ドレイン領域４４、４５はＬＤＤ構造を有していてもよい。
この場合、予め、第３ゲート電極４３を形成するときに、第３ゲート電極４３上に絶縁膜４６を形成しておく。このとき、第２ゲート電極３３上にも、同様な絶縁膜４６が形成される。そして絶縁膜４６および第３ゲート電極４３をマスクにして、論理素子部１３のみを開口したレジスト膜（図示せず）をマスクにして、例えばイオン注入法によってＬＤＤ領域（図示せず）を形成する。その後、上記レジスト膜を除去する。
次に、第３ゲート電極４３の側壁にサイドウォール絶縁膜４７を形成する。このとき、第２ゲート電極３３の側壁にもサイドウォール絶縁膜４７が形成される。
その後、第２、第３ゲート電極３３、４３およびサイドウォール絶縁膜４７、４７をマスクにして、例えばイオン注入法によって、上記第３ソース・ドレイン領域４４、４５、第２ソース・ドレイン領域３４、３５を形成すればよい。
なお、図面では、記憶素子部１２の第２ゲート電極３３に隣接して形成される別の第２ゲート電極３３はその一部が、レイアウト上、素子分離領域１４上に形成されている。図面ではこの部分が示されている。
【００９２】
次に、図１４に示すように、上記シリコン層１１３の表面（第２面Ｓ２）に、上記第２ゲート電極３３および上記第３ゲート電極４３を被覆する第２絶縁膜６１を形成し、その表面を平坦化する。第２絶縁膜６１は、例えば酸化シリコン膜で形成される。もしくは、有機絶縁膜で形成することもできる。上記平坦化は、例えば化学的機械研磨により行う。
【００９３】
次に、上記第２絶縁膜６１に、上記第２ソース・ドレイン領域３５に達するコンタクトホール８６を形成する。
次いで、上記コンタクトホール８６を埋め込む用に上記第２絶縁膜６１上に導電膜を形成する。
その後、上記第２絶縁膜６１上の余剰な導電膜を除去し、上記コンタクトホール８６内に導電膜からなるコンタクト部（記憶ノードコンタクト）８５を形成する。上記導電膜は、例えば、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成される。
【００９４】
次に、上記第２絶縁膜６１上にＤＲＡＭのキャパシタ８１を形成する。
以下に上記キャパシタ８１の形成方法の一例を説明する。
【００９５】
まず、上記第２絶縁膜６１上に、第１絶縁膜６１とは異なる材質の絶縁膜を形成した後、キャパシタ８１が形成される領域に開口部（図示せず）を形成する。続いて、キャパシタ８１の第１電極になる導電膜（図示せず）を、上記開口部の内面を含む上記絶縁膜上に形成する。この導電膜は、例えば、窒化チタン、窒化タンタル等の導電性金属化合物、ルテニウム、タングステン等の金属で形成される。次いで、例えば化学的機械研磨によって、上記絶縁膜上に形成された上記導電膜を除去し、上記開口部内にのみ上記導電膜を残す。次に上記絶縁膜を除去することで、上記導電膜からなる円筒形状の第１電極（記憶ノード電極）８２が形成される。
【００９６】
次に、上記第１電極８２の表面を被覆するように、キャパシタ絶縁膜８３を形成する。このキャパシタ絶縁膜８３は、例えば、窒化シリコン、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）、酸化チタン（ＴｉＯ2）、チタン酸ストロンチウム（ＳｒＴｉＯ3）、チタン酸バリウムストロンチウム〔（Ｂａ，Ｓｒ）ＴｉＯ3〕等の高誘電体膜あるいはこれらの複合膜で形成されている。
さらに第２電極８４（プレート電極）を形成する。この第２電極８４は、例えば窒化チタン、窒化タンタル等の導電性金属化合物、タングステン、ルテニウム等の金属で形成される。
次いで、レジストマスク（図示せず）を用いて上記第２電極８４、キャパシタ絶縁膜８３をエッチングによりパターニングする。これによって、第１電極８２と、第１電極８２の表面を被覆するキャパシタ絶縁膜８３と、キャパシタ絶縁膜８３の表面を被覆する第２電極８４からなるキャパシタ８１が完成する。
【００９７】
次に、上記キャパシタ８１を被覆する第３絶縁膜９１を形成する。この第３絶縁膜９１は、例えば酸化シリコン膜で形成され、数百ｎｍの膜厚に形成される。そして、第３絶縁膜９１の表面は、例えば化学的機械研磨によって平坦化されている。
さらに上記第３絶縁膜９１上に支持基板１００を形成する。上記支持基板１００は、半導体基板を用いても、樹脂基板を用いてもよい。例えば、上記第３絶縁膜９１表面に上記支持基板１００を接着する。
【００９８】
その後、上記基板１１１と上記絶縁層１１２を除去して上記シリコン層１１３の裏面（第２面Ｓ２）を露出させる。このとき、シリコン層１１３の裏面側全面が露出される。
なお、図面では、上記基板１１１と上記絶縁層１１２を除去する直前の状態を示した。
【００９９】
次に、図１５に示すように、上記シリコン層１１の記憶素子部１２となる裏面（第１面Ｓ１）で上記第２ゲート電極３３に対向する位置に、第１ゲート絶縁膜２２を介して第１電界効果トランジスタ２１の第１ゲート電極２３を形成する。この形成方法は、前記製造方法の第１例と同様である。
【０１００】
さらに、図示はしないが、上記素子分離領域１４に上記第１ゲート電極２３と上記第２ゲート電極３３とを接続するコンタクト部を形成する。したがって、上記第１ゲート電極２３と上記第２ゲート電極３３とは、同一方向の上記素子分離領域１４側に引き出した状態に形成しておく。
また、上記第１ゲート電極２３は、平面レイアウト上、上記第２ゲート電極３３が内部になるように形成される。
【０１０１】
次いで、上記シリコン層１１３の裏面（第１面Ｓ１）に上記第１ゲート電極２３を被覆する第１絶縁膜５１を形成する。上記第１絶縁膜５１は、例えば酸化シリコン膜で形成される。もしくは、有機絶縁膜で形成することもできる。
【０１０２】
さらに、通常の配線形成技術によって、上記第１絶縁膜５１に、前記図１３で説明した第２ソース・ドレイン領域３４、３５と共通の上記第１ソース・ドレイン領域２４、２５に接続するコンタクト部５２、５３、上記第３ソース・ドレイン領域４４、４５に接続するコンタクト部５４、５５を形成する。
さらに上記コンタクト部５２〜５５に接続する配線５６〜５９を形成する。
以下、図示はしていないが、第Ｎ層（Ｎ≧２）の配線と、第Ｎ層の配線と第Ｎ−１層の配線を接続する第Ｎ−１のコンタクト部を形成する。すなわち、多層配線を形成する。
また上記コンタクト部５２〜５５は、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成される。
【０１０３】
このようにして、上記第１電界効果トランジスタ２１と上記第２電界効果トランジスタ３１は完全空乏型の電界効果トランジスタに形成され、上記第３電界効果トランジスタ４１は部分空乏型の電界効果トランジスタに形成される。
上記半導体装置３は、記憶素子部１２がＤＲＡＭで構成されている。そして、上記第２電界効果トランジスタ３１がＤＲＡＭのアクセストランジスタとなる。
【０１０４】
上記説明では、ＤＲＡＭの記憶素子としてキャパシタ８１を採用したが、例えばＴＭＲ素子、ＧＭＲ素子等の磁気抵抗効果素子、磁気スピンバブル記憶素子等の磁気記憶素子を形成することもできる。
【０１０５】
上記半導体装置３の製造方法では、前記半導体装置１の製造方法と同様なる作用効果を奏する。
【図面の簡単な説明】
【０１０６】
【図１】本発明の第１実施の形態に係る半導体装置の第１例を示した概略構成断面図である。
【図２】第１、第２ゲート電極間のコンタクト部を示した概略構成断面図である。
【図３】本発明を適用したＳＲＡＭの一例を示した回路図である。
【図４】本発明を適用したＳＲＡＭの一例を示した平面レイアウト図である。
【図５】図４中のＡ−Ａ’線断面を示した断面図である。
【図６】本発明の第２実施の形態に係る半導体装置の第２例を示した概略構成断面図である。
【図７】本発明の第３実施の形態に係る半導体装置の第３例を示した概略構成断面図である。
【図８】本発明の第４実施の形態に係る半導体装置の製造方法の第１例を示した製造工程断面図である。
【図９】本発明の第４実施の形態に係る半導体装置の製造方法の第１例を示した製造工程断面図である。
【図１０】本発明の第４実施の形態に係る半導体装置の製造方法の第１例を示した製造工程断面図である。
【図１１】本発明の第５実施の形態に係る半導体装置の製造方法の第２例を示した製造工程断面図である。
【図１２】本発明の第５実施の形態に係る半導体装置の製造方法の第２例を示した製造工程断面図である。
【図１３】本発明の第６実施の形態に係る半導体装置の製造方法の第３例を示した製造工程断面図である。
【図１４】本発明の第６実施の形態に係る半導体装置の製造方法の第３例を示した製造工程断面図である。
【図１５】本発明の第６実施の形態に係る半導体装置の製造方法の第３例を示した製造工程断面図である。
【符号の説明】
【０１０７】
１…半導体装置、１１…半導体層、１２…記憶素子部、１３…論理素子部、１４…素子分離領域、２１…第１電界効果トランジスタ、２２…第１ゲート絶縁膜、２３…第１ゲート電極、２４，２５…第１ソース・ドレイン領域、３１…第２電界効果トランジスタ、３２…第２ゲート絶縁膜、３３…第２ゲート電極、３４，３５…第２ソース・ドレイン領域、４１…第３電界効果トランジスタ、４２…第３ゲート絶縁膜、４３…第３ゲート電極、４４，４５…第３ソース・ドレイン領域、５１…第１絶縁膜、６１…第２絶縁膜、１００…支持基板
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
ＣＰＵをはじめとするロジックデバイスには、主たるメモリーとしてロジックプロセスの整合性の良いＳＲＡＭが使われており、デバイスの低消費電力化を達成するために低電圧で動作するＳＲＡＭが要求されている。
また一方、論理回路部では低電圧動作に加えて低負荷容量であることがデバイスの低消費電力化を実現するために重要な要因となっている。
微細化されたＳＲＡＭの低電圧動作マージンを決める最も大きな要素は不純物ばらつき起因のしきい値電圧のばらつきである。
しきい値電圧のばらつき、σＶtは、下記（１）式（タウア・ニン著「最新ＶＬＳＩの基礎」p.279参照。）で与えられる。
【０００３】
σＶｔ＝ｑ√（Ｎａ・Ｗdm0／（３ＬＷ））／Ｃox…（１）
【０００４】
ただし、（１）式中、Ｌはトランジスタのゲート長、Ｗはトランジスタのゲート幅、Ｎａはチャネル不純物濃度、Ｗdm0はチャネル空乏層幅である。また、Ｃoxはゲート容量である。
【０００５】
微細化されてゲート長Ｌおよびゲート幅Ｗが小さいＭＯＳＦＥＴのしきい値電圧のばらつきσＶtを抑制するためには以下のようにする。例えば、上記（１）式より、酸化ハフニウム（ＨｆＯ2）、酸窒化ケイ化ハフニウム（ＨｆＳｉＯＮ）等の高誘電体材料をゲート絶縁膜に使用して実効的なゲート絶縁膜の膜厚Ｔoxを小さくする。もしくは、完全空乏型のＳＯＩトランジスタ（Ｎａでしきい値電圧Ｖtを決めるのではなくゲート電極材料の仕事関数でＶtを決める）を使用する（例えば、非特許文献１参照。）。
しかし、たとえゲート絶縁膜にＨｉｇｈ−ｋ膜を用いたとしても、大幅にＴoxを低減できる訳ではないので、スケーリングが進めばσＶtはいずれ問題となる。
【０００６】
上記非特許文献１には、完全空乏型ＳＯＩ・ＦＥＴを用いた６Ｔ型ＳＲＡＭの例が示されている。このＦＥＴには高誘電率（Ｈｉｇｈ−ｋ）ゲート絶縁膜とメタルゲートが用いられている。このように、Ｈｉｇｈ−ｋ膜を使用してＴoxを実効的に小さくすることでσＶtを小さくすることができる。
【０００７】
非特許文献２には、トランジスタにＦｉｎ型ＦＥＴを用いた場合のＳＲＡＭセルレイアウト、回路図、およびトランジスタ構造の模式図が示されている。特にアクセストランジスタのゲートが左右独立となっていて、駆動力調整用ゲート端子でアクセストランジスタのＶtを読み出し時（Ｈｉｇｈ Ｖt）と書き込み時（Ｌｏｗ Ｖt）で変えることを特徴としている。上記Ｆｉｎ型ＦＥＴは、縦型の完全空乏型ダブルゲートトランジスタであり、ゲート電極材料を適当に選べばチャネルの不純物濃度Ｎａを小さな値にすることができ、結果としてσＶtを小さくすることができる。
【０００８】
しかし、トランジスタ構造が縦型であるため、微細なゲート電極の加工、イオン注入、拡散層の形成、サイドウォールスぺーサの形成、サリサイドの形成等が難しい。また、コンタクト部が細いＳｉ端でのみで接続するので、コンタクト抵抗が大きくなっている。上記コンタクト抵抗を下げる手法として、Ｓｉ柱の表面にＳｉをエピタキシャル成長させて、拡散層との接続部分のみ太らせる方法がある。しかし、ゲート電極と拡散層間の寄生容量が大きくなるので、トランジスタのスイッチングスピードが遅くなり、消費電力が大きくなる。
【０００９】
別の従来例としては、上下のゲート電極でチャネル部分を挟み込み、下部ゲート電極にはＤＣバイアスが印加されていて、当該ＳＯＩトランジスタのしきい値電圧を可変制御するものが開示されている（例えば、特許文献１参照。）。
しかし、ＳＯＩ基板のＢＯＸ層の裏面に独立のコントロールゲートを設けてトランジスタ毎にしきい値電圧を調整する構成のため、しきい値電圧ばらつきを低減するには個々のトランジスタ毎に裏面ゲートバイアスを最適化する必要がある。このため、回路規模が大きくなる。
【００１０】
また、別の従来例としては、２入力ＮＡＮＤ回路のＰＦＥＴを縦積にして集積度を向上させるものが開示されている。なお、２入力ＮＯＲ回路の場合はＮＦＥＴが縦積みとなる。そして、上下のゲート電極は全く独立に動作するものである（例えば、特許文献２参照。）。
しかし、２入力の並列トランジスタを縦積みにして、集積度を向上させることを目的としているが、上下のトランジスタに異なる電位を与えるため、共通のチャネル部分の電位を安定させることができず、目的の性能を実現することが困難である。
【００１１】
【非特許文献１】C.Fenouillet-Beranger,et al “Fully-Depleted SOI Technology using High-K and Single-Metal Gate for 32nm Node LSTP Applications featuring 0.179μｍ2 6T-SRAM bitcell” 2007 IEDM 10.7
【非特許文献２】http://www. sijapan.com/content/l_news/2007/09/news070918_0201.html、平成２０年１０月２８日検索
【特許文献１】特開２００１-１２７３００号公報
【特許文献２】特開平０８-２８８４００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
解決しようとする問題点は、しきい値電圧のばらつきが小さい記憶素子部と、低電圧動作、低消費電力で、高速な論理素子部を有する半導体装置を実現することが困難な点である。
【００１３】
本発明は、低電圧動作で負荷容量が低い論理素子部（論理回路部）のトランジスタと、しきい値電圧のばらつきが小さい記憶素子部のトランジスタを用いることで、低消費電力で高速な論理素子部を有する半導体装置を可能にする。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、半導体層と、前記半導体層に形成されていて前記半導体層を記憶素子部と論理素子部とに分離する素子分離領域と、前記半導体層の前記記憶素子部に形成されていて前記半導体層の第１面側に第１ゲート電極を有する第１電界効果トランジスタと、前記半導体層の前記記憶素子部に形成されていて、前記第１面とは反対の第２面側に第２ゲート電極を有し、前記第１電界効果トランジスタのソース・ドレイン領域と共通のソース・ドレイン領域を有する第２電界効果トランジスタと、前記半導体層の前記論理素子部に形成されていて、前記第２面側に第３ゲート電極を有する第３電界効果トランジスタと、前記第１電界効果トランジスタを被覆して前記半導体層に形成された第１絶縁膜と、前記第２電界効果トランジスタと前記第３電界効果トランジスタを被覆して前記半導体層に形成された第２絶縁膜を有し、前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは完全空乏型の電界効果トランジスタであり、前記第１ゲート電極と前記第２ゲート電極は電気的に接続されている。
【００１５】
本発明の半導体装置では、第１絶縁膜と第２絶縁膜との間に半導体層が形成され、実質的に半導体層はＳＯＩ構造となっている。その半導体層に形成される第１電界効果トランジスタと第２電界効果トランジスタは、完全空乏型の電界効果トランジスタであり、動作時に半導体層に空乏化しない領域を残さない。つまりチャネル領域となる半導体層が完全に空乏化する。よって、メモリーセルトランジスタのリークを抑制しながら、チャネル濃度を薄くすることができ、しきい値電圧のばらつきであるσＶthが大幅に低減される。
また、論理素子部に形成された第３電界効果トランジスタは、部分空乏型のシングルゲートの電界効果トランジスタとすることができ、低電圧動作で低負荷容量の電界効果トランジスタとなっている。
【００１６】
本発明の半導体装置の製造方法（第１製造方法）は、基板と絶縁層とシリコン層が積層されたＳＯＩ基板の該シリコン層の記憶素子部となる表面に第１ゲート絶縁膜を介して第１電界効果トランジスタの第１ゲート電極を形成する工程と、前記シリコン層の表面に前記第１ゲート電極を被覆する第１絶縁膜を形成し、さらに該第１絶縁膜上に支持基板を形成する工程と、前記基板と前記絶縁層を除去して前記シリコン層の裏面を露出させる工程と、前記シリコン層に前記記憶素子部と論理素子部を分離する素子分離領域を形成する工程と、前記シリコン層の前記記憶素子部となる裏面で前記第１ゲート電極に対向する位置に第２ゲート絶縁膜を介して第２電界効果トランジスタの第２ゲート電極を形成し、かつ前記シリコン層の前記論理素子部となる裏面に第３ゲート絶縁膜を介して第３電界効果トランジスタの第３ゲート電極を形成する工程と、前記第１ゲート電極および前記第２ゲート電極の両側の前記シリコン層に前記第１電界効果トランジスタと前記第２電界効果トランジスタの共通のソース・ドレイン領域となる第１ソース・ドレイン領域を形成し、前記第３ゲート電極の両側の前記シリコン層に前記第３電界効果トランジスタの第３ソース・ドレイン領域を形成する工程と、前記素子分離領域に前記第１ゲート電極と前記第２ゲート電極とを接続するコンタクト部を形成する工程と、前記シリコン層の裏面に、前記第２ゲート電極および前記第３ゲート電極を被覆する第２絶縁膜を形成する工程を有し、前記第１電界効果トランジスタと前記第２電界効果トランジスタを完全空乏型の電界効果トランジスタに形成する。
【００１７】
本発明の半導体装置の製造方法（第２製造方法）は、基板と絶縁層とシリコン層が積層されたＳＯＩ基板の該シリコン層に記憶素子部と論理素子部を分離する素子分離領域を形成する工程と、前記シリコン層の前記記憶素子部となる表面に第２ゲート絶縁膜を介して第２電界効果トランジスタの第２ゲート電極と、前記シリコン層の前記論理素子部となる表面に第３電界効果トランジスタの第３ゲート電極を形成する工程と、前記第２ゲート電極の両側の前記シリコン層に前記第２電界効果トランジスタの第２ソース・ドレイン領域を形成し、前記第３ゲート電極の両側の前記シリコン層に前記第３電界効果トランジスタの第３ソース・ドレイン領域を形成する工程と、前記シリコン層の表面に前記第２ゲート電極と前記第３ゲート電極を被覆する第２絶縁膜を形成し、さらに該第２絶縁膜上に支持基板を形成する工程と、前記基板と前記絶縁層を除去して前記シリコン層の裏面を露出させる工程と、前記シリコン層の前記記憶素子部となる裏面で前記第２ゲート電極に対向する位置に、第１ゲート絶縁膜を介して第１電界効果トランジスタの第１ゲート電極を形成する工程と、前記素子分離領域に前記第１ゲート電極と前記第２ゲート電極とを接続するコンタクト部を形成する工程と、前記シリコン層の裏面側に、前記第１ゲート電極を被覆する第１絶縁膜を形成する工程を有し、前記第１電界効果トランジスタと前記第２電界効果トランジスタを完全空乏型の電界効果トランジスタに形成する。
【００１８】
本発明の半導体装置の第１、第２製造方法では、シリコン層の両面に第１、第２絶縁膜が形成されるので、実質的にシリコン層はＳＯＩ構造に形成される。そのシリコン層に形成される第１、第２電界効果トランジスタは、完全空乏型の電界効果トランジスタとして形成されるので、動作時にシリコン層に空乏化しない領域を残さない。つまりチャネル領域となるシリコン層が完全に空乏化する。よって、メモリーセルトランジスタのリークを抑制しながら、チャネル濃度を薄くすることができ、しきい値電圧のばらつきであるσＶthが大幅に低減される。また、論理素子部に形成された第３電界効果トランジスタは、部分空乏型のシングルゲートの電界効果トランジスタとすることができ、低電圧動作で低負荷容量の電界効果トランジスタとなっている。
【発明の効果】
【００１９】
本発明の半導体装置は、記憶素子部の電界効果トランジスタのσＶthが大幅に低減でき、論理素子部の電界効果トランジスタが低電圧動作で低負荷容量の電界効果トランジスタとなっているので、低消費電力で高速動作が可能となる。
【００２０】
本発明の半導体装置の第１、第２製造方法は、記憶素子部の電界効果トランジスタのσＶthが大幅に低減でき、論理素子部の電界効果トランジスタが低電圧動作で低負荷容量の電界効果トランジスタとなるので、低消費電力で高速動作が可能となる。
【発明を実施するための最良の形態】
【００２１】
＜１．第１の実施の形態＞
［半導体装置の構成の第１例］
本発明の第１実施の形態に係る半導体装置の構成の第１例を、図１の概略構成断面図によって説明する。図１では、一例として、論理素子部の論理素子回路のトランジスタと、記憶素子部としてＳＲＡＭセルのＮチャネルトランジスタを示している。
【００２２】
図１に示すように、半導体層１１を備え、この半導体層１１には、記憶素子部１２と論理素子部１３を分離する素子分離領域１４が形成されている。
上記半導体層１１は、例えばシリコン層で形成されている。上記素子分離領域１４は、例えばＳＴＩ（Shallow Trench Isolation）構造であり、上記半導体層１１に形成された素子分離溝に酸化シリコンを埋め込んで形成されている。
【００２３】
上記半導体層１１の上記記憶素子部１３には、上記半導体層１１の第１面Ｓ１（表面）側に第１ゲート電極２３を有する第１電界効果トランジスタ２１が形成されている。
また上記半導体層１１の上記記憶素子部１２には、上記第１面Ｓ１とは反対の第２面Ｓ２（裏面）側に第２ゲート電極３３を有する第２電界効果トランジスタ３１が形成されている。この第２電界効果トランジスタ３１は上記第１電界効果トランジスタ２１の第１ソース・ドレイン領域２４、２５と共通のソース・ドレイン領域を有する。また、第１ゲート電極２３と第２ゲート電極３３は、第１ゲート絶縁膜２２、半導体層１１、第２ゲート絶縁膜３２を挟んで対向する位置に形成されている。
また、上記第１電界効果トランジスタ２１および上記第２電界効果トランジスタ３１は完全空乏型の電界効果トランジスタである。
さらに上記第１ゲート電極２３と上記第２ゲート電極３３は、図示はしていないが電気的に接続されている。
【００２４】
さらに、上記半導体層１１の上記論理素子部１３には、上記半導体層１１の第２面Ｓ２側に第３ゲート電極４３を有する第３電界効果トランジスタ４１が形成されている。
この第３電界効果トランジスタ４１は、部分空乏型の電界効果トランジスタである。
【００２５】
また、上記半導体層１１の第１面Ｓ１には上記第１電界効果トランジスタ２１を被覆する第１絶縁膜５１が形成されている。この第１絶縁膜５１は、例えば数百ｎｍの厚さもしくはそれよりも厚い厚さに形成され、その表面は平坦化されている。さらに、この第１絶縁膜５１上に支持基板１００が形成されている。
さらに、上記半導体層１１の第２面Ｓ２には上記第２電界効果トランジスタ３１と上記第３電界効果トランジスタ４１を被覆する第２絶縁膜６１が形成されている。
【００２６】
さらに、上記第１、第２、第３電界効果トランジスタ２１、３１、４１を詳しく説明する。
上記第１電界効果トランジスタ２１は、上記半導体層１１の上記第１面Ｓ１に第１ゲート絶縁膜２２を介して上記第１ゲート電極２３が形成され、この第１ゲート電極２３の両側の上記半導体層１１に第１ソース・ドレイン領域２４、２５が形成されたものである。
したがって、上記第１ソース・ドレイン領域２４、２５間の上記半導体層１１の部分が、上記第１電界効果トランジスタ２１のチャネル領域となる。
上記第１ゲート絶縁膜２２は、例えば、化学式ＨｆＯ2、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＳｉＯＮ等で表される、いわゆる高誘電率（Ｈｉｇｈ−ｋ）膜、もしくは熱酸化窒化膜と上記高誘電率膜の複合膜で形成されている。
上記第１ゲート電極２３は、例えば、窒化チタン、炭化タンタル、タングステンもしくはポリシリコンで形成されている。
【００２７】
上記第２電界効果トランジスタ３１は、上記半導体層１１の上記第２面Ｓ２に第２ゲート絶縁膜３２を介して上記第２ゲート電極３３が形成され、この第２ゲート電極３３の両側の上記半導体層１１に第２ソース・ドレイン領域３４、３５が形成されたものである。
したがって、上記第２ソース・ドレイン領域３４、３５間の上記半導体層１１の部分が、上記第１電界効果トランジスタ２１と共通の上記第２電界効果トランジスタ３１のチャネル領域となる。また、上記第２ソース・ドレイン領域３４、３５は、上記第１ソース・ドレイン領域２４、２５と共通の拡散層で形成されている。
上記第２ゲート絶縁膜３３は、例えば、化学式ＨｆＯ2、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＳｉＯＮ等で表される、いわゆる高誘電率（Ｈｉｇｈ−ｋ）膜、もしくは熱酸化窒化膜と上記高誘電率膜の複合膜で形成されている。
上記第２ゲート電極３３は、例えば、窒化チタン、炭化タンタル、タングステンもしくはポリシリコンで形成されている。
なお、第１ゲート電極２３のゲート長は、第２ソース・ドレイン領域３４、３５の第１面Ｓ１側の間隔に合わせて形成され、例えば第２ゲート電極３３のゲート長より長く形成されていてもよい。もちろん、第１ソース・ドレイン領域２４、２５（第２ソース・ドレイン領域３４、３５）の第１面Ｓ１側の間隔および第２面Ｓ２側の間隔が同じ場合には、第１ゲート電極２３と第２ゲート電極３３のゲート長は同じ長さに形成される。
【００２８】
上記第３電界効果トランジスタ４１は、上記半導体層１１の上記第２面Ｓ２に第３ゲート絶縁膜４２を介して上記第３ゲート電極４３が形成され、この第３ゲート電極４３の両側の上記半導体層１１に第３ソース・ドレイン領域４４、４５が形成されたものである。
したがって、上記第３ソース・ドレイン領域４４、４５間の上記半導体層１１の部分が、上記第３電界効果トランジスタ４１のチャネル領域となる。
上記第３ゲート絶縁膜４２は、例えば、化学式ＨｆＯ2、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＳｉＯＮ等で表される、いわゆる高誘電率（Ｈｉｇｈ−ｋ）膜、もしくは熱酸化窒化膜と上記高誘電率膜の複合膜で形成されている。
上記第３ゲート電極４３は、例えば、窒化チタン、炭化タンタル、タングステンもしくはポリシリコンで形成されている。
したがって、上記半導体層１１の第１面Ｓ１側には、論理素子部１３の電界効果トランジスタは存在しない。
【００２９】
さらに、上記第２絶縁膜６１には、上記第２ソース・ドレイン領域３４、３５に接続するコンタクト部６２、６３、上記第３ソース・ドレイン領域４４、４５に接続するコンタクト部６４、６５が形成されている。さらに上記コンタクト部６２〜６５には、それぞれに接続する配線６６〜６９が形成されている。
以下、図示はしていないが、第Ｎ層（Ｎ≧２）の配線と、第Ｎ層の配線と第Ｎ−１層の配線を接続する第Ｎ−１のコンタクト部が形成される。すなわち、上記配線は多層配線で形成されている。
上記コンタクト部６２〜６５は、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成されている。
【００３０】
次に、上記第１ゲート電極２３と上記第２ゲート電極３３の電気的に接続されている構成の一例を説明する。
図示はしていないが、上記第１ゲート電極２３と上記第２ゲート電極３３は、上記半導体層１１に形成された素子分離領域１４側に引き出されて形成されている。例えば、図２の断面図に示すように、この素子分離領域１４に引き出された上記第１ゲート電極２３、第２ゲート電極３３は、素子分離領域１４に形成されたコンタクトホール１５を埋め込んで形成されたコンタクト部１６によって接続されている。すなわち、上記第１ゲート電極２３の下面側と上記第２ゲート電極３３の一側面および下面側が上記コンタクト部１６によって接続されている。
上記コンタクト部１６は、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成されている。
【００３１】
上記半導体装置１では、上記第１電界効果トランジスタ２１の第１ゲート電極２３と上記第２電界効果トランジスタ３１の第２ゲート電極３３とが電気的に接続されていることから、上記第１ゲート電極２３と上記第２ゲート電極３３とに同電位が与えられる。このため、上記第１電界効果トランジスタ２１と上記第２電界効果トランジスタ３１の共通のチャネル部分の電位を安定させることができ、目的の性能を実現することができる。
【００３２】
なお、図面には、上記第１電界効果トランジスタ２１と上記第２電界効果トランジスタ３１が示されているが、上記記憶素子部１２は複数の電界効果トランジスタで構成されている。その一部が上記第１電界効果トランジスタ２１と上記第２電界効果トランジスタ３１である。
【００３３】
上記半導体装置１では、第１絶縁膜５１と第２絶縁膜６１との間に半導体層１１が形成され、実質的に半導体層１１はＳＯＩ構造となっている。その半導体層１１に形成される第１電界効果トランジスタ２１および第２電界効果トランジスタ３１は、完全空乏型の電界効果トランジスタであり、動作時に半導体層に空乏化しない領域を残さない。つまりチャネル領域となる半導体層１１が完全に空乏化する。
よって、メモリーセルトランジスタのリークを抑制しながら、チャネル濃度を薄くすることができ、しきい値電圧のばらつきであるσＶthが大幅に低減される。
また、論理素子部１３に形成された第３電界効果トランジスタ４１は、部分空乏型のシングルゲートの電界効果トランジスタとすることができ、低電圧動作で低負荷容量の電界効果トランジスタとなっている。
よって、記憶素子部１２の第１、第２電界効果トランジスタ２１、３１のσＶthが大幅に低減でき、論理素子部１３の第３電界効果トランジスタ４３が低電圧動作で低負荷容量の電界効果トランジスタとなっているので、低消費電力で高速動作が可能となる。
【００３４】
上記半導体装置１は、例えば図３の回路図および図４のレイアウト図に示すようなＳＲＡＭに適用できる。
半導体層１１の上面側に形成された第１電界効果トランジスタ２１の第１ゲート電極２３と上記半導体層１１の下面側に形成された第２電界効果トランジスタ３１の第２ゲート電極３３は、平面レイアウト上、いずれか一方が他方の内側に配置されている。図面では、一例として、平面レイアウト上、第２ゲート電極３３が第１ゲート電極２３の内側に配置されている。その際、第２ゲート電極３３と第１ゲート電極２３との合わせずれを考慮しても、平面レイアウト上、第２ゲート電極３３が第１ゲート電極２３の内側に配置されている。
【００３５】
そして、図５の前記図４中のＡ−Ａ’線断面図に示すように、上記第１ゲート電極２３と上記第２ゲート電極３３は、上記半導体層１１に形成された素子分離領域１４を貫通して形成されたコンタクト部１６によって電気的に接続されている。
【００３６】
＜２．第２の実施の形態＞
［半導体装置の構成の第２例］
本発明の第２実施の形態に係る半導体装置の構成の第２例を、図６の概略構成断面図によって説明する。図６では、一例として、論理素子部の論理素子回路のトランジスタと、記憶素子部としてＳＲＡＭセルのＮチャネルトランジスタを示している。
【００３７】
図６に示すように、半導体層１１を備え、この半導体層１１には、記憶素子部１２と論理素子部１３を分離する素子分離領域１４が形成されている。
上記半導体層１１は、例えばシリコン層で形成されている。上記素子分離領域１４は、例えばＳＴＩ（Shallow Trench Isolation）構造であり、上記半導体層１１に形成された素子分離溝に酸化シリコンを埋め込んで形成されている。
【００３８】
上記半導体層１１の上記記憶素子部１３には、上記半導体層１１の第１面Ｓ１（裏面）側に第１ゲート電極２３を有する第１電界効果トランジスタ２１が形成されている。
上記第１電界効果トランジスタ２１は、上記半導体層１１の上記第１面Ｓ１に第１ゲート絶縁膜２２を介して上記第１ゲート電極２３が形成され、この第１ゲート電極２３の両側の上記半導体層１１に第１ソース・ドレイン領域２４、２５が形成されたものである。
したがって、上記第１ソース・ドレイン領域２４、２５間の上記半導体層１１の部分が、上記第１電界効果トランジスタ２１のチャネル領域となる。
上記第１ゲート絶縁膜２２、上記第１ゲート電極２３は、前記第１実施の形態で説明したのと同様な材料で形成されている。
【００３９】
また、上記半導体層１１の上記記憶素子部１２には、上記第１面Ｓ１とは反対の第２面Ｓ２（表面）側に第２ゲート電極３３を有する第２電界効果トランジスタ３１が形成されている。
上記第２電界効果トランジスタ３１は、上記半導体層１１の上記第２面Ｓ２に第２ゲート絶縁膜３２を介して上記第２ゲート電極３３が形成され、この第２ゲート電極３３の両側の上記半導体層１１に第２ソース・ドレイン領域３４、３５が形成されたものである。
したがって、上記第２ソース・ドレイン領域３４、３５間の上記半導体層１１の部分が、上記第１電界効果トランジスタ２１と共通の上記第２電界効果トランジスタ３１のチャネル領域となっている。また、上記第２ソース・ドレイン領域３４、３５は、上記第１ソース・ドレイン領域２４、２５と共通の拡散層で形成されている。また、第１ゲート電極２３と第２ゲート電極３３は、第１ゲート絶縁膜２２、半導体層１１、第２ゲート絶縁膜３２を挟んで対向する位置に形成されている。
上記第２ゲート絶縁膜３３、上記第２ゲート電極３３は、前記第１実施の形態で説明したのと同様な材料で形成されている。
なお、第２ゲート電極３３のゲート長は、第１ソース・ドレイン領域２４、２５の第２面Ｓ２側の間隔に合わせて形成され、例えば第１ゲート電極２３のゲート長より長く形成されていてもよい。もちろん、第１ソース・ドレイン領域２４、２５（第２ソース・ドレイン領域３４、３５）の第１面Ｓ１側の間隔および第２面Ｓ２側の間隔が同じ場合には、第１ゲート電極２３と第２ゲート電極３３のゲート長は同じ長さに形成される。
上記第１電界効果トランジスタ２１および上記第２電界効果トランジスタ３１は完全空乏型の電界効果トランジスタである。
さらに上記第１ゲート電極２３と上記第２ゲート電極３３は電気的に接続されている。
【００４０】
さらに、上記半導体層１１の上記論理素子部１３には、上記半導体層１１の第２面Ｓ２側に第３ゲート電極４３を有する第３電界効果トランジスタ４１が形成されている。
上記第３電界効果トランジスタ４１は、上記半導体層１１の上記第２面Ｓ２に第３ゲート絶縁膜４２を介して上記第３ゲート電極４３が形成され、この第３ゲート電極４３の両側の上記半導体層１１に第３ソース・ドレイン領域４４、４５が形成されたものである。
したがって、上記第３ソース・ドレイン領域４４、４５間の上記半導体層１１の部分が、上記第３電界効果トランジスタ４１のチャネル領域となる。
上記第３ゲート絶縁膜４２、上記第３ゲート電極４３は、前記第１実施の形態で説明したのと同様な材料で形成されている。
この第３電界効果トランジスタ４１は、部分空乏型の電界効果トランジスタである。
なお、上記半導体層１１の第１面Ｓ１側には、論理素子部１３の電界効果トランジスタは存在しない。
【００４１】
また、上記半導体層１１の第１面Ｓ１には上記第１電界効果トランジスタ２１を被覆する第１絶縁膜５１が形成されている。この第１絶縁膜５１は、例えば数百ｎｍの厚さもしくはそれよりも厚い厚さに形成され、その表面は平坦化されている。
さらに、上記半導体層１１の第２面Ｓ２には上記第２電界効果トランジスタ３１と上記第３電界効果トランジスタ４１を被覆する第２絶縁膜６１が形成されている。
また、この第２絶縁膜６１上に支持基板１００が形成されている。
【００４２】
さらに、上記第１絶縁膜５１には、上記第１ソース・ドレイン領域２４、２５に接続するコンタクト部５２、５３、上記第３ソース・ドレイン領域４４、４５に接続するコンタクト部５４、５５が形成されている。さらに上記コンタクト部５２〜５５には、それぞれに接続する配線５６〜５９が形成されている。
以下、図示はしていないが、第Ｎ層（Ｎ≧２）の配線と、第Ｎ層の配線と第Ｎ−１層の配線を接続する第Ｎ−１のコンタクト部が形成される。すなわち、上記配線は多層配線で形成されている。
上記コンタクト部５２〜５５は、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成されている。
【００４３】
また、図示はしていないが、上記第１ゲート電極２３と上記第２ゲート電極３３とは電気的に接続されている。その構成の一例は、前記図２の断面図において、１８０度反転させたのと同様の構成となる。
【００４４】
上記半導体装置２では、上記第１電界効果トランジスタ２１の第１ゲート電極２３と上記第２電界効果トランジスタ３１の第２ゲート電極３３とが電気的に接続されていることから、上記第１ゲート電極２３と上記第２ゲート電極３３とに同電位が与えられる。このため、上記第１電界効果トランジスタ２１と上記第２電界効果トランジスタ３１の共通のチャネル部分の電位を安定させることができ、目的の性能を実現することができる。
【００４５】
なお、図面には、上記第１電界効果トランジスタ２１と上記第２電界効果トランジスタ３１が示されているが、上記記憶素子部１２は複数の電界効果トランジスタで構成されている。その一部が上記第１電界効果トランジスタ２１と上記第２電界効果トランジスタ３１である。
【００４６】
上記半導体装置１では、第１絶縁膜５１と第２絶縁膜６１との間に半導体層１１が形成され、実質的に半導体層１１はＳＯＩ構造となっている。その半導体層１１に形成される第１電界効果トランジスタ２１および第２電界効果トランジスタ３１は、完全空乏型の電界効果トランジスタであり、動作時に半導体層に空乏化しない領域を残さない。つまりチャネル領域となる半導体層１１が完全に空乏化する。
よって、メモリーセルトランジスタのリークを抑制しながら、チャネル濃度を薄くすることができ、しきい値電圧のばらつきであるσＶtが大幅に低減される。
また、論理素子部１３に形成された第３電界効果トランジスタ４１は、部分空乏型のシングルゲートの電界効果トランジスタとすることができ、低電圧動作で低負荷容量の電界効果トランジスタとなっている。
よって、記憶素子部１２の第１、第２電界効果トランジスタ２１、３１のσＶthが大幅に低減でき、論理素子部１３の第３電界効果トランジスタ４３が低電圧動作で低負荷容量の電界効果トランジスタとなっているので、低消費電力で高速動作が可能となる。
【００４７】
上記半導体装置２は、例えば前記図３の回路図および前記図４のレイアウト図に示したようなＳＲＡＭに適用できる。
半導体層１１の上面側に形成された第１電界効果トランジスタ２１の第１ゲート電極２３と上記半導体層１１の下面側に形成された第２電界効果トランジスタ３１の第２ゲート電極３３は、平面レイアウト上、いずれか一方が他方の内側に配置されている。図面では、一例として、平面レイアウト上、第２ゲート電極３３が第１ゲート電極２３の内側に配置されている。その際、第２ゲート電極３３と第１ゲート電極２３との合わせずれを考慮しても、平面レイアウト上、第２ゲート電極３３が第１ゲート電極２３の内側に配置されている。
【００４８】
また、前記図５の前記図４中のＡ−Ａ’線断面図において、１８０度反転させたのと同様の構成となる。すなわち、上記第１ゲート電極２３と上記第２ゲート電極３３は、上記半導体層１１に形成された素子分離領域１４を貫通して形成されたコンタクト部１６によって電気的に接続されている。
【００４９】
＜３．第３の実施の形態＞
［半導体装置の構成の第３例］
本発明の第３実施の形態に係る半導体装置の構成の第３例を、図７の概略構成断面図によって説明する。図７では、一例として、論理素子部の論理素子回路のトランジスタと、記憶素子部としてＤＲＡＭセルのＮチャネルトランジスタを示している。
【００５０】
図７に示すように、半導体装置３は、前記図６によって説明した半導体装置２の構成において、第２ソース・ドレイン領域３４、３５にコンタクト部８５を介して接続されたＤＲＡＭのキャパシタ８１を、半導体層１１の第２面Ｓ２側上方に形成したものである。
【００５１】
すなわち、半導体層１１を備え、この半導体層１１には、記憶素子部１２と論理素子部１３を分離する素子分離領域１４が形成されている。
【００５２】
上記半導体層１１の上記記憶素子部１３には、上記半導体層１１の第１面Ｓ１（裏面）側に第１ゲート電極２３を有する第１電界効果トランジスタ２１が形成されている。
上記第１電界効果トランジスタ２１は、上記半導体層１１の上記第１面Ｓ１に第１ゲート絶縁膜２２を介して上記第１ゲート電極２３が形成され、この第１ゲート電極２３の両側の上記半導体層１１に第１ソース・ドレイン領域２４、２５が形成されたものである。
【００５３】
また上記半導体層１１の上記記憶素子部１２には、上記第１面Ｓ１とは反対の第２面Ｓ２（表面）側に第２ゲート電極３３を有する第２電界効果トランジスタ３１が形成されている。
上記第２電界効果トランジスタ３１は、上記半導体層１１の上記第２面Ｓ２に第２ゲート絶縁膜３２を介して上記第２ゲート電極３３が形成され、この第２ゲート電極３３の両側の上記半導体層１１に第２ソース・ドレイン領域３４、３５が形成されたものである。
この第２ソース・ドレイン領域３４、３５は、上記第１ソース・ドレイン領域２４、２５と共通の拡散層で形成されている。また、第１ゲート電極２３と第２ゲート電極３３は、第１ゲート絶縁膜２２、半導体層１１、第２ゲート絶縁膜３２を挟んで対向する位置に形成されている。
また、上記第１ゲート電極２３と上記第２ゲート電極３３は、図示はしていないが、電気的に接続されている。
【００５４】
さらに、上記半導体層１１の上記論理素子部１３には、上記半導体層１１の第２面Ｓ２側に第３ゲート電極４３を有する第３電界効果トランジスタ４１が形成されている。
上記第３電界効果トランジスタ４１は、上記半導体層１１の上記第２面Ｓ２に第３ゲート絶縁膜４２を介して上記第３ゲート電極４３が形成され、この第３ゲート電極４３の両側の上記半導体層１１に第３ソース・ドレイン領域４４、４５が形成されたものである。
この第３電界効果トランジスタ４１は、部分空乏型の電界効果トランジスタである。
【００５５】
また、上記半導体層１１の第１面Ｓ１には上記第１電界効果トランジスタ２１を被覆する第１絶縁膜５１が形成されている。
さらに、上記半導体層１１の第２面Ｓ２には上記第２電界効果トランジスタ３１と上記第３電界効果トランジスタ４１を被覆する第２絶縁膜６１が形成されている。
【００５６】
さらに、上記第１絶縁膜５１には、上記第２ソース・ドレイン領域３４、３５に接続するコンタクト部５２、５３、上記第３ソース・ドレイン領域４４、４５に接続するコンタクト部５４、５５、および上記コンタクト部５２〜５５にそれぞれに接続する配線５６〜５９が形成されている。
【００５７】
上記第２絶縁膜６１上にＤＲＡＭのキャパシタ８１が形成されている。このキャパシタ８１は、第１電極８２と、第１電極８２表面にキャパシタ絶縁膜８３を介して形成された第２電極８４とからなる。
そして、例えば上記第２ソース・ドレイン領域２５と上記第１電極８２とが上記第２絶縁膜６１を貫通して形成されたコンタクト部８５によって電気的に接続されている。
さらに、上記第２絶縁膜６１上には上記キャパシタ８１を被覆する第３絶縁膜９１が形成され、この第３絶縁膜９１上に支持基板１００が形成されている。
【００５８】
上記説明では、ＤＲＡＭの記憶素子としてキャパシタ８１を採用したが、例えばＴＭＲ素子、ＧＭＲ素子等の磁気抵抗効果素子、磁気スピンバブル記憶素子等の磁気記憶素子を用いることもできる。
【００５９】
上記半導体装置３では、前記第２実施の形態で説明した半導体装置２と同様な作用効果を得ることができる。
【００６０】
＜４．第４の実施の形態＞
［半導体装置の製造方法の第１例］
本発明の第４実施の形態に係る半導体装置の製造方法の第１例を、図８〜図１０の製造工程断面図によって説明する。図８〜図１０では、一例として、論理素子部の論理素子回路のトランジスタと、記憶素子部としてＳＲＡＭセルのＮチャネルトランジスタを製造する工程を示している。
【００６１】
図８に示すように、基板１１１と絶縁層１１２とシリコン層１１３（前記第１実施の形態の半導体層１１に相当。）が積層されたＳＯＩ基板１１０を用意する。
そして上記シリコン層１１の記憶素子部１２となる表面（第１面Ｓ１）に第１ゲート絶縁膜２２を介して第１電界効果トランジスタの第１ゲート電極２３を形成する。
上記基板１１１には導電性を有する半導体基板を用いる。また上記絶縁層１１２は、埋め込み酸化シリコン層（いわゆるＢＯＸ（Buried Oxide）層）で形成されている。
上記第１ゲート絶縁膜２２には、例えば、熱酸化、プラズマ酸化、プラズマ窒化法で形成された熱酸化窒化膜を用いることができる。または、有機金属化学気相成長法（ＭＯＣＶＤ法）、原子層蒸着法（ＡＬＤ法）等で形成された、化学式ＨｆＯ2、ＨｆＳｉＯＮ、ＺｒＯ2、ＺｒＳｉＯＮ等で表される、いわゆる高誘電率（Ｈｉｇｈ−ｋ）膜で形成される。または、上記熱酸化窒化膜と上記高誘電率膜の複合膜で形成される。
また、上記第１ゲート電極２３は、例えば窒化チタン、炭化タンタル、タングステンもしくはポリシリコンで形成される。その形成方法は、例えば、レジストマスクを用いたエッチングによる。
上記表面（第１面Ｓ１）側には、記憶素子部１２の第１電界効果トランジスタ２１が設けられるが、論理素子部１３（ロジック部）の電界効果トランジスタは存在しない。
【００６２】
次いで、上記シリコン層１１３の表面に上記第１ゲート電極２３を被覆する第１絶縁膜５１を形成し、さらに上記第１絶縁膜５１上に支持基板１００を形成する。
上記第１絶縁膜５１は、例えば酸化シリコン膜で形成され、例えば数百ｎｍ以上の膜厚に形成される。そして、その表面は、例えば化学的機械研磨（ＣＭＰ）によって平坦化される。もしくは、有機絶縁膜で形成することもできる。
上記支持基板１００は、半導体基板を用いても、樹脂基板を用いてもよい。
【００６３】
次いで、上記基板１１１と上記絶縁層１１２を除去して上記シリコン層１１３の裏面（第２面Ｓ２）を露出させる。このとき、シリコン層１１３の裏面側全面が露出される。
なお、図面では、上記基板１１１と上記絶縁層１１２を除去する直前の状態を示した。
【００６４】
次に、図９に示すように、上記シリコン層１１３に上記記憶素子部１２と論理素子部１３を分離する素子分離領域１４を形成する。この素子分離領域１４は、例えばＳＴＩ（Shallow Trench Isolation）構造に形成される。すなわち、上記シリコン層１１３に素子分離溝を形成した後、この素子分離溝に例えば酸化シリコンを埋め込んで形成される。
【００６５】
次いで、上記シリコン層１１３の上記記憶素子部１２となる裏面（第２面Ｓ２）で上記第１ゲート電極２３に対向する位置に第２ゲート絶縁膜３２を介して第２電界効果トランジスタの第２ゲート電極３３を形成する。同時に、上記シリコン層１１３の上記論理素子部１３となる裏面（第２面Ｓ２）に第３ゲート絶縁膜４２を介して第３電界効果トランジスタの第３ゲート電極４３を形成する。
上記第２ゲート絶縁膜３２および第３ゲート絶縁膜４２は、前記第１ゲート絶縁膜２２と同様な材料で、同様な方法で形成される。また上記第２ゲート電極３３および第３ゲート電極４３は、前記第１ゲート電極２３と同様な材料で、同様な方法で形成される。
【００６６】
次に、図１０に示すように、上記第２ゲート電極３３の両側の上記シリコン層１１３に上記第２電界効果トランジスタ３１の第２ソース・ドレイン領域３４、３５を形成する。この第２ソース・ドレイン領域３４、３５は、上記第１電界効果トランジスタ２１の第１ソース・ドレイン領域２４、２５と共通のソース・ドレイン領域となる。同時に、上記第３ゲート電極４３の両側の上記シリコン層１１３に上記第３電界効果トランジスタ４１の第３ソース・ドレイン領域４４、４５を形成する。
【００６７】
上記第２ソース・ドレイン領域３４、３５は、上記第２ゲート電極３３と上記素子分離領域１４をマスクにしたイオン注入法によって上記シリコン層１１３に形成される。同様に、上記第３ソース・ドレイン領域４４、４５は、上記第３ゲート電極４３と上記素子分離領域１４をマスクにしたイオン注入法によって上記シリコン層１１３に形成される。
なお、上記第２ソース・ドレイン領域３４、３５と上記第３ソース・ドレイン領域４４、４５を同一仕様で形成する場合には同時に形成できるが、異なる仕様で形成する場合には、レジストマスクを用いて、作り分けを行う。すなわち、仕様の異なる一方側にレジストマスクを形成し、例えばイオン注入によって他方側にソース・ドレイン領域を形成する。
次いで、上記レジストマスクを除去した後、仕様の異なる他方側にレジストマスクを形成し、例えばイオン注入によって他方側にソース・ドレイン領域を形成する。
【００６８】
また、上記記憶素子部１２の同一面側に複数の電界効果トランジスタが形成される場合で、例えばｎチャネル電界効果トランジスタとｐチャネル電界効果トランジスタが形成される場合にも、レジストマスクを用いて、作り分けを行う。すなわち、ｐチャネル電界効果トランジスタ側にレジストマスクを形成し、例えばイオン注入によってｎチャネル電界効果トランジスタ側のソース・ドレイン領域を形成する。
次いで、上記レジストマスクを除去した後、ｎチャネル電界効果トランジスタ側にレジストマスクを形成し、例えばイオン注入によってｐチャネル電界効果トランジスタ側のソース・ドレイン領域を形成する。もちろん、ｐチャネル電界効果トランジスタ側を先に形成し、ｎチャネル電界効果トランジスタ側を後に形成してもよい。
【００６９】
また、上記論理素子部１３の同一面側に複数の電界効果トランジスタが形成される場合で、例えばｎチャネル電界効果トランジスタとｐチャネル電界効果トランジスタが形成される場合にも、レジストマスクを用いて、作り分けを行う。
【００７０】
さらに、図示はしないが、上記素子分離領域１４に上記第１ゲート電極２３と上記第２ゲート電極３３とを接続する、例えば前記図２において１８０度反転させたのと同様なコンタクト部１６を形成する。したがって、上記第１ゲート電極２３と上記第２ゲート電極３３とは、同一方向の上記素子分離領域１４側に引き出した状態に形成しておく。上記コンタクト部１６は、例えば、チタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成される。
【００７１】
次いで、上記シリコン層１１３の裏面（第２面Ｓ２）に、上記第２ゲート電極３３および上記第３ゲート電極４３を被覆する第２絶縁膜６１を形成する。この第２絶縁膜６１は、例えば酸化シリコン膜で形成される。もしくは、有機絶縁膜で形成することもできる。
【００７２】
さらに、通常の配線形成技術によって、上記第２絶縁膜６１に、上記第２ソース・ドレイン領域３４、３５に接続するコンタクト部６２、６３、上記第３ソース・ドレイン領域４４、４５に接続するコンタクト部６４、６５を形成する。さらに上記コンタクト部６２〜６５に接続する配線６６〜６９を形成する。
以下、図示はしていないが、第Ｎ層（Ｎ≧２）の配線と、第Ｎ層の配線と第Ｎ−１層の配線を接続する第Ｎ−１のコンタクト部を形成する。すなわち、多層配線を形成する。
上記コンタクト部６２〜６５は、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成される。
【００７３】
このようにして、上記第１電界効果トランジスタ２１と上記第２電界効果トランジスタ３１は完全空乏型の電界効果トランジスタに形成され、上記第３電界効果トランジスタ４１は部分空乏型の電界効果トランジスタに形成される。
【００７４】
上記半導体装置１の製造方法では、シリコン層１１３の両面に第１絶縁膜５１と第２絶縁膜６１が形成されるので、実質的にシリコン層１１３はＳＯＩ構造となっている。そのシリコン層１１３に形成される第１電界効果トランジスタ２１および第２電界効果トランジスタ３１は、完全空乏型の電界効果トランジスタとして形成されるので、動作時にシリコン層に空乏化しない領域を残さない。つまりチャネル領域となるシリコン層が完全に空乏化する。
よって、メモリーセルトランジスタのリークを抑制しながら、チャネル濃度を薄くすることができ、しきい値電圧のばらつきであるσＶthが大幅に低減される。
また、論理素子部１３に形成された第３電界効果トランジスタ４１は、部分空乏型のシングルゲートの電界効果トランジスタとすることができ、低電圧動作で低負荷容量の電界効果トランジスタとなっている。
よって、記憶素子部１２の第１、第２電界効果トランジスタ２１、３１のσＶthが大幅に低減でき、論理素子部１３の第３電界効果トランジスタ４１が低電圧動作で低負荷容量の電界効果トランジスタとなるので、低消費電力で高速動作が可能となる。
【００７５】
＜５．第５の実施の形態＞
［半導体装置の製造方法の第２例］
本発明の第５実施の形態に係る半導体装置の製造方法の第２例を、図１１〜図１２の製造工程断面図によって説明する。
【００７６】
図１１に示すように、基板１１１と絶縁層１１２とシリコン層１１３（前記第１実施の形態の半導体層１１に相当。）が積層されたＳＯＩ基板１１０を用意する。
次いで、上記シリコン層１１３に上記記憶素子部１２と論理素子部１３を分離する素子分離領域１４を形成する。上記素子分離領域１４は、前記製造方法の第１例と同様に、例えばＳＴＩ構造に形成される。
【００７７】
次いで、上記シリコン層１１３の上記記憶素子部１２となる表面（第２面Ｓ２）に第２ゲート絶縁膜３２を介して第２ゲート電極３３を形成する。同時に、上記シリコン層１１３の上記論理素子部１３となる表面（第２面Ｓ２）に第３ゲート絶縁膜４２を介して第３ゲート電極４３を形成する。
上記第２ゲート絶縁膜３２および第３ゲート絶縁膜４２は、前記第１ゲート絶縁膜２２と同様な材料で、同様な方法で形成される。上記第２ゲート電極３３および第３ゲート電極４３は、前記第１ゲート電極２３と同様な材料で、同様な方法で形成される。
【００７８】
次に、上記第２ゲート電極３３の両側の上記シリコン層１１３に上記第２電界効果トランジスタの第２ソース・ドレイン領域３４、３５を形成する。この第２ソース・ドレイン領域３４、３５は、後に形成される第１電界効果トランジスタの第１ソース・ドレイン領域と共通のソース・ドレイン領域となる。同時に、上記第３ゲート電極４３の両側の上記シリコン層１１３に上記第３電界効果トランジスタ４１の第３ソース・ドレイン領域４４、４５を形成する。
上記各ソース・ドレイン領域の形成方法は、前記製造方法の第１例と同様である。
【００７９】
次いで、上記シリコン層１１３の表面（第２面Ｓ２）に、上記第２ゲート電極３３および上記第３ゲート電極４３を被覆する第２絶縁膜６１を形成し、その表面を平坦化する。この第２絶縁膜６１は、例えば酸化シリコン膜で形成され、例えば数百ｎｍ以上の膜厚に形成される。もしくは、有機絶縁膜で形成することもできる。上記平坦化は、例えば化学的機械研磨により行う。
さらに上記第１絶縁膜５１上に支持基板１００を形成する。上記支持基板１００は、半導体基板を用いても、樹脂基板を用いてもよい。
【００８０】
その後、上記基板１１１と上記絶縁層１１２を除去して上記シリコン層１１３の裏面（第２面Ｓ２）を露出させる。このとき、シリコン層１１３の裏面側全面が露出される。
なお、図面では、上記基板１１１と上記絶縁層１１２を除去する直前の状態を示した。
【００８１】
次に、図１２に示すように、上記シリコン層１１３の記憶素子部１２となる裏面（第１面Ｓ１）で上記第２ゲート電極３３に対向する位置に、第１ゲート絶縁膜２２を介して第１電界効果トランジスタ２１の第１ゲート電極２３を形成する。この形成方法は、前記製造方法の第１例と同様である。
【００８２】
さらに、図示はしないが、上記素子分離領域１４に上記第１ゲート電極２３と上記第２ゲート電極３３とを接続するコンタクト部を形成する。したがって、上記第１ゲート電極２３と上記第２ゲート電極３３とは、同一方向の上記素子分離領域１４側に引き出した状態に形成しておく。
【００８３】
次いで、上記シリコン層１１３の裏面（第１面Ｓ１）に上記第１ゲート電極２３を被覆する第１絶縁膜５１を形成する。上記第１絶縁膜５１は、例えば酸化シリコン膜で形成される。もしくは、有機絶縁膜で形成することもできる。
【００８４】
さらに、通常の配線形成技術によって、上記第１絶縁膜５１に、上記第１ソース・ドレイン領域２４、２５に接続するコンタクト部５２、５３、上記第３ソース・ドレイン領域４４、４５に接続するコンタクト部５４、５５を形成する。さらに上記コンタクト部５２〜５５に接続する配線５６〜５９を形成する。
以下、図示はしていないが、第Ｎ層（Ｎ≧２）の配線と、第Ｎ層の配線と第Ｎ−１層の配線を接続する第Ｎ−１のコンタクト部を形成する。すなわち、多層配線を形成する。
上記コンタクト部５２〜５５は、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成される。
【００８５】
このようにして、上記第１電界効果トランジスタ２１と上記第２電界効果トランジスタ３１は完全空乏型の電界効果トランジスタに形成され、上記第３電界効果トランジスタ４１は部分空乏型の電界効果トランジスタに形成される。
【００８６】
上記半導体装置２の製造方法では、前記半導体装置１の製造方法と同様なる作用効果を奏する。
【００８７】
＜６．第６の実施の形態＞
［半導体装置の製造方法の第３例］
本発明の第６実施の形態に係る半導体装置の製造方法の第３例を、図１３〜図１５の製造工程断面図によって説明する。
【００８８】
図１３に示すように、基板１１１と絶縁層１１２とシリコン層１１３（前記第１実施の形態の半導体層１１に相当。）が積層されたＳＯＩ基板１１０を用意する。
次いで、上記シリコン層１１３に上記記憶素子部１２と論理素子部１３を分離する素子分離領域１４を形成する。上記素子分離領域１４は、前記製造方法の第１例と同様に、例えばＳＴＩ構造に形成される。
【００８９】
次いで、上記シリコン層１１３の上記記憶素子部１２となる表面（第２面Ｓ２）に第２ゲート絶縁膜３２を介して第２電界効果トランジスタ３１の第２ゲート電極３３を形成する。同時に、上記シリコン層１１３の上記論理素子部１３となる表面（第２面Ｓ２）に第３ゲート絶縁膜４２を介して第３電界効果トランジスタ４１の第３ゲート電極４３を形成する。
上記第２ゲート絶縁膜３２および第３ゲート絶縁膜４２は、前記第１ゲート絶縁膜２２と同様な材料で、同様な方法で形成される。また、上記第２ゲート電極３３および第３ゲート電極４３は、前記第１ゲート電極２３と同様な材料で、同様な方法で形成される。
【００９０】
次に、上記第２ゲート電極３３の両側の上記シリコン層１１３に上記第２電界効果トランジスタ３１の第２ソース・ドレイン領域３４、３５を形成する。この第２ソース・ドレイン領域３４、３５は、後に形成される第１電界効果トランジスタの第１ソース・ドレイン領域と共通のソース・ドレイン領域となる。同時に、上記第３ゲート電極４３の両側の上記シリコン層１１３に上記第３電界効果トランジスタ４１の第３ソース・ドレイン領域４４、４５を形成する。
上記各ソース・ドレイン領域の形成方法は、前記製造方法の第１例と同様である。
【００９１】
また、論理素子部１３に形成される第３電界効果トランジスタ４１の第３ソース・ドレイン領域４４、４５はＬＤＤ構造を有していてもよい。
この場合、予め、第３ゲート電極４３を形成するときに、第３ゲート電極４３上に絶縁膜４６を形成しておく。このとき、第２ゲート電極３３上にも、同様な絶縁膜４６が形成される。そして絶縁膜４６および第３ゲート電極４３をマスクにして、論理素子部１３のみを開口したレジスト膜（図示せず）をマスクにして、例えばイオン注入法によってＬＤＤ領域（図示せず）を形成する。その後、上記レジスト膜を除去する。
次に、第３ゲート電極４３の側壁にサイドウォール絶縁膜４７を形成する。このとき、第２ゲート電極３３の側壁にもサイドウォール絶縁膜４７が形成される。
その後、第２、第３ゲート電極３３、４３およびサイドウォール絶縁膜４７、４７をマスクにして、例えばイオン注入法によって、上記第３ソース・ドレイン領域４４、４５、第２ソース・ドレイン領域３４、３５を形成すればよい。
なお、図面では、記憶素子部１２の第２ゲート電極３３に隣接して形成される別の第２ゲート電極３３はその一部が、レイアウト上、素子分離領域１４上に形成されている。図面ではこの部分が示されている。
【００９２】
次に、図１４に示すように、上記シリコン層１１３の表面（第２面Ｓ２）に、上記第２ゲート電極３３および上記第３ゲート電極４３を被覆する第２絶縁膜６１を形成し、その表面を平坦化する。第２絶縁膜６１は、例えば酸化シリコン膜で形成される。もしくは、有機絶縁膜で形成することもできる。上記平坦化は、例えば化学的機械研磨により行う。
【００９３】
次に、上記第２絶縁膜６１に、上記第２ソース・ドレイン領域３５に達するコンタクトホール８６を形成する。
次いで、上記コンタクトホール８６を埋め込む用に上記第２絶縁膜６１上に導電膜を形成する。
その後、上記第２絶縁膜６１上の余剰な導電膜を除去し、上記コンタクトホール８６内に導電膜からなるコンタクト部（記憶ノードコンタクト）８５を形成する。上記導電膜は、例えば、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成される。
【００９４】
次に、上記第２絶縁膜６１上にＤＲＡＭのキャパシタ８１を形成する。
以下に上記キャパシタ８１の形成方法の一例を説明する。
【００９５】
まず、上記第２絶縁膜６１上に、第１絶縁膜６１とは異なる材質の絶縁膜を形成した後、キャパシタ８１が形成される領域に開口部（図示せず）を形成する。続いて、キャパシタ８１の第１電極になる導電膜（図示せず）を、上記開口部の内面を含む上記絶縁膜上に形成する。この導電膜は、例えば、窒化チタン、窒化タンタル等の導電性金属化合物、ルテニウム、タングステン等の金属で形成される。次いで、例えば化学的機械研磨によって、上記絶縁膜上に形成された上記導電膜を除去し、上記開口部内にのみ上記導電膜を残す。次に上記絶縁膜を除去することで、上記導電膜からなる円筒形状の第１電極（記憶ノード電極）８２が形成される。
【００９６】
次に、上記第１電極８２の表面を被覆するように、キャパシタ絶縁膜８３を形成する。このキャパシタ絶縁膜８３は、例えば、窒化シリコン、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）、酸化チタン（ＴｉＯ2）、チタン酸ストロンチウム（ＳｒＴｉＯ3）、チタン酸バリウムストロンチウム〔（Ｂａ，Ｓｒ）ＴｉＯ3〕等の高誘電体膜あるいはこれらの複合膜で形成されている。
さらに第２電極８４（プレート電極）を形成する。この第２電極８４は、例えば窒化チタン、窒化タンタル等の導電性金属化合物、タングステン、ルテニウム等の金属で形成される。
次いで、レジストマスク（図示せず）を用いて上記第２電極８４、キャパシタ絶縁膜８３をエッチングによりパターニングする。これによって、第１電極８２と、第１電極８２の表面を被覆するキャパシタ絶縁膜８３と、キャパシタ絶縁膜８３の表面を被覆する第２電極８４からなるキャパシタ８１が完成する。
【００９７】
次に、上記キャパシタ８１を被覆する第３絶縁膜９１を形成する。この第３絶縁膜９１は、例えば酸化シリコン膜で形成され、数百ｎｍの膜厚に形成される。そして、第３絶縁膜９１の表面は、例えば化学的機械研磨によって平坦化されている。
さらに上記第３絶縁膜９１上に支持基板１００を形成する。上記支持基板１００は、半導体基板を用いても、樹脂基板を用いてもよい。例えば、上記第３絶縁膜９１表面に上記支持基板１００を接着する。
【００９８】
その後、上記基板１１１と上記絶縁層１１２を除去して上記シリコン層１１３の裏面（第２面Ｓ２）を露出させる。このとき、シリコン層１１３の裏面側全面が露出される。
なお、図面では、上記基板１１１と上記絶縁層１１２を除去する直前の状態を示した。
【００９９】
次に、図１５に示すように、上記シリコン層１１の記憶素子部１２となる裏面（第１面Ｓ１）で上記第２ゲート電極３３に対向する位置に、第１ゲート絶縁膜２２を介して第１電界効果トランジスタ２１の第１ゲート電極２３を形成する。この形成方法は、前記製造方法の第１例と同様である。
【０１００】
さらに、図示はしないが、上記素子分離領域１４に上記第１ゲート電極２３と上記第２ゲート電極３３とを接続するコンタクト部を形成する。したがって、上記第１ゲート電極２３と上記第２ゲート電極３３とは、同一方向の上記素子分離領域１４側に引き出した状態に形成しておく。
また、上記第１ゲート電極２３は、平面レイアウト上、上記第２ゲート電極３３が内部になるように形成される。
【０１０１】
次いで、上記シリコン層１１３の裏面（第１面Ｓ１）に上記第１ゲート電極２３を被覆する第１絶縁膜５１を形成する。上記第１絶縁膜５１は、例えば酸化シリコン膜で形成される。もしくは、有機絶縁膜で形成することもできる。
【０１０２】
さらに、通常の配線形成技術によって、上記第１絶縁膜５１に、前記図１３で説明した第２ソース・ドレイン領域３４、３５と共通の上記第１ソース・ドレイン領域２４、２５に接続するコンタクト部５２、５３、上記第３ソース・ドレイン領域４４、４５に接続するコンタクト部５４、５５を形成する。
さらに上記コンタクト部５２〜５５に接続する配線５６〜５９を形成する。
以下、図示はしていないが、第Ｎ層（Ｎ≧２）の配線と、第Ｎ層の配線と第Ｎ−１層の配線を接続する第Ｎ−１のコンタクト部を形成する。すなわち、多層配線を形成する。
また上記コンタクト部５２〜５５は、例えばチタン、窒化チタン、タンタル、窒化タンタル、タングステン、銅等の金属材料で形成される。
【０１０３】
このようにして、上記第１電界効果トランジスタ２１と上記第２電界効果トランジスタ３１は完全空乏型の電界効果トランジスタに形成され、上記第３電界効果トランジスタ４１は部分空乏型の電界効果トランジスタに形成される。
上記半導体装置３は、記憶素子部１２がＤＲＡＭで構成されている。そして、上記第２電界効果トランジスタ３１がＤＲＡＭのアクセストランジスタとなる。
【０１０４】
上記説明では、ＤＲＡＭの記憶素子としてキャパシタ８１を採用したが、例えばＴＭＲ素子、ＧＭＲ素子等の磁気抵抗効果素子、磁気スピンバブル記憶素子等の磁気記憶素子を形成することもできる。
【０１０５】
上記半導体装置３の製造方法では、前記半導体装置１の製造方法と同様なる作用効果を奏する。
【図面の簡単な説明】
【０１０６】
【図１】本発明の第１実施の形態に係る半導体装置の第１例を示した概略構成断面図である。
【図２】第１、第２ゲート電極間のコンタクト部を示した概略構成断面図である。
【図３】本発明を適用したＳＲＡＭの一例を示した回路図である。
【図４】本発明を適用したＳＲＡＭの一例を示した平面レイアウト図である。
【図５】図４中のＡ−Ａ’線断面を示した断面図である。
【図６】本発明の第２実施の形態に係る半導体装置の第２例を示した概略構成断面図である。
【図７】本発明の第３実施の形態に係る半導体装置の第３例を示した概略構成断面図である。
【図８】本発明の第４実施の形態に係る半導体装置の製造方法の第１例を示した製造工程断面図である。
【図９】本発明の第４実施の形態に係る半導体装置の製造方法の第１例を示した製造工程断面図である。
【図１０】本発明の第４実施の形態に係る半導体装置の製造方法の第１例を示した製造工程断面図である。
【図１１】本発明の第５実施の形態に係る半導体装置の製造方法の第２例を示した製造工程断面図である。
【図１２】本発明の第５実施の形態に係る半導体装置の製造方法の第２例を示した製造工程断面図である。
【図１３】本発明の第６実施の形態に係る半導体装置の製造方法の第３例を示した製造工程断面図である。
【図１４】本発明の第６実施の形態に係る半導体装置の製造方法の第３例を示した製造工程断面図である。
【図１５】本発明の第６実施の形態に係る半導体装置の製造方法の第３例を示した製造工程断面図である。
【符号の説明】
【０１０７】
１…半導体装置、１１…半導体層、１２…記憶素子部、１３…論理素子部、１４…素子分離領域、２１…第１電界効果トランジスタ、２２…第１ゲート絶縁膜、２３…第１ゲート電極、２４，２５…第１ソース・ドレイン領域、３１…第２電界効果トランジスタ、３２…第２ゲート絶縁膜、３３…第２ゲート電極、３４，３５…第２ソース・ドレイン領域、４１…第３電界効果トランジスタ、４２…第３ゲート絶縁膜、４３…第３ゲート電極、４４，４５…第３ソース・ドレイン領域、５１…第１絶縁膜、６１…第２絶縁膜、１００…支持基板
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層に形成されていて前記半導体層を記憶素子部と論理素子部とに分離する素子分離領域と、
前記半導体層の前記記憶素子部に形成されていて前記半導体層の第１面側に第１ゲート電極を有する第１電界効果トランジスタと、
前記半導体層の前記記憶素子部に形成されていて、前記第１面とは反対の第２面側に第２ゲート電極を有し、前記第１電界効果トランジスタのソース・ドレイン領域と共通のソース・ドレイン領域を有する第２電界効果トランジスタと、
前記半導体層の前記論理素子部に形成されていて、前記第２面側に第３ゲート電極を有する第３電界効果トランジスタと、
前記第１電界効果トランジスタを被覆して前記半導体層に形成された第１絶縁膜と、
前記第２電界効果トランジスタと前記第３電界効果トランジスタを被覆して前記半導体層に形成された第２絶縁膜を有し、
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは完全空乏型の電界効果トランジスタであり、
前記第１ゲート電極と前記第２ゲート電極は電気的に接続されている
半導体装置。
【請求項２】
前記第１電界効果トランジスタは、
前記半導体層の前記第１面に第１ゲート絶縁膜を介して形成された前記第１ゲート電極と、
前記第１ゲート電極の両側の前記半導体層に形成された第１ソース・ドレイン領域を有し、
前記第２電界効果トランジスタは、
前記半導体層の前記第２面に第２ゲート絶縁膜を介して形成された前記第２ゲート電極と、
前記第２ゲート電極の両側の前記半導体層に形成された第２ソース・ドレイン領域を有し、
前記第３電界効果トランジスタは、
前記半導体層の前記第２面に第３ゲート絶縁膜を介して形成された前記第３ゲート電極と、
前記第３ゲート電極の両側の前記半導体層に形成された第３ソース・ドレイン領域を有し、
前記第１ゲート電極と前記第２ゲート電極は対向する位置に形成され、
前記第１ソース・ドレイン領域と前記第２ソース・ドレイン領域は共通のソース・ドレイン領域からなる
請求項１記載の半導体装置。
【請求項３】
前記記憶素子部は複数の電界効果トランジスタで構成され、その一部が前記第１電界効果トランジスタと前記第２電界効果トランジスタである
請求項１または請求項２記載の半導体装置。
【請求項４】
前記第３電界効果トランジスタは部分空乏型の電界効果トランジスタである
請求項１、請求項２または請求項３記載の半導体装置。
【請求項５】
前記第１ゲート電極と前記第２ゲート電極は、平面レイアウト上、いずれか一方が他方の内側に配置されている
請求項１ないし請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１ゲート電極と前記第２ゲート電極は、前記素子分離領域を貫通して形成されたコンタクト部によって電気的に接続されている
請求項１ないし請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１ソース・ドレイン領域に記憶素子が接続されている
請求項２記載の半導体装置。
【請求項８】
基板と絶縁層とシリコン層が積層されたＳＯＩ基板の該シリコン層の記憶素子部となる表面に第１ゲート絶縁膜を介して第１電界効果トランジスタの第１ゲート電極を形成する工程と、
前記シリコン層の表面に前記第１ゲート電極を被覆する第１絶縁膜を形成し、さらに該第１絶縁膜上に支持基板を形成する工程と、
前記基板と前記絶縁層を除去して前記シリコン層の裏面を露出させる工程と、
前記シリコン層に前記記憶素子部と論理素子部を分離する素子分離領域を形成する工程と、
前記シリコン層の前記記憶素子部となる裏面で前記第１ゲート電極に対向する位置に第２ゲート絶縁膜を介して第２電界効果トランジスタの第２ゲート電極を形成し、かつ前記シリコン層の前記論理素子部となる裏面に第３ゲート絶縁膜を介して第３電界効果トランジスタの第３ゲート電極を形成する工程と、
前記第１ゲート電極および前記第２ゲート電極の両側の前記シリコン層に前記第１電界効果トランジスタと前記第２電界効果トランジスタの共通のソース・ドレイン領域となる第１ソース・ドレイン領域を形成し、前記第３ゲート電極の両側の前記シリコン層に前記第３電界効果トランジスタの第３ソース・ドレイン領域を形成する工程と、
前記素子分離領域に前記第１ゲート電極と前記第２ゲート電極とを接続するコンタクト部を形成する工程と、
前記シリコン層の裏面に、前記第２ゲート電極および前記第３ゲート電極を被覆する第２絶縁膜を形成する工程を有し
前記第１電界効果トランジスタと前記第２電界効果トランジスタを完全空乏型の電界効果トランジスタに形成する
半導体装置の製造方法。
【請求項９】
前記第１絶縁膜を形成した後に、
前記第１絶縁膜上に前記第１ソース・ドレイン領域に接続する記憶素子を形成する工程と、
前記記憶素子を被覆する第３絶縁膜を形成する工程を行い、
その後、前記第３絶縁膜上に前記支持基板を形成する
請求項８記載の半導体装置の製造方法。
【請求項１０】
基板と絶縁層とシリコン層が積層されたＳＯＩ基板の該シリコン層に記憶素子部と論理素子部を分離する素子分離領域を形成する工程と、
前記シリコン層の前記記憶素子部となる表面に第２ゲート絶縁膜を介して第２電界効果トランジスタの第２ゲート電極と、前記シリコン層の前記論理素子部となる表面に第３電界効果トランジスタの第３ゲート電極を形成する工程と、
前記第２ゲート電極の両側の前記シリコン層に前記第２電界効果トランジスタの第２ソース・ドレイン領域を形成し、前記第３ゲート電極の両側の前記シリコン層に前記第３電界効果トランジスタの第３ソース・ドレイン領域を形成する工程と、
前記シリコン層の表面に前記第２ゲート電極と前記第３ゲート電極を被覆する第２絶縁膜を形成し、さらに該第２絶縁膜上に支持基板を形成する工程と、
前記基板と前記絶縁層を除去して前記シリコン層の裏面を露出させる工程と、
前記シリコン層の前記記憶素子部となる裏面で前記第２ゲート電極に対向する位置に、第１ゲート絶縁膜を介して第１電界効果トランジスタの第１ゲート電極を形成する工程と、
前記素子分離領域に前記第１ゲート電極と前記第２ゲート電極とを接続するコンタクト部を形成する工程と、
前記シリコン層の裏面側に、前記第１ゲート電極を被覆する第１絶縁膜を形成する工程を有し、
前記第１電界効果トランジスタと前記第２電界効果トランジスタを完全空乏型の電界効果トランジスタに形成する
半導体装置の製造方法。
【請求項１１】
前記第２絶縁膜を形成した後に、
前記第２絶縁膜上に前記第２ソース・ドレイン領域に接続する記憶素子を形成する工程と、
前記記憶素子を被覆する第３絶縁膜を形成する工程を行い、
その後、前記第３絶縁膜上に前記支持基板を形成する
請求項１０記載の半導体装置の製造方法。
【請求項１】
半導体層と、
前記半導体層に形成されていて前記半導体層を記憶素子部と論理素子部とに分離する素子分離領域と、
前記半導体層の前記記憶素子部に形成されていて前記半導体層の第１面側に第１ゲート電極を有する第１電界効果トランジスタと、
前記半導体層の前記記憶素子部に形成されていて、前記第１面とは反対の第２面側に第２ゲート電極を有し、前記第１電界効果トランジスタのソース・ドレイン領域と共通のソース・ドレイン領域を有する第２電界効果トランジスタと、
前記半導体層の前記論理素子部に形成されていて、前記第２面側に第３ゲート電極を有する第３電界効果トランジスタと、
前記第１電界効果トランジスタを被覆して前記半導体層に形成された第１絶縁膜と、
前記第２電界効果トランジスタと前記第３電界効果トランジスタを被覆して前記半導体層に形成された第２絶縁膜を有し、
前記第１電界効果トランジスタおよび前記第２電界効果トランジスタは完全空乏型の電界効果トランジスタであり、
前記第１ゲート電極と前記第２ゲート電極は電気的に接続されている
半導体装置。
【請求項２】
前記第１電界効果トランジスタは、
前記半導体層の前記第１面に第１ゲート絶縁膜を介して形成された前記第１ゲート電極と、
前記第１ゲート電極の両側の前記半導体層に形成された第１ソース・ドレイン領域を有し、
前記第２電界効果トランジスタは、
前記半導体層の前記第２面に第２ゲート絶縁膜を介して形成された前記第２ゲート電極と、
前記第２ゲート電極の両側の前記半導体層に形成された第２ソース・ドレイン領域を有し、
前記第３電界効果トランジスタは、
前記半導体層の前記第２面に第３ゲート絶縁膜を介して形成された前記第３ゲート電極と、
前記第３ゲート電極の両側の前記半導体層に形成された第３ソース・ドレイン領域を有し、
前記第１ゲート電極と前記第２ゲート電極は対向する位置に形成され、
前記第１ソース・ドレイン領域と前記第２ソース・ドレイン領域は共通のソース・ドレイン領域からなる
請求項１記載の半導体装置。
【請求項３】
前記記憶素子部は複数の電界効果トランジスタで構成され、その一部が前記第１電界効果トランジスタと前記第２電界効果トランジスタである
請求項１または請求項２記載の半導体装置。
【請求項４】
前記第３電界効果トランジスタは部分空乏型の電界効果トランジスタである
請求項１、請求項２または請求項３記載の半導体装置。
【請求項５】
前記第１ゲート電極と前記第２ゲート電極は、平面レイアウト上、いずれか一方が他方の内側に配置されている
請求項１ないし請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１ゲート電極と前記第２ゲート電極は、前記素子分離領域を貫通して形成されたコンタクト部によって電気的に接続されている
請求項１ないし請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１ソース・ドレイン領域に記憶素子が接続されている
請求項２記載の半導体装置。
【請求項８】
基板と絶縁層とシリコン層が積層されたＳＯＩ基板の該シリコン層の記憶素子部となる表面に第１ゲート絶縁膜を介して第１電界効果トランジスタの第１ゲート電極を形成する工程と、
前記シリコン層の表面に前記第１ゲート電極を被覆する第１絶縁膜を形成し、さらに該第１絶縁膜上に支持基板を形成する工程と、
前記基板と前記絶縁層を除去して前記シリコン層の裏面を露出させる工程と、
前記シリコン層に前記記憶素子部と論理素子部を分離する素子分離領域を形成する工程と、
前記シリコン層の前記記憶素子部となる裏面で前記第１ゲート電極に対向する位置に第２ゲート絶縁膜を介して第２電界効果トランジスタの第２ゲート電極を形成し、かつ前記シリコン層の前記論理素子部となる裏面に第３ゲート絶縁膜を介して第３電界効果トランジスタの第３ゲート電極を形成する工程と、
前記第１ゲート電極および前記第２ゲート電極の両側の前記シリコン層に前記第１電界効果トランジスタと前記第２電界効果トランジスタの共通のソース・ドレイン領域となる第１ソース・ドレイン領域を形成し、前記第３ゲート電極の両側の前記シリコン層に前記第３電界効果トランジスタの第３ソース・ドレイン領域を形成する工程と、
前記素子分離領域に前記第１ゲート電極と前記第２ゲート電極とを接続するコンタクト部を形成する工程と、
前記シリコン層の裏面に、前記第２ゲート電極および前記第３ゲート電極を被覆する第２絶縁膜を形成する工程を有し
前記第１電界効果トランジスタと前記第２電界効果トランジスタを完全空乏型の電界効果トランジスタに形成する
半導体装置の製造方法。
【請求項９】
前記第１絶縁膜を形成した後に、
前記第１絶縁膜上に前記第１ソース・ドレイン領域に接続する記憶素子を形成する工程と、
前記記憶素子を被覆する第３絶縁膜を形成する工程を行い、
その後、前記第３絶縁膜上に前記支持基板を形成する
請求項８記載の半導体装置の製造方法。
【請求項１０】
基板と絶縁層とシリコン層が積層されたＳＯＩ基板の該シリコン層に記憶素子部と論理素子部を分離する素子分離領域を形成する工程と、
前記シリコン層の前記記憶素子部となる表面に第２ゲート絶縁膜を介して第２電界効果トランジスタの第２ゲート電極と、前記シリコン層の前記論理素子部となる表面に第３電界効果トランジスタの第３ゲート電極を形成する工程と、
前記第２ゲート電極の両側の前記シリコン層に前記第２電界効果トランジスタの第２ソース・ドレイン領域を形成し、前記第３ゲート電極の両側の前記シリコン層に前記第３電界効果トランジスタの第３ソース・ドレイン領域を形成する工程と、
前記シリコン層の表面に前記第２ゲート電極と前記第３ゲート電極を被覆する第２絶縁膜を形成し、さらに該第２絶縁膜上に支持基板を形成する工程と、
前記基板と前記絶縁層を除去して前記シリコン層の裏面を露出させる工程と、
前記シリコン層の前記記憶素子部となる裏面で前記第２ゲート電極に対向する位置に、第１ゲート絶縁膜を介して第１電界効果トランジスタの第１ゲート電極を形成する工程と、
前記素子分離領域に前記第１ゲート電極と前記第２ゲート電極とを接続するコンタクト部を形成する工程と、
前記シリコン層の裏面側に、前記第１ゲート電極を被覆する第１絶縁膜を形成する工程を有し、
前記第１電界効果トランジスタと前記第２電界効果トランジスタを完全空乏型の電界効果トランジスタに形成する
半導体装置の製造方法。
【請求項１１】
前記第２絶縁膜を形成した後に、
前記第２絶縁膜上に前記第２ソース・ドレイン領域に接続する記憶素子を形成する工程と、
前記記憶素子を被覆する第３絶縁膜を形成する工程を行い、
その後、前記第３絶縁膜上に前記支持基板を形成する
請求項１０記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１０−１３５５８５（Ｐ２０１０−１３５５８５Ａ）
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願番号】特願２００８−３１０６６７（Ｐ２００８−３１０６６７）
【出願日】平成２０年１２月５日（２００８．１２．５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年６月１７日（２０１０．６．１７）
【国際特許分類】
【出願日】平成２０年１２月５日（２００８．１２．５）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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