【課題】半導体集積回路の静電破壊強度、ラッチアップ強度等を向上させる。また、静電破壊強度、ラッチアップ強度等のばらつきを無くして、半導体集積回路として一定の品質を保証する。
【解決手段】静電破壊保護セルＥＣ１において、第１のＮＰＮ型バイポーラトランジスタ３及び第２のＮＰＮ型バイポーラトランジスタ４（静電破壊保護素子の一例）は、Ｐ＋型の半導体層からなる分離領域６によって囲まれており、他の素子から電気的に分離されている。この分離領域６の幅ＷＢ１は、内部回路５０を形成している素子を互いに分離する分離領域７の幅ＷＢ２より広く形成されている。これにより、静電破壊強度、ラッチアップ強度等を向上させる効果を得ることができる。そのような効果を十分に発揮させるために、分離領域６の幅ＷＢ１は、分離領域７の幅ＷＢ２（通常は、その半導体集積回路の最小のデザインルールで設計される）より２倍以上広いことが好ましい。 （もっと読む）

【課題】半導体基板の第２素子が形成される領域にエッチングによるダメージが発生するのを抑制しながら第１素子のゲート電極の側面を覆うサイドウォール絶縁膜を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、シリコン基板１１の電界効果型トランジスタ２が形成される領域にゲート電極２８を形成する工程と、ゲート電極２８の表面およびシリコン基板１１のバイポーラトランジスタ１が形成される領域を覆うようにスペーサ絶縁膜４２を形成する工程と、スペーサ絶縁膜４２を表面から所定の厚み分エッチングすることにより、シリコン基板１１のバイポーラトランジスタ１が形成される領域にスペーサ絶縁膜４２を所定の厚み分残した状態でゲート電極２８の側面を覆うサイドウォール絶縁膜３０を形成する工程とを備える。 （もっと読む）

【課題】トランジスタのゲート耐圧に合せた複数の降伏電圧をもつツェナーダイオードを用いることなく、ゲート保護特性の安定化及び集積回路の集積度向上を実現できるレイアウトを有する半導体集積回路を提供する。
【解決手段】半導体集積回路は、ハイサイドトランジスタ及びローサイドトランジスタよりなるプッシュプル回路と、レベルシフト回路と、ゲート保護回路とを有する高耐圧出力回路を備える。ゲート保護回路は、ツェナーダイオードと、Ｐ型の不純物がドーピングされたＰ型不純物領域よりなる、ツェナーダイオードによる降伏電圧を分圧する分圧抵抗とを有する。分圧抵抗は、Ｎ型の不純物がドーピングされたＮ型不純物領域に囲まれるように配置されている。 （もっと読む）

【課題】 この発明は、半導体基板またはメタル配線層を介して伝播するノイズを遮蔽・低減することができる半導体集積回路装置を提供する。
【解決手段】 この発明は、半導体基板１０上に形成される複数の半導体素子２９で形成される回路部１１と、複数のメタル配線層１００と、半導体基板１００に形成される拡散層２１，２２を備える半導体集積回路装置において、半導体基板１０に回路部１１を取り囲むように形成される拡散層からなる拡散層ガードリング３０と、拡散層ガードリング３０上に設けられる複数のメタル配線層１００間並びに拡散層３０間とを接続するビア４１を備える第１のメタルガードリング３１と、前記回路部上に蓋をするように配置されたメタル配線からなる第２のメタルガードリング３２と、により、回路部１１を立体的に囲うガードリング部３４を構成する。 （もっと読む）

【課題】本発明は、ガードリングのＮ型領域に櫛状の凹凸を持たせることにより、Ｐ−Ｎ接合面積を増やし、チップサイズを大きくすること無く、効果的にラッチアップ現象を抑制する相補型半導体集積回路装置に関する技術を提供するものである。
【解決手段】第１の導電型の半導体基板上に形成された入出力回路部と、内部回路部と前記入出力回路部と、前記内部回路部との間にガードリング領域を備え、前記ガードリング領域が、回路電源もしくは、基板電位に接続された第２導電型ガードリング領域と、前記第２導電型ガードリング領域を３次元的に包含する第１導電型ガードリング領域を備え、前記第２導電型ガードリング領域が、半導体基板の表面上に、櫛状の構造を備える。 （もっと読む）

【課題】従来の半導体装置では、ＩＳＯを構成するＰ型の埋込層の横方向拡散幅が広がる等により、ＩＳＯの形成領域が狭め難いという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の基板６上に２層のＥＰＩ７、８が形成される。基板６及びＥＰＩ７、８には、ＩＳＯ１、２、３が形成され、複数のアイランドに区分される。ＩＳＯ１は、Ｌ−ＩＳＯ９、Ｍ−ＩＳＯ１０及びＵ−ＩＳＯ１１が連結し、形成される。そして、Ｌ−ＩＳＯ９とＵ−ＩＳＯ１１との間にＭ−ＩＳＯ１０が配置され、Ｌ−ＩＳＯ９の横方向拡散幅Ｗ１が狭められる。この構造により、ＩＳＯ１の形成領域が狭められる。 （もっと読む）

【課題】 スリムな細長の集積回路装置及びこれを含む電子機器の提供。
【解決手段】集積回路装置１０は、第１及び第２の電源線の間にプッシュプル接続され、チャージポンプ動作によりその接続ノードＮＤに第１及び第２の電源線のいずれかの電圧を出力するための第１及び第２のトランジスタＮＴｒ１、ＰＴｒ１と、接続ノードＮＤと電気的に接続されると共に、その一端に所与の電圧が印加されるフライングコンデンサの他端と電気的に接続されるパッドＰＤとを含む。第１及び第２のトランジスタＮＴｒ１、ＰＴｒ１の少なくとも一方の一部又は全部と重なるように、該第１及び第２のトランジスタＮＴｒ１、ＰＴｒ１の少なくとも一方の上層にパッドＰＤが配置される。 （もっと読む）

【課題】 工程の増加なく高電源電圧回路部に十分なラッチアップ耐性を持たせつつ、低電源電圧回路部においても高電源電圧回路部と同じトレンチ分離を使用しながら高い素子集積度を持った半導体装置を得る。
【解決手段】 トレンチ分離構造を有する半導体装置において、高電源電圧回路部には少なくとも一つのウエル領域とＭＯＳ型トランジスタが形成されて成り、ウエル領域の端部近傍にラッチアップを防止するためのキャリア捕獲領域を有し、キャリア捕獲領域の深さはトレンチ分離領域の深さよりも深くした。また、高電源電圧回路部内に形成されたキャリア捕獲領域は、高電源電圧回路部に形成されたＭＯＳ型トランジスタのソースあるいはドレイン領域と同一の拡散層にて形成した。 （もっと読む）

【課題】パッドと接地間に接続されるＭＯＳＦＥＴにおけるリーク電流を減少させる。
【解決手段】入力信号用または出力信号用のパッドＰＡＤと、パッドＰＡＤと接地間に接続され、ゲート端子およびバックゲートを共通に接続するｎ型ＭＯＳＦＥＴＭ１ａと、ｎ型ＭＯＳＦＥＴＭ１ａのゲート端子およびバックゲートの電位ＶｂをパッドＰＡＤの電位Ｖｉｎに基づいて制御する電位制御回路１０と、を備える。電位制御回路１０は、ｎ型ＭＯＳＦＥＴＭ２、Ｍ３を備え、ｎ型ＭＯＳＦＥＴＭ１ａは、ゲート端子およびバックゲートを、ｎ型ＭＯＳＦＥＴＭ２、Ｍ３のそれぞれのバックゲートおよびドレインに接続し、ｎ型ＭＯＳＦＥＴＭ２は、ソースを接地し、ゲート端子を抵抗Ｒを介してパッドＰＡＤに接続し、ｎ型ＭＯＳＦＥＴＭ３は、ソースをパッドＰＡＤに接続し、ゲート端子を接地する。 （もっと読む）

【課題】クランプ回路に用いられるダイオードがエピタキシャル層に水平方向に形成され、チップサイズが縮小され難いという問題を解決し、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）耐量を向上させた半導体装置を提供する。
【解決手段】半導体装置１は、基板２及びエピタキシャル層３に渡り、Ｎ型の埋込拡散層６とＰ型の埋込拡散層７が重畳して形成されている。そして、Ｎ型の拡散層９が、Ｐ型の埋込拡散層７と重畳するように形成されている。この構造により、ＰＮ接合領域１５を有するダイオードＤ１とＰＮ接合領域１７を有するダイオードＤ２が、エピタキシャル層３の深さ方向（Ｙ軸方向）に形成されている。そして、双方向型ダイオード１の水平方向（Ｘ軸方向）の広がりを防止し、チップサイズを縮小することができる。 （もっと読む）

【課題】従来の半導体装置では、分離領域を構成するＰ型の埋込拡散層の横方向拡散幅が広がる等により、分離領域の形成領域が狭め難いという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板６上にエピタキシャル層７が形成されている。基板６及びエピタキシャル層７には、分離領域１、２、３が形成され、複数の素子形成領域に区分されている。分離領域１は、Ｐ型の埋込拡散層８、９及びＰ型の拡散層１０が連結し、形成されている。そして、Ｐ型の埋込拡散層８とＰ型の拡散層１０との間にＰ型の埋込拡散層９が配置されることで、Ｐ型の埋込拡散層８の横方向拡散幅Ｗ１が狭められる。この構造により、分離領域１の形成領域が狭められる。 （もっと読む）

【課題】ＥＭやＥＳＤに対して有利となる半導体集積回路装置を提供する。
【解決手段】複数のＩ／Ｏセル（１７）と、上記Ｉ／Ｏセル上の複数の配線層により形成された電源配線と、上記電源配線よりも上位の層で、上記Ｉ／Ｏセルに対応する位置に形成されたボンディングパッド（１１）と、上記Ｉ／Ｏセルを上記ボンディングパッドに電気的に接続可能な引き出し領域（３１，３２）とを設ける。上記電源配線は、第１電源配線（１５）と第２電源配線（１６）とを含み、上記Ｉ／Ｏセルは、上記第１電源配線に接続される第１素子（Ｄ１，ＱＰ１）と、上記第２電源配線に接続される第２素子（Ｄ２，ＱＮ１）とを含む。上記第１素子を上記第１電源配線側に配置し、上記第２素子を上記第２電源配線側に配置する。第１電源配線や第２電源配線は、上記Ｉ／Ｏセル上の複数の配線層により大電流を許容できるので、ＥＭやＥＳＤに対して有利となる。 （もっと読む）

【課題】電極パッドの個数の増加に伴う半導体チップのサイズの増加を抑制しつつ、静電気放電の能力低下を招かない半導体集積回路装置を提供する。
【解決手段】外部接続用の複数個の電極パッド１ａ、１ｂは、千鳥状に配置されている。スクライブ領域３に近い側の電極パッド１ａと入出力セル２とは、それ等のスクライブ領域３側の端部の位置はほぼ同位置に設定されて配置されている。静電気放電に対する保護回路６、７が配置され、これ等はスクライブ領域３に近い側から順に、電源側保護回路７、接地側保護回路６が位置する。電極パッド１ａと自己の入力出力セル２の接地側保護回路７との中心位置相互間の離隔、及び電極パッド１ｂと自己の入力出力セル２の接地側保護回路７との中心位置相互間の離隔とは、短く且つ各入出力セル２相互間でほぼ等距離となり、静電気放電に対する耐性が強くなる。 （もっと読む）

【課題】チップ面積の増大を抑えながら、パワートランジスタの周辺回路へ流れる電流を抑制し誤動作を防止した半導体装置を提供する。
【解決手段】Ｐ型半導体基板１と、Ｐ型半導体基板１上に選択的に形成されたＰ型ウェル層２と、Ｐ型ウェル層２上に選択的に形成されたＮ＋型ソース層５と、Ｐ型ウェル層２上にあってＮ＋型ソース層５と離間して形成されたＮ＋型ドレイン層６（Ｎ型電界緩和層７）と、第Ｎ＋型ソース層５及びＮ＋型ドレイン層６上に絶縁膜１６を介して形成されたゲート電極１７と、Ｐ型ウェル層２を囲うように、即ちＰ型ウェル層２とＮ型ウェル層３との間にＰ型半導体基板１を掘り下げて形成された第１トレンチ４と、第１トレンチ４内に形成されたＮ＋型拡散層１２とを備え、Ｐ型ソース層５とＮ型拡散層１２とが電気的に同電位にされた構成とする。 （もっと読む）

【課題】体格の小型化とともにラッチアップ耐量を高めることのできる半導体装置を提供する。
【解決手段】トレンチ４は、半導体基板１ｐの、ロジック回路領域２の端部と入力保護素子領域３の端部との間の略中央に、これら両領域間を横切るように、ロジック回路領域２及び入力保護素子領域３の先端が到達する深さＤｃ及びＤｒよりも深い深さＤｔにて、また、ロジック回路領域２及び入力保護素子領域３の長さＬｃ及びＬｒよりも長い長さＬｔにて、形成されている。そして、トレンチ４内部には、該トレンチ４内壁に接するように、接地電位ＧＮＤに設定される電極５ｐが、例えばポリシリコン等の導電材料を用いて、例えば高濃度のＰ型にて形成されている。さらに、高濃度Ｐ型の不純物領域６ｐが、トレンチ４の全周囲に形成されている。 （もっと読む）

【課題】従来の半導体装置では、コンタクトホールを介して抵抗体と配線層とが接続していたため、抵抗体と基板との寄生容量が低減し難いという問題があった。
【解決手段】本発明の半導体装置では、チタンナイトライド（ＴｉＮ）膜から成る抵抗体２５が、絶縁層２６上で、直接、配線層２８、２９と接続している。この構造により、抵抗体２５と配線層２８、２９との接触面積を増大させ、接触抵抗が低減される。更に、抵抗体２５とエピタキシャル層３との離間距離Ｌ１を広げることで、抵抗体２５での寄生容量を低減し、半導体装置の高周波特性を向上させることができる。 （もっと読む）

【課題】過電圧に伴う大きな電流を効果的に逃がせる出力保護回路を、回路サイズを縮小した状態で提供する。
【解決手段】半導体基板主面上に選択的に形成されたフィールド酸化膜９に内外を区画するガードバンド領域４が形成され、ガードバンド領域４に囲まれた主面部分に高耐圧トランジスタＱＨとともに出力保護トランジスタＱＬが形成され、出力保護トランジスタと高耐圧トランジスタとはドレイン１４を共通にし、出力保護トランジスタのゲート電極１５はその一部が高耐圧トランジスタのドレイン１４のフィールド酸化膜９の上面に重なり合う状態に構成され、そのフィールド酸化膜９の下部にＮ型低濃度領域５が形成され、出力保護トランジスタのゲート酸化膜１１は高耐圧トランジスタのゲート酸化膜１０より薄く形成され、出力保護トランジスタのソース（６）はガードバンド領域４に接している。 （もっと読む）

【課題】高耐圧第二領域を設け、縦型パワーデバイスの高耐圧接合終端構造、集積回路ユニット間を分離する高耐圧接合終端構造、ｎチャネルまたはｐチャネルの高耐圧横型ＭＯＳＦＥＴの高耐圧接合終端構造などとし、配線が横切っても耐圧が低下せずに高耐圧が維持でき、かつ製造コストの低い高耐圧ＩＣを提供すること。
【解決手段】第一の出力配線６１と第二の出力配線６２下の電界強度を弱めるために、ＧＤＵ１を取り囲む第一の高耐圧接合終端構造ＨＶＪＴ１と、ＧＤＵ１内およびＬＳＵ内に形成される横型ＭＯＳＦＥＴを取り囲む第二の高耐圧接合終端構造ＨＶＪＴ２とが同一構造の高耐圧接合終端構造ＨＶＪＴで構成され、かつ一体となっている。 （もっと読む）

【課題】 ショットキーバリアダイオードの逆オフリーク電流が大きくなりすぎるという問題があった。
【解決手段】 本発明の半導体装置では、Ｎ型のエピタキシャル層３に形成されるＰ型の第１のアノード拡散層５と、前記第１のアノード拡散層５を取り囲むように形成され、当該第１のアノード拡散層５よりも不純物濃度の低い第２のアノード拡散層９Ａと、前記エピタキシャル層３に形成されるＮ型のカソード拡散層７Ａ，８Ａと、前記第１及び第２のアノード拡散層５，９Ａ上に形成されたショットキーバリア用金属層１４とを有することを特徴とする。 （もっと読む）

【課題】高耐圧でありながらオン抵抗が低く、ターンオフ時間が短く、安定動作が可能な半導体装置を提供する。
【解決手段】この半導体装置１は、ソース、ドレインおよびゲート電極をそれぞれ含むとともに、互いにドレイン領域が接続されるとともに、互いにゲート電極同士が接続されたＮＭＯＳＦＥＴ１１およびＰＭＯＳＦＥＴ１２を含むインバータ１４と、コレクタ（Ｃ）、ベース（Ｂ）およびエミッタ（Ｅ）を含むとともに、インバータ１４の出力がベース（Ｂ）に入力されるｐｎｐ型のバイポーラトランジスタ１３とを備えている。 （もっと読む）