【課題】直接に交流電源及び直流電源に応用でき、過流過電圧保護機能がある定電流源部品を提供する。
【解決手段】当該部品には、シリコン基板１、于シリコン基板１正面に形成した酸化層、酸化層正面に所在するドレイン金属、ソース金属、グリッド金属、シリコン基板１に植え込んだＰ＋保護リング５０、Ｎ＋ドレイン領域５２、Ｎ＋ソース領域５３、Ｎ＋ソース領域５３に所在するＰ＋下敷領域５１、Ｎ＋ドレイン領域５２とＮ＋ソース領域５３の間を接続するＮ−通路領域５４を有して、ドレイン金属、ソース金属がそれぞれＮ＋ドレイン領域５２、Ｎ＋ソース領域５３、Ｐ＋下敷領域５１に接続して、ソース金属、グリッド金属が接続金属で接続する。 （もっと読む）

【課題】バイポーラトランジスタの所望の特性が出なくなるのを抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置は、バイポーラトランジスタ１と、素子分離絶縁膜１７および素子分離絶縁膜１６と、ベース・コレクタ間分離絶縁膜１８とを備えている。また、ベース・コレクタ間分離絶縁膜１８と素子分離絶縁膜１６との間に埋込コレクタ領域１２のリーチスルー領域１２ａが配置されており、ベース電極２０および２１は、それぞれ、ベース・コレクタ間分離絶縁膜１８および素子分離絶縁膜１７に乗り上げるように配置されており、素子分離絶縁膜１７のベース電極２０が乗り上げている部分およびベース・コレクタ間分離絶縁膜１８のベース電極２１が乗り上げている部分の厚みは、バイポーラトランジスタ１が形成される領域以外の領域に形成される素子分離絶縁膜１６の厚みよりも大きい。
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【課題】効果的にゲッタリングが行えるＳＯＩ構造の半導体装置を提供する。
【解決手段】ＳＯＩ基板１００を用いたＳＯＩ構造の半導体装置において、活性層３となるシリコン基板に対してＡｒイオンを注入することにより格子歪み層４を形成する。これにより、格子歪み層４をゲッタリングサイトとして機能させることが可能となる。また、Ａｒイオンのドーズ量を調整し、格子歪み層４の引張り応力が１１ＭＰａ以上かつ２７ＭＰａ以下となるようにする。これにより、ゲッタリングサイトとして機能させつつ、リーク電流の発生を抑制することが可能となる。 （もっと読む）

【課題】デジタルブロックより発生するノイズから、アナログブロックにおける所定の半導体素子、または、所定の半導体素子群を確実に保護することを目的とする。
【解決手段】本発明に係る半導体装置は、半導体基板２１と、半導体基板２１上面に領域を区分して配置され、デジタル回路が形成された領域であるデジタルブロック１とアナログ回路が形成された領域であるアナログブロック２とを備える。そして、アナログブロック２における所定の半導体素子群３を平面視で囲んで半導体基板２１上に設けられた基板電位固定領域２０と、基板電位固定領域２０に接続され、外部から所定の電位が付与されるパッドと８を備える。 （もっと読む）

【課題】高耐圧で、かつ、オン抵抗を十分に小さくすることが可能な半導体装置を提供する。
【解決手段】この半導体装置１は、Ｐ型の半導体層６と、半導体層６の主表面上の所定領域にゲート絶縁膜４を介して配置されたゲート電極５とを備え、半導体層６は、ゲート電極５の下側を覆うように形成されたＮ^-型ウェル領域１１と、Ｎ^-型ウェル領域１１内の主表面側に形成されたＰ^-型ボディ領域１２と、Ｐ^-型ボディ領域１２内の主表面側で、かつ、ゲート電極５の一方（矢印Ａ方向）側に形成されたＮ⁺型ソース領域１３と、Ｎ^-型ウェル領域１１内の主表面側で、かつ、ゲート電極５の他方（矢印Ｂ方向）側に形成されたＮ⁺型ドレイン領域１５と、Ｐ^-型ボディ領域１２の真下でない位置で、かつ、少なくともＮ⁺型ドレイン領域１５の真下の位置に形成され、Ｎ⁺型ドレイン領域１５に接続されたＮ⁺型埋め込み領域１６とを含む。 （もっと読む）

【課題】ブリッジ回路のＭＯＳＦＥＴを１つのチップに形成した場合に、寄生トランジスタによる寄生効果で素子が破壊されることを防ぐ。
【解決手段】ｎオフセット領域６にアノード電極１５を設けてショットキー接合１６を形成する。順方向バイアスされる可能性のあるＰＮ接合に並列に多数キャリアデバイスであるショットキーバリアダイオードを接続することで、ＰＮ接合が順バイアスされ少数キャリアが発生しないようにし、寄生効果を抑制する。 （もっと読む）

【課題】電源保護回路と入出力回路とが隣接あるいは近接して配置されても、ラッチアップ耐性低下を抑制することのできる半導体装置を提供する。
【解決手段】入出力回路２のＮ^＋拡散層２２１およびＰ^＋拡散層２２２の配置に対して、電源保護回路１のサイリスタ１１を形成するＰ^＋拡散層２１１、Ｎ^＋拡散層２１２、Ｐ^＋拡散層２１３、Ｎ^＋拡散層２１４は、Ｎ^＋拡散層２２１、Ｐ^＋拡散層２２２の並びに合わせた同じ並びに、一列に配置され、ＶＳＳに接続されてサイリスタ１１のカソードとなるＮ^＋拡散層３１２が、入出力回路２内でＩ／Ｏに接続されるＰ^＋拡散層３２１から遠い位置に配置され、ＶＤＤに接続されてサイリスタ１１のアノードとなるＰ^＋拡散層３１３が、入出力回路２内でＶＤＤに接続されるＮ^＋拡散層３２２から近い位置に配置されている。 （もっと読む）

【課題】素子分離部の製造工程が増加するのを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】この発明の半導体装置１００の製造方法は、半導体基板１１を準備する工程と、互いに隣接する素子領域間に素子分離絶縁膜１２を形成する工程と、半導体基板１１の電界効果型トランジスタ２が形成される領域Ｂと、互いに隣接する素子領域間に配置される素子分離領域Ｃとに不純物を導入することにより、電界効果型トランジスタ２が形成される領域Ｂを覆うｐウェル２２と、素子分離領域Ｃの素子分離絶縁膜１２の下面に接触するように配置されるｐウェル２８とを同時に形成する工程とを備えている。 （もっと読む）

【課題】従来の保護ダイオードは、降伏特性が急峻でなく、定電圧ダイオードとしての良質な特性が得られない問題があった。また、保護ダイオードは大部分がＭＯＳトランジスタと別工程で形成するため、工程数の削減、コストの削減が進まない問題があった。
【解決手段】ＭＯＳトランジスタと同一の単結晶基板にｐ−型不純物領域、ｎ＋型不純物領域を環状に設けｎｐｎ接合を形成する。ｎｐｎ接合を複数設ける場合は、それぞれ離間して同心円の環状に設ける。降伏特性が急峻となるため、良好な定電圧ダイオード特性を得られる。また、ＭＯＳトランジスタの製造プロセスを利用して形成できるので、合理化、コストダウンに寄与する。更に耐圧に応じてｎｐｎ接合数を選択することにより、耐圧の制御も容易となる。 （もっと読む）

【課題】十分な放電能力を有するＥＳＤ保護素子を備えた半導体装置を提供する。
【解決手段】基板１３０上にＥＳＤ保護素子１００を備えた半導体装置であって、ＥＳＤ保護素子１００は、基板１３０内に形成されたｐ型ウェル領域１０１と、ｐ型ウェル領域１０１に形成された素子分離領域１０９と、素子分離領域１０９で取り囲まれた活性領域１４０上に形成されたｎ型ＥＳＤ保護トランジスタ１２０と、ｐ型ウェル領域１０１上に形成され、素子分離領域１０９を挟んで活性領域１４０を取り囲むｐ型ガードリング領域１０６と、ｐ型ウェル領域１０１上に形成され、活性領域１４０とｐ型ガードリング領域１０６との間に形成されたｎ型カソード領域１０７とを備えている。ｎ型カソード領域１０７と活性領域１４０との間には素子分離領域１０９が形成されている。 （もっと読む）

【課題】同一チップ内にショットキーバリアダイオードを備える半導体装置およびその製造技術において、信頼性を向上させる。
【解決手段】ｐ型の半導体基板１の主面Ｓ１上に形成された、ｎ型のｎウェル領域ｗ１ｎと、その中の一部に形成された、ｎウェル領域ｗ１ｎよりも不純物濃度の高いｎ型カソード領域ｎＣａ１と、それを環状に囲むようにして形成されたｐ型ガードリング領域ｐｇと、ｎ型カソード領域ｎＣａ１とｐ型ガードリング領域ｐｇとを一体的に覆い、かつ、それぞれに電気的に接続するようにして形成されたアノード導体膜ＥＡと、ｐ型ガードリング領域ｐｇの外側に分離部２を隔てて形成されたｎ型カソード導通領域ｎＣｂと、これを覆い、かつ、電気的に接続するようにして形成されたカソード導体膜ＥＣとを有し、アノード導体膜ＥＡとｎ型カソード領域ｎＣａ１とはショットキー接続されていることを特徴とする。 （もっと読む）

【課題】１０Ｖ以上のリード破壊耐圧を有する高耐圧回路を備えた半導体装置を実現することのできる技術を提供する。
【解決手段】１８Ｖ系高耐圧駆動回路１ＨＶの高耐圧用ｎＭＩＳ４のソースを構成するｎ型半導体領域７およびドレインを構成するｎ型半導体領域７をそれぞれ囲んで、ｐ型第１ウェル３にｎ型第２ウェル８を形成し、ソースを構成するｎ型半導体領域７を囲むｎ型第２ウェル８とドレインを構成するｎ型半導体領域７を囲むｎ型第２ウェル８との間にｐ型チャネルストッパ層１３を形成し、ｎ型第２ウェル８とｐ型第１ウェル３との界面より深く、ｐ型第１ウェル３と基板２との界面より浅い領域に、ｐ型第１ウェル３またはｐ型チャネルストッパ層１３よりも不純物濃度の高いｐ型埋め込み層１６を形成する。 （もっと読む）

【課題】従来に比して静電破壊に対する耐量（ＥＳＤ耐量）を向上させた半導体装置を提供することを主たる目的とする。
【解決手段】Ｐ型の半導体基板１の表面にＮ型のエピタキシャル層２が形成され、エピタキシャル層２の表面にはＰ型のウェル層４が形成されている。ウェル層４の表面の所定領域にはソース層５及びドレイン層６が形成され、チャネル領域上にはゲート電極７が形成されている。ウェル層４の表面には複数のＰ＋型のＢＧ層８が、平面的に見た場合にソース層５で周囲が囲まれるようにして、なおかつゲート電極７が延びる方向に沿って一定間隔をおいて複数形成されている。また、ＢＧ層８上にはコンタクトホール１４及び配線層１８が形成されている。このように、ＢＧ層８及びコンタクトホール１４は、ＭＯＳトランジスタ構造の全面に渡ってバランス良く形成されている。 （もっと読む）

【課題】半導体装置の耐電圧を高めることにより、信頼性の高い半導体装置を提供する。
【解決手段】
シリコン層１１２中に誘電体分離膜１２０を閉ループ状に形成することによりシリコン層１１２中のｎ−型半導体層領域１３０を絶縁分離し、その内側に拡散抵抗１３１を形成する。ｎ−型半導体層領域１３０の四隅部には誘電体分離膜１２０に少なくともその一部が接するようにｐ型不純物拡散領域１７０が形成される。サージ電圧が印加されたとしても、ｎ−型半導体層領域１３０とｐ型不純物拡散領域１７０とによりｐｎ接合が形成されているため、サージ電圧が欠陥に集中することを防ぎ、誘電体分離膜１２０の破壊を防止することができる。 （もっと読む）

【課題】 静電放電の保護効果を有するパネルと電子装置を提供する。
【解決手段】 パネル基板、及び前記パネル基板上に堆積された複数のパターン化された導電層を含む静電放電の保護効果を有するパネルであって、前記パネルは、アレイ表示域と駆動回路域を有し、前記パターン化された導電層の中の１つの第１導電層は、前記駆動回路域内に複数のほぼ重複したパターンを有し、前記第１導電層は、その他にダミーバーを有し、前記重複性パターンの端パターンの外端に設置され、且つ前記ダミーバーが前記パネルで電力を供給されて操作した時に、電気的に浮動状態となるように設計されており、絶縁物によって任意の電源と絶縁されるため、前記ダミーバーが前記端パターンを保護し、静電放電のダメージを防ぐことができるパネル。 （もっと読む）

【課題】層間絶縁膜をドライエッチングしてコンタクトホールを形成する際に、高耐圧トランジスタのゲート絶縁膜が受けるダメージを低減できるようにした半導体装置の製造方法を提供する。
【解決手段】シリコン基板１上にＨＶトランジスタ１０のゲート電極１３と、ＬＶトランジスタ２０のゲート電極２３と、ダミーゲート電極５３とを同時に形成する工程と、シリコン基板１上に層間絶縁膜３０を形成する工程と、層間絶縁膜３０を部分的にドライエッチングして、ゲート電極１３、２３、ダミーゲート電極５３上にそれぞれコンタクトホール３１、３３、３４を形成する工程と、を含み、コンタクトホール３１、３３、３４を形成する工程では、コンタクトホール３１の底面からゲート電極１３の表面が露出すると同時に、又はそれよりも前に、コンタクトホール３４の底面からダミーゲート電極５３の表面が露出するように層間絶縁膜３０をエッチングする。 （もっと読む）

【課題】セミコンダクタ・オン・インシュレータ（ＳＯＩ）基板（１２０）のバルク半導体領域（１１６）とコンタクトする導電素子（１１０、３１０、４１０ａ、４１０ｂ、５１０）を形成する方法が提供される。
【解決手段】第１の開口部（２２８）は、トレンチ分離領域（１２４）の上を覆う共形層（１２６）に形成される。トレンチ分離領域（１２４）は、基板（１２０）のＳＯＩ層（１０８）と端部を共有してもよい。誘電体層（１１４）は、共形層（１２６）およびトレンチ分離領域（１２４）の上面を覆って付着されるのが望ましい。次に、誘電体層（１１４）および共形層（１２６）の第１の開口部（２２８）を通って延びる第２の開口部（４１６）を形成することができる。バルク半導体領域（１１６）の一部および共形層の上面（１２８、３２８、４１４ａ、４１４ｂ、５１４）は、第２の開口部（４１６）内に露出されるのが望ましい。その後、第２の開口部（４１６）は、金属または半導体のうちの少なくとも１つで充填されて、バルク半導体領域（１１６）および共形層（１２６）の上面（１２８、３２８、４１４ａ、４１４ｂ、５１４）の露出部分とコンタクトする導電素子（１１０、３１０、４１０ａ、４１０ｂ、５１０）を形成することができる。 （もっと読む）

【課題】静電保護回路が内部回路の通常動作を妨げない半導体装置の提供。
【解決手段】静電保護回路は、入出力端子１０に接続されたドレイン、接地端子１２に接続されソース及びソース・ドレイン間上の酸化膜上に形成され入出力端子１０に接続されたメタル電極からなるＮＷ−ＮＷフィールドトランジスタ４と、フィールドトランジスタと並列に接続された静電保護素子６を備え、ＮＷ−ＮＷフィールドトランジスタ４は、入出力端子１０と接地端子１２との間に内部回路２の動作電圧よりも大きい電圧が印加されたときにスナップバックし始め、かつスナップバックした後の動作電圧が内部回路２の動作電圧よりも大きくなるように設定され、静電保護素子６は、入出力端子１０と接地端子１２との間に内部回路の動作電圧よりは大きくＮＷ−ＮＷフィールドトランジスタがスナップバックし始める電圧よりも小さい電圧が印加されたときに動作するように設定されている。 （もっと読む）

【課題】改良された静電放電（ＥＳＤ）保護回路、より詳細には、集積回路（ＩＣ）の保護回路におけるデバイス帯電モデル（ＣＤＭ）ストレスの場合に対する改良を提供すること。
【解決手段】本発明は、集積回路（ＩＣ）のためのデバイス帯電モデル（ＣＤＭ）静電放電（ＥＳＤ）保護回路を提供する。ＥＳＤ保護回路は、第１の導電タイプの基板と、基板上の第１のウェルに形成され、パッドに結合された第２の導電タイプのＭＯＳ構成部分と、第１のウェルと基板を隔離するための第１のウェルと基板との間に形成された第２の導電タイプを有する隔離ウェル／領域と、を含む。加えて、回路は、隔離されたウェル／領域に結合されたＥＳＤクランプを含む。通常電力の動作中、ＥＳＤクランプは開放されている。ＣＤＭ ＥＳＤ事象中、基板およびＭＯＳ構成部分内に蓄積されたＣＤＭ電荷は、ＩＣへの損傷を防止するためにＥＳＤクランプにより取り除かれる。 （もっと読む）

【課題】半導体集積回路の静電破壊強度、ラッチアップ強度等を向上させる。また、静電破壊強度、ラッチアップ強度等のばらつきを無くして、半導体集積回路として一定の品質を保証する。
【解決手段】静電破壊保護セルＥＣ１において、第１のＮＰＮ型バイポーラトランジスタ３及び第２のＮＰＮ型バイポーラトランジスタ４（静電破壊保護素子の一例）は、Ｐ＋型の半導体層からなる分離領域６によって囲まれており、他の素子から電気的に分離されている。この分離領域６の幅ＷＢ１は、内部回路５０を形成している素子を互いに分離する分離領域７の幅ＷＢ２より広く形成されている。これにより、静電破壊強度、ラッチアップ強度等を向上させる効果を得ることができる。そのような効果を十分に発揮させるために、分離領域６の幅ＷＢ１は、分離領域７の幅ＷＢ２（通常は、その半導体集積回路の最小のデザインルールで設計される）より２倍以上広いことが好ましい。 （もっと読む）