SOI(Silicononinsulator)構造の半導体装置およびその製造方法
【課題】効果的にゲッタリングが行えるSOI構造の半導体装置を提供する。
【解決手段】SOI基板100を用いたSOI構造の半導体装置において、活性層3となるシリコン基板に対してArイオンを注入することにより格子歪み層4を形成する。これにより、格子歪み層4をゲッタリングサイトとして機能させることが可能となる。また、Arイオンのドーズ量を調整し、格子歪み層4の引張り応力が11MPa以上かつ27MPa以下となるようにする。これにより、ゲッタリングサイトとして機能させつつ、リーク電流の発生を抑制することが可能となる。
【解決手段】SOI基板100を用いたSOI構造の半導体装置において、活性層3となるシリコン基板に対してArイオンを注入することにより格子歪み層4を形成する。これにより、格子歪み層4をゲッタリングサイトとして機能させることが可能となる。また、Arイオンのドーズ量を調整し、格子歪み層4の引張り応力が11MPa以上かつ27MPa以下となるようにする。これにより、ゲッタリングサイトとして機能させつつ、リーク電流の発生を抑制することが可能となる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、シリコン基板によって構成された支持基板の表面にシリコン酸化膜を介してシリコン層によって構成されるSOI層(活性層)が備えられたSOI基板を用いて構成されたSOI構造の半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
従来、SOI基板もしくはSOI構造の半導体装置において、基板起因及び工程起因の重金属汚染をゲッタリングする従来技術として例えば特許文献1〜3に示されるものがある。
【0003】
特許文献1では、多結晶シリコン薄膜層をゲッタリングに利用するものが開示されている。具体的には、将来支持基板に適用するシリコン基板の貼り合わせ前の段階でシリコン表面に多結晶シリコン薄膜を形成しておく。また、それとは別に将来活性層に適用するシリコン基板の表面に酸化膜を形成すると共に、剥離用のHイオンを注入した基板を用意する。そして、多結晶シリコン薄膜が形成されたシリコン基板と酸化膜が形成されたシリコン基板を貼り合わせたのち、活性層側の基板をHイオン注入部位で剥離することで埋込酸化膜と支持基板の間に多結晶シリコン薄膜層があるSOI基板を形成する。このように多結晶シリコン薄膜層が備えられたSOI基板において、多結晶シリコン薄膜層をゲッタリングに利用する。
【0004】
特許文献2では、活性層と埋込酸化膜との間に多結晶シリコン薄膜層を設けることで、特許文献3では、活性層中の埋め込み酸化膜近傍にSiもしくはPを1×1015/cm2以上イオン注入した領域を設けることで、活性層中の重金属汚染のゲッタリングを行っている。
【特許文献1】特許第3484961号公報
【特許文献2】特開平02−260428号公報
【特許文献3】特許第2908150号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかしながら、特許文献1に示される方法では、Fe、Ni等の酸化膜中の拡散速度が著しく遅い重金属による汚染については、埋込酸化膜によって支持基板への拡散がブロックされて活性層中に閉じ込められるために、効果はない。
【0006】
また、特許文献2、3に示される方法では、多結晶シリコン薄膜層もしくはSiイオン注入領域を利用しているため、活性層に設けたPN接合の空乏層がゲッタリング領域まで伸びた際に、多結晶シリコン層の結晶粒界もしくはSiイオン注入で生じた多量の点欠陥に誘起された欠陥がリーク電流の発生源となってしまうという問題がある。また、1×1015/cm2以上のPイオン注入領域を利用する場合、イオン注入領域がn+型の導電層となるため同領域内で空乏層は殆ど伸びないものの、素子によっては特性が変化してしまうという問題も生じる。
【0007】
本発明は上記点に鑑みて、効果的にゲッタリングが行えるSOI構造の半導体装置を提供することを目的とする。さらに、リーク電流の発生も抑制でき、かつ、素子の特性変化を防止することもできるSOI構造の半導体装置およびその製造方法を提供することも目的とする。
【課題を解決するための手段】
【0008】
上記目的を達成するため、請求項1に記載の発明では、シリコン単結晶からなるシリコン基板(1)と、第1導電型のシリコン単結晶からなる活性層(3)と、シリコン基板(1)と活性層(3)との間に埋め込まれた埋込絶縁層(2)とを有してなるSOI基板(100)と、SOI基板(100)における活性層(3)内の表層部に第2導電型層(5、8、9)が形成されることにより、第1導電型で構成された活性層(3)と第2導電型層(5、8、9)とによるPN接合が備えられたSOI構造の半導体装置であって、活性層(3)に、該活性層(3)を構成するシリコンの結晶格子が歪むことにより構成され、ゲッタリングサイトとして機能する格子歪み層(4)が備えられていることを特徴としている。
【0009】
このように、SOI基板(100)を用いたSOI構造の半導体装置において、活性層(3)に対して格子歪み層(4)を形成している。このため、格子歪み層(4)を効果的にゲッタリングサイトとして機能させることが可能となる。
【0010】
例えば、請求項2に記載の発明のように、格子歪み層(4)に発生する内部応力が、活性層(3)の厚さをX[μm]とし、埋込絶縁層の厚さをY[μm]とした場合に、内部応力[MPa]≧|−0.78X+22.8Y−18.5|の数式を満たすように内部応力の下限値を設定することで、効果的にゲッタリングサイトとして機能させられる。
【0011】
また、請求項3に記載の発明のように、格子歪み層(4)に発生する内部応力が、活性層(3)の厚さをX[μm]とし、埋込絶縁層の厚さをY[μm]とした場合に、内部応力[MPa]≦|−0.78X+22.8Y−34.5|の数式を満たすようにすると好ましい。このように、格子歪み層(4)の内部応力の上限値を設定することにより、応力誘起欠陥によるリーク電流を防止することが可能になる。なお、内部応力を絶対値として表しているが、内部応力側をマイナス(−)、圧縮応力側をプラス(+)の内部応力として表しているためである。
【0012】
例えば、請求項4に記載の発明のように、活性層(3)の厚さを5μmとし、埋込絶縁層の厚さを0.5μmとした場合に、格子歪み層(4)に発生する内部応力が11MPa以上であれば良い。
【0013】
また、請求項5に記載の発明のように、活性層(3)の厚さを5μmとし、埋込絶縁層の厚さを0.5μmとした場合に、格子歪み層(4)に発生する内部応力が27MPa以下であれば良い。
【0014】
また、請求項6に記載の発明のように、格子歪み層(4)が、カソードルミネセンス法で分析した波長λが1535nmのときのD1線の発光強度のピーク値をD1線ピーク強度とし、波長λが1130nmであるT0線の発光強度のピーク値をT0線ピーク強度とした場合に、T0線ピーク強度に対するD1線ピーク強度の比が1/3以下となるようにすると好ましい。
【0015】
このように、T0線ピーク強度に対するD1線ピーク強度の比が1/3以下となるように、例えばArのイオン注入により格子歪み層(4)を形成して、そのドーズ量を調整することにより格子歪み層(4)に発生する応力を調整することで、リーク電流を抑制することが可能となる。
【0016】
また、請求項7に記載の発明のように、格子歪み層(4)が、カソードルミネセンス法で分析した波長λが1279nmのときのGcenter線の発光強度のピーク値をGcenter線ピーク強度とし、波長λが1130nmであるT0線での発光強度のピーク値をT0線ピーク強度とした場合に、T0線ピーク強度に対するD1線ピーク強度の比が5/7以下となるようにしても良い。
【0017】
このように、T0線ピーク強度に対するD1線ピーク強度の比が5/7以下となるようにしても、リーク電流を抑制することが可能となる。
【0018】
さらに、請求項8に記載の発明のように、格子歪み層(4)の内部に存在する結晶欠陥の平均の直径が15nm以下となるようにしても良い。
【0019】
このように、結晶欠陥のサイズの平均が直径15nm以下という転位を生じさせると考えられる直径以下であれば、リーク電流の発生を抑制できると考えられる。より好ましくは、請求項9に記載の発明のように、格子歪み層(4)の内部に存在する結晶欠陥の平均の直径が0nmより大きく15nm以下であると良い。
【0020】
また、請求項10に記載の発明のように、活性層(3)に第2導電型層としてウェル層(5)が形成されている場合において、活性層(3)のうち、ウェル層(5)が形成される素子形成領域とは別の非素子形成領域に、ボロンを拡散させた不純物拡散領域(40)を格子歪み層(4)とは別に形成すると好ましい。
【0021】
このようにすれば、ボロン拡散領域に偏析し易い金属不純物をゲッタリングすることができるため、格子歪み層でゲッタリングしきれない量のFe汚染が発生した場合に、ウェル層(5)をp型で構成するのであれば、ウェル層(5)にFeが濃縮することを防止でき、ウェル層(5)の上に形成するゲート酸化膜の品質をより向上させること及び活性層(3)とウェル層(5)との間の接合リークを抑制することが出来る。
【0022】
この場合、請求項11に記載の発明のように、ウェル層(5)をp型で構成するのであれば、不純物拡散領域(40)をウェル層(5)よりもp型不純物濃度が高濃度となるようにすると好ましい。これにより、よりボロン拡散領域に偏析し易い金属不純物のゲッタリング効果を高めることが可能となる。例えば、請求項12に記載の発明のように、不純物拡散領域(40)のボロンの不純物濃度を1×1018cm-3以上とすると好ましい。
【0023】
また、以上のようなSOI構造の半導体装置の製造方法において、請求項13に記載の発明のように、ゲート酸化膜を形成する前に熱酸化を行った後、該熱酸化により形成された酸化膜を希HFにより除去する犠牲酸化を行う工程を含むようにすると良い。
【0024】
このような犠牲酸化工程を行えば、LOCOS酸化膜形成時に同膜近傍に生成した副生成物を除去出来ると共にFeのような酸化膜中に偏析し易い金属不純物をゲート酸化前に除去出来るため、次に形成するゲート酸化膜(10)の品質をより向上させることが出来る。
【0025】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【0026】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【0027】
(第1実施形態)
本発明の第1実施形態について説明する。図1は、本実施形態にかかるSOI構造の半導体装置の断面図である。この図を参照して、本実施形態のSOI構造の半導体装置の構成について説明する。
【0028】
図1に示すように、単結晶シリコンにて構成された支持基板となるシリコン基板1上に、厚さ0.1〜数μmのシリコン酸化膜からなる埋込絶縁層2が形成され、埋込絶縁層2上に厚さ1〜数十μmの単結晶シリコンからなるn型の活性層3が形成されることでSOI基板100が構成されている。活性層3内にはゲッタリングサイトとして格子歪み層4が形成される。この格子歪み層4は、活性層3を構成するシリコンの格子構造が歪んで構成されたものである。この格子歪み層4の詳細については後述する。
【0029】
活性層3内の表層部には、活性層3と異なる導電型であるp型ウェル層(不純物拡散層)5が形成されている。このp型とされたp型ウェル層5とn型とされた活性層3により、PN接合が構成されている。
【0030】
p型ウェル層5の周囲は、トレンチ絶縁分離構造6およびLOCOS酸化膜7にて分離され、これにより各素子毎の分離が為されている。そして、このように素子分離されたp型ウェル層5の表層部に、互いに離間するようにn+型ソース領域8およびn+型ドレイン領域9が備えられている。
【0031】
また、これらn+型ソース領域8およびn+型ドレイン領域9の間におけるp型ウェル層5の表層部をチャネル領域として、当該チャネル領域の上にはゲート酸化膜10が形成されている。このゲート酸化膜10の上にドープトPoly−Siにて構成されたゲート電極11が形成されていると共に、ゲート電極11およびゲート酸化膜10を覆うように層間絶縁膜12が形成され、層間絶縁膜12およびゲート酸化膜10を貫通するように形成されたコンタクトホール12aを通じて配線13がn+型ソース領域8およびn+型ドレイン領域9にそれぞれ接続されている。そして、配線13および層間絶縁膜12を覆うようにパッシベーション膜14が形成されることにより、PN接合を有するSOI基板100にMOSFETが形成されたSOI構造の半導体装置が構成されている。
【0032】
次に、このように構成された本実施形態にかかるSOI構造の半導体装置の製造方法について説明する。図2は、SOI基板100の製造工程を示した断面図であり、図3は、図2に示す製造工程を経て得たSOI基板100を用いて図1に示すSOI構造の半導体装置を製造するときの製造工程を示した断面図である。以下、これらの図を参照して、SOI基板100の製造方法を説明したのち、SOI構造の半導体装置の製造方法を説明する。
【0033】
まず、最初に、SOI基板100の製造方法について説明する。
【0034】
〔図2(a)に示す工程〕
デバイスが形成される活性層3を構成するための単結晶シリコン基板20を用意する。このシリコン基板20としては、例えば、CZ基板で導電型n型(ドープ材:リン)のシリコンよりなる基板で、結晶面方位が<100>であり、抵抗率1〜50Ωcmのものを用いる。
【0035】
〔図2(b)に示す工程〕
シリコン基板20の所望の深さにゲッタリングサイトとして機能する格子歪み層4を形成する。例えば、シリコン基板20の表面に熱酸化により厚さ20nmの熱酸化膜21を形成し、200keV以下(例えば、100keV)の電圧を印加してArイオンをドーズ量を5×1012/cm2以上かつ3×1014/cm2未満(例えば、1×1014atoms/cm2)でイオン注入する。
【0036】
これにより、Arイオン注入ダメージによってシリコンの結晶格子に歪みが発生し、格子歪み層4が形成される。更に、図4に示すように格子歪み層4の内部応力はイオン注入する際のドーズ量や元素の種類により変化させることが出来るため、適切な内部応力範囲内に調整することが可能となる。このとき、活性層3に形成する素子の特性に影響を及ぼすのを避けるために、イオン注入する元素としてはシリコン中で電気的に不活性な中性元素を用いている。例えば、Ar以外にはHe、Ne、Kr、Xe、C、O、Siのいずれか、もしくはそれらの組み合わせを用いることができる。このように、本実施形態の格子歪み層4は、Arイオン等のようなシリコン中で電気的に不活性な原子を注入してシリコンの結晶格子に歪みを生じさせた領域のことを意味している。
【0037】
〔図2(c)に示す工程〕
シリコン基板20を希フッ酸溶液中に浸漬して表面の熱酸化膜21をエッチング除去する。
【0038】
〔図2(d)に示す工程〕
シリコン基板20と同一表面積を有する支持基板側の単結晶シリコンよりなるシリコン基板1を用意し、このシリコン基板1の表面に熱酸化により0.1〜5.0μm、好ましくは0.5〜3.0μmの厚さの酸化膜22を形成する。
【0039】
〔図2(e)に示す工程〕
格子歪み層4を形成したシリコン基板20と酸化膜22を有するシリコン基板1をSC1洗浄液で洗浄し、格子歪み層4を形成した側のシリコン面と酸化膜22が密着するように2つの基板1、20を重ね合わせて密着させる。次に、酸素又は窒素雰囲気中において900〜1200℃で30〜120分間熱処理して、シリコン面及び酸化膜22を介して2つの基板を強固に貼り合わせる。これにより、酸化膜22にてシリコン基板20とシリコン基板1との間に埋め込まれた埋込絶縁層2が構成される。
【0040】
〔図2(f)に示す工程〕
格子歪み層4を形成した活性層3を構成するためのシリコン基板20の表面を研磨して0.5〜数十μm、好ましくは5〜20μmの厚さにするとともに平滑化する。これにより、シリコン基板20にて活性層3が構成される。このようにして、SOI基板100が完成し、この後、このSOI基板100を用いてSOI構造の半導体装置を形成する。なお、本実施形態では、支持基板側のシリコン基板に埋込絶縁層2とする酸化膜22を形成することとしたが、活性層3を構成するシリコン基板20に形成した酸化膜21を埋込絶縁層2としても良いし、両方のシリコン基板1、20に酸化膜22を形成して貼り合わせても良い。
【0041】
次に、図3を用いて、SOI構造の半導体装置の製造方法について説明する。
【0042】
〔図3(a)に示す工程〕
活性層3の表面を厚さ40nm程度の熱酸化膜31で覆い、この熱酸化膜31の上にフォトレジスト32を成膜する。そして、フォトリソグラフィ工程にてフォトレジスト32のうちのp型ウェル層5の形成予定領域を開口させたのち、フォトレジスト32をマスクとして例えば240keVのエネルギーでボロンを2×1013cm-2程度イオン注入することにより、選択的にボロンを注入する。
【0043】
〔図3(b)に示す工程〕
フォトレジスト32の残部を除去したのち、窒素雰囲気にて例えば1150℃で90分間熱処理を行って注入されたボロンを拡散する。これにより、p型ウェル層5を形成される。
【0044】
なお、図示しないが、SOI基板100にCMOSを構成する場合には、p型ウェル層5と同様の工程によりn型ウェル層も形成する。例えば、フォトレジスト(図示せず)を再度成膜したのち、フォトリソグラフィ工程にてフォトレジストのうちのn型ウェル層の形成予定領域を開口させたのち、フォトレジストをマスクとしてリンを例えば500keVのエネルギーで8×1012cm-2程度イオン注入する。そして、フォトレジスト膜の残部を除去したのち、窒素雰囲気にて例えば1000℃で30分間熱処理を行ってリンを拡散し、n型ウェル層を形成する。
【0045】
〔図3(c)に示す工程〕
熱酸化膜31の上にSi3N4膜(図示せず)をLP−CVD方法でおよそ150〜200nmの厚さ堆積する。このSi3N4膜にフォトレジスト(図示せず)を成膜したのち、フォトリソグラフィ工程にてフォトレジストのうちのトレンチ絶縁分離構造6の形成予定領域を開口させ、フォトレジストを用いてSi3N4膜および熱酸化膜31をドライエッチングにて選択的に除去する。これにより、Si3N4膜および熱酸化膜31のうち、各々の素子形成領域を別区画に絶縁分離できる所望の位置を選択的に除去して活性層3を露出させることができる。
【0046】
続いて、Si3N4膜をマスクとして、活性層3をドライエッチングすることでトレンチ6aを形成したのち、必要に応じてケミカルドライエッチングをすることで、トレンチ6aの表層のエッチングダメージ層を除去する。次に、トレンチ6aの側壁部及び底部に熱酸化膜を例えば100nmの厚さで形成した後、CVD膜を堆積してトレンチを埋め戻し、トレンチ絶縁分離構造6を形成する。このとき、CVD膜としては、ノンドープ多結晶シリコン膜、PもしくはBドープ多結晶シリコン膜、酸化膜、窒化膜等を適用でき、堆積方法としては、LP―CVD、プラズマCVD、常圧CVD方法等を適用できる。
【0047】
次に、いわゆるLOCOS酸化法により、LOCOS酸化膜7を形成する。すなわち、フォトレジストを成膜したのち、フォトリソグラフィ工程にてフォトレジストのうちのLOCOS酸化膜7の形成予定領域を開口させ、フォトレジストをマスクとしたドライエッチングによりSi3N4膜を選択的に除去して熱酸化膜を露出させる。そして、残されているフォトレジストの残部を除去したのち、Si3N4膜をマスクとして例えば1000℃の水蒸気雰囲気で400〜500分間熱酸化を行うことで、LOCOS酸化膜7を形成する。
【0048】
その後、Si3N4膜をリン酸でエッチング除去して、更に熱酸化膜を希HFにより除去したのち、例えば水蒸気雰囲気で850℃で熱酸化を行い所定の厚さのゲート酸化膜10を形成する。その際、ゲート酸化膜10を形成する前に例えば1000℃で熱酸化を行い厚さ40nmの酸化膜を形成後希HFによりこれを除去するいわゆる犠牲酸化を行うと、LOCOS酸化膜7形成時に同膜近傍に生成した副生成物を除去出来ると共にFeのような酸化膜中に偏析し易い金属不純物をゲート酸化前に除去出来るため、次に形成するゲート酸化膜10の品質をより向上させることが出来る。
【0049】
〔図3(d)に示す工程〕
ドープトPoly−Si膜を堆積したのち、これをパターニングしてゲート電極11を形成する。すなわち、ドープトPoly−Si膜の上にフォトレジストを成膜したのち、フォトリソグラフィ工程にてフォトレジストのうちのゲート電極11の形成予定領域を残してそれ以外を除去し、フォトレジストをマスクとしたドライエッチングにより、ドープトPoly−Si膜を所望の位置に選択的に残存させてゲート電極11を形成する。そして、更にゲート電極11をマスクとしてウェルと異なる導電型となる不純物をイオン注入したのち、窒素雰囲気中で熱処理することにより、n+型ソース領域8およびn+型ドレイン領域9を形成する。これにより、NchMOSFETが形成される。
【0050】
なお、図示しないが、同様の方法によりn型ウェル層にPchMOSFETを形成する。
【0051】
〔図3(e)に示す工程〕
ゲート電極11を含む基板表面全域に層間絶縁膜12を形成したのち、フォトリソグラフィ工程により層間絶縁膜12に対してコンタクトホール12aを形成する。そして、層間絶縁膜12の上に金属層を成膜したのち、これをパターニングすることにより、コンタクトホール12aを通じてゲート電極11やn+型ソース領域8およびn+型ドレイン領域9に電気的に接続された配線13を形成する。その後、パッシベーション膜14を形成することにより、SOI構造の半導体装置が完成する。
【0052】
続いて、このようにして製造したSOI構造の半導体装置に関して、内部応力に関する評価を行った。具体的には、半導体装置を厚さ方向に劈開し、顕微ラマン分光法により劈開面の内部応力を評価した。
【0053】
また、このようにして製造した半導体装置のゲッタリング能力を次のように評価した。まず、図2(f)の工程において、格子歪み層4を形成したSOI基板100に素子形成工程の高温熱処理である窒素雰囲気で1150℃、350分間の熱処理を加えた後、その活性層3表面にNiを約5×1012atoms/cm2の濃度で塗布し、窒素雰囲気で1000℃で1時間の熱処理により内部に拡散させた。
【0054】
次に、活性層3表面酸化膜、活性層3、埋込絶縁層2(BOX(Buried Oxide)層)、支持基板表層(埋込絶縁層2側の界面から約1μmまで)を段階的にエッチングして、その溶液中のNi濃度をICP−MSで測定することにより、Ni濃度の深さ方向分布を測定した。具体的には、表面酸化膜と埋込絶縁層2はHF溶液により各々1段階で、活性層3は混酸溶液により活性層3の表面から約1μmステップで5段階に分割して、支持基板表層は混酸溶液により1段階で測定した。さらに、素子形成工程の高温熱処理によるゲッタリング能力への影響を見るため、窒素雰囲気で1150℃、350分間の熱処理を加えた条件とNi塗布前には熱処理を加えない条件の2通りで同様の評価を行った。その結果、ゲッタリング能力に相違は見られなかった。
【0055】
また、このようにして製造したSOI構造の半導体装置の接合リーク電流を次のように評価した。すなわち、n型のシリコン基板1をグランドとし、p型ウェル層5を負電圧とする逆電位をシリコン基板20とp型ウェル層5の間に印加して、活性層3内の空乏層が格子歪み層4まで十分伸びるp型ウェル層5の電圧が−40Vとなる条件でのリーク電流で評価した。
【0056】
図5は、活性層3の厚みを5μmとし、埋込絶縁層2の厚みを0.5μmとした場合の格子歪み層4のゲッタリング能力と内部応力との関係を示したグラフである。この図における縦軸の格子歪み層4のNi捕獲率は、Ni汚染総量(活性層3の表面の酸化膜〜支持基板となるシリコン基板1の表層のNi濃度の総和)に対する格子歪み層4(活性層3の埋込絶縁層2側の界面から約2μmの領域)中のNi濃度の割合である。この図から判るように、引張り応力11MPa以上で十分なゲッタリング能力を有している。
【0057】
また、図6は、活性層3の厚みを5μmとし、埋込絶縁層2の厚みを0.5μmとした場合の格子歪み層4の接合リーク電流と内部応力との関係を示したグラフである。この図から判るように、引張り応力27MPaを超えるとリーク電流が生じている。このリーク電流は大きな引張り応力が発生したことにより誘起された欠陥、つまり応力誘起欠陥によるものと考えられる。このため、引張り応力27MPa以下とすることにより、応力誘起欠陥によるリーク電流を防止することが可能になると言える。
【0058】
ただし、図5および図6のグラフは、上述したように活性層3の厚みを5μmとし、埋込絶縁層2の厚みを0.5μmとした条件下のものであるが、これらの厚みを変更した場合には、ゲッタリング能力を有する引張り応力の下限値や、応力誘起欠陥によるリーク電流の防止に有効な引張り応力の上限値が変動する。図7は、活性層3の厚さ(SOI厚)を5μmと15μmとした場合に、埋込絶縁層2の厚さ(BOX厚)を変更したときに発生する内部応力の関係を調べた結果を示したグラフである。なお、内部応力がプラス(+)であれば圧縮応力、マイナス(−)であれば引張り応力であることを示している。
【0059】
この図に示されるように、活性層3の厚さを一定としても埋込絶縁層2の厚さが変わるとこれらの間に発生する内部応力が変わる。このため、内部応力が変動しても格子歪み層4がゲッタリングサイトとして機能し、かつ、リーク電流を抑制できるようにするためには、格子歪み層4の引張り応力の下限値をこれら内部応力を含めた値にする必要がある。実験結果より、例えば埋込絶縁層2の厚さが0.5μmの場合と1.3μmの場合でそれぞれ図中に示したような右下がりのグラフが描けることが確認できた。このグラフより、内部応力は下記の数式1にて定義される。ただし、下記の数式1のうち、Xは活性層3の厚さ[μm]を示し、Yは埋込絶縁層2の厚さ[μm]を示している。
【0060】
(数1)
内部応力[MPa]=−0.78X+22.8Y−18.5
したがって、格子歪み層4に発生する引張り応力の下限値が上記数式で規定される内部応力以上となるようにすること、つまり次の数式2を満たすことで、ゲッタリング能力を確実に得ることが可能となる。なお、内部応力を絶対値として表しているが、引張り応力側をマイナスの内部応力として表しているためである。
【0061】
(数2)
格子歪み層4の引張り応力[MPa]≧|−0.78X+22.8Y−18.5|
また、格子歪み層4に発生する引張り応力の上限値についても、同様のことが言える。これについても同様のことが言え、次の数式3を満たすことにより、リーク電流を効果的に抑制することが可能となる。なお、本式は、上記下限値を規定する式に対して、活性層3の厚みを5μmとし、埋込絶縁層2の厚みを0.5μmとしたときの下限値11MPaと上限値27MPaの差を数式2に加味したものである。
【0062】
(数3)
格子歪み層4の引張り応力[MPa]≦|−0.78X+22.8Y−34.5|
さらに、PN接合部のリーク電流と結晶欠陥との関係を調べるべく、Arイオンのドーズ量を変化させることにより格子歪み層4における結晶欠陥のサイズを調整し、この結晶欠陥のサイズとPN接合部のリーク電流の発生の有無について調べた。図8は、その結果を調べた図であり、図8(a)はArイオンのドーズ量とPN接合部のリーク電流の関係を示したグラフ、図8(b)〜(d)は、Arイオンのドーズ量と格子歪み層4中の結晶欠陥のサイズの関係を示した図である。
【0063】
図8(a)に示されるように、Arイオンを注入していないとき、および、ドーズ量が1×1014cm-2の場合にはPN接合部のリーク電流は発生していないが、3×1014cm-2の場合および1×1015cm-2の場合にはPN接合部のリーク電流が発生している。これら各ドーズ量のときの格子歪み層4中の結晶欠陥のサイズは、図8(b)〜(d)に示されるように、1×1014cm-2のときには平均の直径約5nm、3×1014cm-2および1×1015cm-2のときには平均の直径は15nmよりも大きかった。そして、結晶欠陥の平均の直径が15nmを超えると、図8(c)、(d)に示されるように転位が発生していることも確認された。
【0064】
このことから、結晶欠陥のサイズが直径15nm以下のように、転位を生じさせると考えられる直径以下であれば、リーク電流の発生を抑制できると考えられる。
【0065】
さらに、注入されたArイオンのドーズ量と結晶欠陥との関係をより詳細に調べるべく、カソードルミネセンス(CL)分析により、Arイオンのドーズ量を変化させた場合の波長λに対する発光強度(Intensity)の関係を調べた。この関係を図9(a)〜(e)に示す。
【0066】
図9(a)〜(e)は、それぞれドーズ量を5×1012cm-2、3×1013cm-2、1×1014cm-2、3×1014cm-2とした場合の上記関係を示している。この図に示されるD1線(λ=1535nm)は転位に起因して発光するときの波長に該当する線であり、T0線(λ=1130nm)はSi−Si結合している一般的なシリコン原子に起因して発光するときの波長に該当する線であり、Gcenter線(λ=1279nm)はシリコンの格子間に存在する未結合のシリコン原子に起因して発光するときの波長に該当する線である。
【0067】
図9(a)〜(e)に示されるように、Arイオンのドーズ量が少ないときにはD1線で発光強度がピークとなる強度(以下、D1線ピーク強度という)が小さく、ほとんど現れないが、Arイオンのドーズ量が3×1014cm-2と多くなるとD1線強度が大きくなってくる。これは、Arイオンのドーズ量が増えることにより転位が発生したことを示している。したがって、D1線ピーク強度が所定値以下となる場合には転位がほとんど発生していないと考えられるため、これを満たすようにArイオンのドーズ量を設定する必要がある。
【0068】
ただし、発光強度は測定条件などによって変動するため、単にD1線ピーク強度を考慮しただけではリーク電流に影響を及ぼす程のものであるか否かが判らない。このため、D1線ピーク強度を相対的な値として把握できるように、Si−Si結合している一般的なシリコン原子に起因して発光するときの波長であるT0線の発光強度のピークとなる強度(以下、T0線ピーク強度という)に対するD1線ピーク強度の比を求めたところ、この比が1/3以下となると転位の影響が少なく、リーク電流を抑制することができることが確認できた。したがって、この比が1/3以下となるように、Arイオンのドーズ量を調整することにより、リーク電流を抑制することが可能となる。
【0069】
また、リーク電流は、転位に起因して生じるものだけでなく、シリコンの格子間に存在する未結合のシリコン原子に起因して生じるものもある。この未結合のシリコン原子に起因して発光するときの波長がGcenter線として表されているため、このGcenter線の発光強度のピークとなる強度(以下、Gcenter線ピーク強度という)に関しても所定値以下となるようにすれば、よりリーク電流を抑制することが可能となる。
【0070】
ただし、Gcenter線ピーク強度に関しても測定条件などによって変動するため、単にGcenter線ピーク強度を考慮しただけではリーク電流に影響を及ぼす程のものであるか否かが判らない。このため、Gcenter線ピーク強度を相対的な値として把握できるように、T0線ピーク強度に対するGcenter線ピーク強度の比を求めたところ、この比が5/7以下となると転位の影響が少なく、リーク電流を抑制することができることが確認できた。したがって、この比が5/7以下となるように、Arイオンのドーズ量を調整することにより、リーク電流を抑制することが可能となる。
【0071】
参考として、本実施形態のようなSOI構造の半導体装置について、PN接合部の空乏層がゲッタリングサイトとして機能する格子歪み層4に到達した際の接合リーク電流を調べたところ、1×10-8A/mm2以下にできており、3×10-9A/mm2以下となっているものも確認できた。
【0072】
以上説明したように、本実施形態では、SOI基板100を用いたSOI構造の半導体装置において、活性層3となるシリコン基板に対してArイオンを注入することにより格子歪み層4を形成している。このため、格子歪み層4をゲッタリングサイトとして機能させることが可能となる。また、Arイオンのドーズ量を調整し、格子歪み層4の引張り応力が11MPa以上かつ27MPa以下となるようにしている。このため、ゲッタリングサイトとして機能させつつ、リーク電流の発生を抑制することが可能となる。
【0073】
例えば、格子歪み層4に形成される結晶欠陥が転位を発生させない程度のサイズにすれば良く、結晶欠陥の平均の直径が例えば15nm以下となるようにArイオンのドーズ量を調整すればよい。また、カソードルミネセンス法により、T0線ピーク強度に対するD1線ピーク強度の比が1/3以下となるように、より好ましくはT0線ピーク強度に対するGcenter線ピーク強度の比が5/7以下となるようにArイオンのドーズ量を調整しても良い。
【0074】
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してp型ウェル層5とは別に不純物拡散領域を形成するものであり、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。
【0075】
図10は、本実施形態にかかるSOI構造の半導体装置の断面図である。この図に示すように、素子形成領域の周辺となる非素子形成領域にも、p型ウェル層5と同様なp型不純物が注入および拡散された不純物拡散領域40が形成してある。具体的には、p型不純物としてボロンを用いて不純物拡散領域40を形成している。
【0076】
このような不純物拡散領域40を非素子形成領域に形成しておくことによって、Feのようなボロン拡散領域に偏析し易い金属不純物をこの領域でゲッタリングできる。このため、格子歪み層4でゲッタリングしきれない量のFe汚染が発生した場合に、p型ウェル層5にFeが濃縮することを防止でき、p型ウェル層5の上に形成するゲート酸化膜10の品質をより向上させること及びp型ウェル層5の接合リークを抑制することが出来る。
【0077】
なお、このような不純物拡散領域40の形成工程に関しては、通常のフォトリソグラフィ工程にてフォトレジストをパターニングしたのち、p型不純物であるボロンのイオン注入及び熱拡散により行うことが可能であるが、p型ウェル層5と同時に形成すると製造工程の簡略化を図ることが可能となる。すなわち、上記第1の実施形態で示した図3(a)に示す工程でフォトレジストをパターニングする際に、不純物拡散領域40の形成予定領域も開口させ、フォトレジストをマスクとしてp型不純物であるボロンをイオン注入することによりp型ウェル層5の形成予定領域と同時に不純物拡散領域40の形成予定領域にもボロンを注入させ、その後、窒素雰囲気で例えば1150℃で90分間熱処理を行ってボロンを拡散させることで、p型ウェル層5と同時に不純物拡散領域40を形成することが可能となる。
【0078】
ただし、不純物拡散領域40をp型ウェル層5と別工程により形成する場合には、不純物拡散領域40の不純物濃度がp型ウェル層5よりも濃くなるように、例えば不純物拡散領域のボロンの不純物濃度が1×1018cm-3以上となるようにボロンのドーズ量を調整すれば、よりボロン拡散領域に偏析し易い金属不純物のゲッタリング効果を高めることが可能となる。
【0079】
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対してp型ウェル層5を無くしたものであり、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。
【0080】
図11は、本実施形態にかかるSOI構造の半導体装置の断面図である。この図に示すように、活性層3をp型の単結晶シリコンにて構成し、この活性層3にn+型ソース領域8およびn+型ドレイン領域9を直接形成した構造としている。このような構造では、活性層3とn+型ソース領域8およびn+型ドレイン領域9とによりPN接合が構成され、PN接合を有するMOSFETが形成されたSOI構造の半導体装置となる。
【0081】
このような構造に関しても、ゲッタリングサイトとして機能する格子歪み層4を形成することにより、第1実施形態と同様の効果を得ることができる。
【0082】
(第4実施形態)
本発明の第4実施形態について説明する。本実施形態は、第1実施形態に対してp型ウェル層5を無くすと共に、活性層3を薄膜化した薄膜SOI構造を採用したものであり、その他に関してはほぼ第1実施形態と同様であるため、異なる部分についてのみ説明する。
【0083】
図12は、本実施形態にかかるSOI構造の半導体装置の断面図である。この図に示すように、活性層3をp型の単結晶シリコンにて構成し、トレンチ絶縁分離構造6にて素子毎の絶縁分離が為されている。そして、活性層3にn+型ソース領域8およびn+型ドレイン領域9を直接形成した構造としている。このような構造では、活性層3とn+型ソース領域8およびn+型ドレイン領域9とによりPN接合が構成され、PN接合を有するMOSFETが形成されたSOI構造の半導体装置となる。
【0084】
また、n+型ソース領域8およびn+型ドレイン領域9よりもチャネル領域側には、これらn+型ソース領域8およびn+型ドレイン領域9と接するように電界緩和層8a、9aが形成されている。そして、ゲート電極11の側壁を覆うように酸化膜などの絶縁膜からなるサイドウォール15が備えられていると共に、サイドウォール15にて分離されるようにして、n+型ソース領域8およびn+型ドレイン領域9やゲート電極11の表面にシリサイド膜8b、9b、11aが形成されることにより、サリサイド構造が構成されている。そして、シリサイド膜8b、9bを通じてn+型ソース領域8およびn+型ドレイン領域9と各配線13とが電気的に接続されていると共に、シリサイド膜11aを通じて図示しない配線とゲート電極11とが電気的に接続されている。
【0085】
このような構造に関しても、ゲッタリングサイトとして機能する格子歪み層4を形成することにより、第1実施形態と同様の効果を得ることができる。
【0086】
(他の実施形態)
上記実施形態では、SOI基板100の製造方法として、図2に示す製造工程を例に挙げて説明したが、SOI基板100の製造方法自体は従来より知られている様々な手法(例えば、特開2000−332021号公報に記載されている手法)のいずれを用いても良い。
【0087】
上記実施形態では、p型ウェル層5を備えたSOI構造の半導体装置として、MOSFETを備えた半導体装置を例に挙げて説明したが、この他の素子を備えた半導体装置、例えばバイポーラトランジスタを備えた半導体装置に適用しても構わない。
【0088】
また、上記各実施形態では、埋込絶縁層2を熱酸化膜22等で構成する場合について説明したが、熱酸化膜22だけに限らず、例えばCVD膜、窒化膜、ONO膜などを用いても良い。
【0089】
さらに、上記実施形態では、第1導電型をn型、第2導電型をp型とする場合に本発明を適用したが、第1導電型をp型、第2導電型をn型とする場合についても本発明を適用できる。
【0090】
また、上記実施形態では、格子歪み層4に内部応力として引張り応力が発生する場合を例に挙げて説明したが、内部応力として圧縮応力が発生する場合についても、引張り応力が発生する場合と同様のことが言える。そして、格子歪み層4に発生する内部応力が圧縮応力である場合、上記各数式や内部応力の上限値および下限値の関係などについても、引張り応力が発生する場合と同じ関係となる。
【図面の簡単な説明】
【0091】
【図1】本発明の第1実施形態におけるSOI構造の半導体装置の断面図である。
【図2】図1に示すSOI構造の半導体装置の製造に用いられるSOI基板100の製造工程を示した断面図である。
【図3】図2に示す製造工程を経て得たSOI基板100を用いて図1に示すSOI構造の半導体装置を製造するときの製造工程を示した断面図である。
【図4】イオン注入する際のドーズ量や元素の種類と格子歪み層4の内部応力との関係を示したグラフである。
【図5】格子歪み層4のゲッタリング能力と内部応力との関係を示したグラフである。
【図6】活性層3の厚さ(SOI厚)を5μmと15μmとした場合に、埋込絶縁層2の厚さ(BOX厚)を変更して内部応力の関係を調べた結果を示したグラフである。
【図7】格子歪み層4の接合リーク電流と内部応力との関係を示したグラフである。
【図8】(a)はArイオンのドーズ量とPN接合部のリーク電流の関係を示したグラフ、(b)〜(d)は、Arイオンのドーズ量と格子歪み層4中の結晶欠陥のサイズの関係を示した図である。
【図9】カソードルミネセンス(CL)分析により、Arイオンのドーズ量を変化させた場合の波長λに対する発光強度(Intensity)の関係を調べた結果を示す図である。
【図10】本発明の第2実施形態にかかるSOI構造の半導体装置の断面図である。
【図11】本発明の第3実施形態にかかるSOI構造の半導体装置の断面図である。
【図12】本発明の第4実施形態にかかるSOI構造の半導体装置の断面図である。
【符号の説明】
【0092】
1…シリコン基板、2…埋込絶縁層、3…活性層、4…格子歪み層、5…p型ウェル層、6…トレンチ絶縁分離構造、6a…トレンチ、7…LOCOS酸化膜、8…n+型ソース領域、9…n+型ドレイン領域、10…ゲート酸化膜、11…ゲート電極、12…層間絶縁膜、12a…コンタクトホール、13…配線、14…パッシベーション膜、20…シリコン基板、21…熱酸化膜、22…酸化膜、31…熱酸化膜、32…フォトレジスト、40…不純物拡散領域、100…SOI基板
【技術分野】
【0001】
本発明は、シリコン基板によって構成された支持基板の表面にシリコン酸化膜を介してシリコン層によって構成されるSOI層(活性層)が備えられたSOI基板を用いて構成されたSOI構造の半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
従来、SOI基板もしくはSOI構造の半導体装置において、基板起因及び工程起因の重金属汚染をゲッタリングする従来技術として例えば特許文献1〜3に示されるものがある。
【0003】
特許文献1では、多結晶シリコン薄膜層をゲッタリングに利用するものが開示されている。具体的には、将来支持基板に適用するシリコン基板の貼り合わせ前の段階でシリコン表面に多結晶シリコン薄膜を形成しておく。また、それとは別に将来活性層に適用するシリコン基板の表面に酸化膜を形成すると共に、剥離用のHイオンを注入した基板を用意する。そして、多結晶シリコン薄膜が形成されたシリコン基板と酸化膜が形成されたシリコン基板を貼り合わせたのち、活性層側の基板をHイオン注入部位で剥離することで埋込酸化膜と支持基板の間に多結晶シリコン薄膜層があるSOI基板を形成する。このように多結晶シリコン薄膜層が備えられたSOI基板において、多結晶シリコン薄膜層をゲッタリングに利用する。
【0004】
特許文献2では、活性層と埋込酸化膜との間に多結晶シリコン薄膜層を設けることで、特許文献3では、活性層中の埋め込み酸化膜近傍にSiもしくはPを1×1015/cm2以上イオン注入した領域を設けることで、活性層中の重金属汚染のゲッタリングを行っている。
【特許文献1】特許第3484961号公報
【特許文献2】特開平02−260428号公報
【特許文献3】特許第2908150号公報
【発明の開示】
【発明が解決しようとする課題】
【0005】
しかしながら、特許文献1に示される方法では、Fe、Ni等の酸化膜中の拡散速度が著しく遅い重金属による汚染については、埋込酸化膜によって支持基板への拡散がブロックされて活性層中に閉じ込められるために、効果はない。
【0006】
また、特許文献2、3に示される方法では、多結晶シリコン薄膜層もしくはSiイオン注入領域を利用しているため、活性層に設けたPN接合の空乏層がゲッタリング領域まで伸びた際に、多結晶シリコン層の結晶粒界もしくはSiイオン注入で生じた多量の点欠陥に誘起された欠陥がリーク電流の発生源となってしまうという問題がある。また、1×1015/cm2以上のPイオン注入領域を利用する場合、イオン注入領域がn+型の導電層となるため同領域内で空乏層は殆ど伸びないものの、素子によっては特性が変化してしまうという問題も生じる。
【0007】
本発明は上記点に鑑みて、効果的にゲッタリングが行えるSOI構造の半導体装置を提供することを目的とする。さらに、リーク電流の発生も抑制でき、かつ、素子の特性変化を防止することもできるSOI構造の半導体装置およびその製造方法を提供することも目的とする。
【課題を解決するための手段】
【0008】
上記目的を達成するため、請求項1に記載の発明では、シリコン単結晶からなるシリコン基板(1)と、第1導電型のシリコン単結晶からなる活性層(3)と、シリコン基板(1)と活性層(3)との間に埋め込まれた埋込絶縁層(2)とを有してなるSOI基板(100)と、SOI基板(100)における活性層(3)内の表層部に第2導電型層(5、8、9)が形成されることにより、第1導電型で構成された活性層(3)と第2導電型層(5、8、9)とによるPN接合が備えられたSOI構造の半導体装置であって、活性層(3)に、該活性層(3)を構成するシリコンの結晶格子が歪むことにより構成され、ゲッタリングサイトとして機能する格子歪み層(4)が備えられていることを特徴としている。
【0009】
このように、SOI基板(100)を用いたSOI構造の半導体装置において、活性層(3)に対して格子歪み層(4)を形成している。このため、格子歪み層(4)を効果的にゲッタリングサイトとして機能させることが可能となる。
【0010】
例えば、請求項2に記載の発明のように、格子歪み層(4)に発生する内部応力が、活性層(3)の厚さをX[μm]とし、埋込絶縁層の厚さをY[μm]とした場合に、内部応力[MPa]≧|−0.78X+22.8Y−18.5|の数式を満たすように内部応力の下限値を設定することで、効果的にゲッタリングサイトとして機能させられる。
【0011】
また、請求項3に記載の発明のように、格子歪み層(4)に発生する内部応力が、活性層(3)の厚さをX[μm]とし、埋込絶縁層の厚さをY[μm]とした場合に、内部応力[MPa]≦|−0.78X+22.8Y−34.5|の数式を満たすようにすると好ましい。このように、格子歪み層(4)の内部応力の上限値を設定することにより、応力誘起欠陥によるリーク電流を防止することが可能になる。なお、内部応力を絶対値として表しているが、内部応力側をマイナス(−)、圧縮応力側をプラス(+)の内部応力として表しているためである。
【0012】
例えば、請求項4に記載の発明のように、活性層(3)の厚さを5μmとし、埋込絶縁層の厚さを0.5μmとした場合に、格子歪み層(4)に発生する内部応力が11MPa以上であれば良い。
【0013】
また、請求項5に記載の発明のように、活性層(3)の厚さを5μmとし、埋込絶縁層の厚さを0.5μmとした場合に、格子歪み層(4)に発生する内部応力が27MPa以下であれば良い。
【0014】
また、請求項6に記載の発明のように、格子歪み層(4)が、カソードルミネセンス法で分析した波長λが1535nmのときのD1線の発光強度のピーク値をD1線ピーク強度とし、波長λが1130nmであるT0線の発光強度のピーク値をT0線ピーク強度とした場合に、T0線ピーク強度に対するD1線ピーク強度の比が1/3以下となるようにすると好ましい。
【0015】
このように、T0線ピーク強度に対するD1線ピーク強度の比が1/3以下となるように、例えばArのイオン注入により格子歪み層(4)を形成して、そのドーズ量を調整することにより格子歪み層(4)に発生する応力を調整することで、リーク電流を抑制することが可能となる。
【0016】
また、請求項7に記載の発明のように、格子歪み層(4)が、カソードルミネセンス法で分析した波長λが1279nmのときのGcenter線の発光強度のピーク値をGcenter線ピーク強度とし、波長λが1130nmであるT0線での発光強度のピーク値をT0線ピーク強度とした場合に、T0線ピーク強度に対するD1線ピーク強度の比が5/7以下となるようにしても良い。
【0017】
このように、T0線ピーク強度に対するD1線ピーク強度の比が5/7以下となるようにしても、リーク電流を抑制することが可能となる。
【0018】
さらに、請求項8に記載の発明のように、格子歪み層(4)の内部に存在する結晶欠陥の平均の直径が15nm以下となるようにしても良い。
【0019】
このように、結晶欠陥のサイズの平均が直径15nm以下という転位を生じさせると考えられる直径以下であれば、リーク電流の発生を抑制できると考えられる。より好ましくは、請求項9に記載の発明のように、格子歪み層(4)の内部に存在する結晶欠陥の平均の直径が0nmより大きく15nm以下であると良い。
【0020】
また、請求項10に記載の発明のように、活性層(3)に第2導電型層としてウェル層(5)が形成されている場合において、活性層(3)のうち、ウェル層(5)が形成される素子形成領域とは別の非素子形成領域に、ボロンを拡散させた不純物拡散領域(40)を格子歪み層(4)とは別に形成すると好ましい。
【0021】
このようにすれば、ボロン拡散領域に偏析し易い金属不純物をゲッタリングすることができるため、格子歪み層でゲッタリングしきれない量のFe汚染が発生した場合に、ウェル層(5)をp型で構成するのであれば、ウェル層(5)にFeが濃縮することを防止でき、ウェル層(5)の上に形成するゲート酸化膜の品質をより向上させること及び活性層(3)とウェル層(5)との間の接合リークを抑制することが出来る。
【0022】
この場合、請求項11に記載の発明のように、ウェル層(5)をp型で構成するのであれば、不純物拡散領域(40)をウェル層(5)よりもp型不純物濃度が高濃度となるようにすると好ましい。これにより、よりボロン拡散領域に偏析し易い金属不純物のゲッタリング効果を高めることが可能となる。例えば、請求項12に記載の発明のように、不純物拡散領域(40)のボロンの不純物濃度を1×1018cm-3以上とすると好ましい。
【0023】
また、以上のようなSOI構造の半導体装置の製造方法において、請求項13に記載の発明のように、ゲート酸化膜を形成する前に熱酸化を行った後、該熱酸化により形成された酸化膜を希HFにより除去する犠牲酸化を行う工程を含むようにすると良い。
【0024】
このような犠牲酸化工程を行えば、LOCOS酸化膜形成時に同膜近傍に生成した副生成物を除去出来ると共にFeのような酸化膜中に偏析し易い金属不純物をゲート酸化前に除去出来るため、次に形成するゲート酸化膜(10)の品質をより向上させることが出来る。
【0025】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【0026】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【0027】
(第1実施形態)
本発明の第1実施形態について説明する。図1は、本実施形態にかかるSOI構造の半導体装置の断面図である。この図を参照して、本実施形態のSOI構造の半導体装置の構成について説明する。
【0028】
図1に示すように、単結晶シリコンにて構成された支持基板となるシリコン基板1上に、厚さ0.1〜数μmのシリコン酸化膜からなる埋込絶縁層2が形成され、埋込絶縁層2上に厚さ1〜数十μmの単結晶シリコンからなるn型の活性層3が形成されることでSOI基板100が構成されている。活性層3内にはゲッタリングサイトとして格子歪み層4が形成される。この格子歪み層4は、活性層3を構成するシリコンの格子構造が歪んで構成されたものである。この格子歪み層4の詳細については後述する。
【0029】
活性層3内の表層部には、活性層3と異なる導電型であるp型ウェル層(不純物拡散層)5が形成されている。このp型とされたp型ウェル層5とn型とされた活性層3により、PN接合が構成されている。
【0030】
p型ウェル層5の周囲は、トレンチ絶縁分離構造6およびLOCOS酸化膜7にて分離され、これにより各素子毎の分離が為されている。そして、このように素子分離されたp型ウェル層5の表層部に、互いに離間するようにn+型ソース領域8およびn+型ドレイン領域9が備えられている。
【0031】
また、これらn+型ソース領域8およびn+型ドレイン領域9の間におけるp型ウェル層5の表層部をチャネル領域として、当該チャネル領域の上にはゲート酸化膜10が形成されている。このゲート酸化膜10の上にドープトPoly−Siにて構成されたゲート電極11が形成されていると共に、ゲート電極11およびゲート酸化膜10を覆うように層間絶縁膜12が形成され、層間絶縁膜12およびゲート酸化膜10を貫通するように形成されたコンタクトホール12aを通じて配線13がn+型ソース領域8およびn+型ドレイン領域9にそれぞれ接続されている。そして、配線13および層間絶縁膜12を覆うようにパッシベーション膜14が形成されることにより、PN接合を有するSOI基板100にMOSFETが形成されたSOI構造の半導体装置が構成されている。
【0032】
次に、このように構成された本実施形態にかかるSOI構造の半導体装置の製造方法について説明する。図2は、SOI基板100の製造工程を示した断面図であり、図3は、図2に示す製造工程を経て得たSOI基板100を用いて図1に示すSOI構造の半導体装置を製造するときの製造工程を示した断面図である。以下、これらの図を参照して、SOI基板100の製造方法を説明したのち、SOI構造の半導体装置の製造方法を説明する。
【0033】
まず、最初に、SOI基板100の製造方法について説明する。
【0034】
〔図2(a)に示す工程〕
デバイスが形成される活性層3を構成するための単結晶シリコン基板20を用意する。このシリコン基板20としては、例えば、CZ基板で導電型n型(ドープ材:リン)のシリコンよりなる基板で、結晶面方位が<100>であり、抵抗率1〜50Ωcmのものを用いる。
【0035】
〔図2(b)に示す工程〕
シリコン基板20の所望の深さにゲッタリングサイトとして機能する格子歪み層4を形成する。例えば、シリコン基板20の表面に熱酸化により厚さ20nmの熱酸化膜21を形成し、200keV以下(例えば、100keV)の電圧を印加してArイオンをドーズ量を5×1012/cm2以上かつ3×1014/cm2未満(例えば、1×1014atoms/cm2)でイオン注入する。
【0036】
これにより、Arイオン注入ダメージによってシリコンの結晶格子に歪みが発生し、格子歪み層4が形成される。更に、図4に示すように格子歪み層4の内部応力はイオン注入する際のドーズ量や元素の種類により変化させることが出来るため、適切な内部応力範囲内に調整することが可能となる。このとき、活性層3に形成する素子の特性に影響を及ぼすのを避けるために、イオン注入する元素としてはシリコン中で電気的に不活性な中性元素を用いている。例えば、Ar以外にはHe、Ne、Kr、Xe、C、O、Siのいずれか、もしくはそれらの組み合わせを用いることができる。このように、本実施形態の格子歪み層4は、Arイオン等のようなシリコン中で電気的に不活性な原子を注入してシリコンの結晶格子に歪みを生じさせた領域のことを意味している。
【0037】
〔図2(c)に示す工程〕
シリコン基板20を希フッ酸溶液中に浸漬して表面の熱酸化膜21をエッチング除去する。
【0038】
〔図2(d)に示す工程〕
シリコン基板20と同一表面積を有する支持基板側の単結晶シリコンよりなるシリコン基板1を用意し、このシリコン基板1の表面に熱酸化により0.1〜5.0μm、好ましくは0.5〜3.0μmの厚さの酸化膜22を形成する。
【0039】
〔図2(e)に示す工程〕
格子歪み層4を形成したシリコン基板20と酸化膜22を有するシリコン基板1をSC1洗浄液で洗浄し、格子歪み層4を形成した側のシリコン面と酸化膜22が密着するように2つの基板1、20を重ね合わせて密着させる。次に、酸素又は窒素雰囲気中において900〜1200℃で30〜120分間熱処理して、シリコン面及び酸化膜22を介して2つの基板を強固に貼り合わせる。これにより、酸化膜22にてシリコン基板20とシリコン基板1との間に埋め込まれた埋込絶縁層2が構成される。
【0040】
〔図2(f)に示す工程〕
格子歪み層4を形成した活性層3を構成するためのシリコン基板20の表面を研磨して0.5〜数十μm、好ましくは5〜20μmの厚さにするとともに平滑化する。これにより、シリコン基板20にて活性層3が構成される。このようにして、SOI基板100が完成し、この後、このSOI基板100を用いてSOI構造の半導体装置を形成する。なお、本実施形態では、支持基板側のシリコン基板に埋込絶縁層2とする酸化膜22を形成することとしたが、活性層3を構成するシリコン基板20に形成した酸化膜21を埋込絶縁層2としても良いし、両方のシリコン基板1、20に酸化膜22を形成して貼り合わせても良い。
【0041】
次に、図3を用いて、SOI構造の半導体装置の製造方法について説明する。
【0042】
〔図3(a)に示す工程〕
活性層3の表面を厚さ40nm程度の熱酸化膜31で覆い、この熱酸化膜31の上にフォトレジスト32を成膜する。そして、フォトリソグラフィ工程にてフォトレジスト32のうちのp型ウェル層5の形成予定領域を開口させたのち、フォトレジスト32をマスクとして例えば240keVのエネルギーでボロンを2×1013cm-2程度イオン注入することにより、選択的にボロンを注入する。
【0043】
〔図3(b)に示す工程〕
フォトレジスト32の残部を除去したのち、窒素雰囲気にて例えば1150℃で90分間熱処理を行って注入されたボロンを拡散する。これにより、p型ウェル層5を形成される。
【0044】
なお、図示しないが、SOI基板100にCMOSを構成する場合には、p型ウェル層5と同様の工程によりn型ウェル層も形成する。例えば、フォトレジスト(図示せず)を再度成膜したのち、フォトリソグラフィ工程にてフォトレジストのうちのn型ウェル層の形成予定領域を開口させたのち、フォトレジストをマスクとしてリンを例えば500keVのエネルギーで8×1012cm-2程度イオン注入する。そして、フォトレジスト膜の残部を除去したのち、窒素雰囲気にて例えば1000℃で30分間熱処理を行ってリンを拡散し、n型ウェル層を形成する。
【0045】
〔図3(c)に示す工程〕
熱酸化膜31の上にSi3N4膜(図示せず)をLP−CVD方法でおよそ150〜200nmの厚さ堆積する。このSi3N4膜にフォトレジスト(図示せず)を成膜したのち、フォトリソグラフィ工程にてフォトレジストのうちのトレンチ絶縁分離構造6の形成予定領域を開口させ、フォトレジストを用いてSi3N4膜および熱酸化膜31をドライエッチングにて選択的に除去する。これにより、Si3N4膜および熱酸化膜31のうち、各々の素子形成領域を別区画に絶縁分離できる所望の位置を選択的に除去して活性層3を露出させることができる。
【0046】
続いて、Si3N4膜をマスクとして、活性層3をドライエッチングすることでトレンチ6aを形成したのち、必要に応じてケミカルドライエッチングをすることで、トレンチ6aの表層のエッチングダメージ層を除去する。次に、トレンチ6aの側壁部及び底部に熱酸化膜を例えば100nmの厚さで形成した後、CVD膜を堆積してトレンチを埋め戻し、トレンチ絶縁分離構造6を形成する。このとき、CVD膜としては、ノンドープ多結晶シリコン膜、PもしくはBドープ多結晶シリコン膜、酸化膜、窒化膜等を適用でき、堆積方法としては、LP―CVD、プラズマCVD、常圧CVD方法等を適用できる。
【0047】
次に、いわゆるLOCOS酸化法により、LOCOS酸化膜7を形成する。すなわち、フォトレジストを成膜したのち、フォトリソグラフィ工程にてフォトレジストのうちのLOCOS酸化膜7の形成予定領域を開口させ、フォトレジストをマスクとしたドライエッチングによりSi3N4膜を選択的に除去して熱酸化膜を露出させる。そして、残されているフォトレジストの残部を除去したのち、Si3N4膜をマスクとして例えば1000℃の水蒸気雰囲気で400〜500分間熱酸化を行うことで、LOCOS酸化膜7を形成する。
【0048】
その後、Si3N4膜をリン酸でエッチング除去して、更に熱酸化膜を希HFにより除去したのち、例えば水蒸気雰囲気で850℃で熱酸化を行い所定の厚さのゲート酸化膜10を形成する。その際、ゲート酸化膜10を形成する前に例えば1000℃で熱酸化を行い厚さ40nmの酸化膜を形成後希HFによりこれを除去するいわゆる犠牲酸化を行うと、LOCOS酸化膜7形成時に同膜近傍に生成した副生成物を除去出来ると共にFeのような酸化膜中に偏析し易い金属不純物をゲート酸化前に除去出来るため、次に形成するゲート酸化膜10の品質をより向上させることが出来る。
【0049】
〔図3(d)に示す工程〕
ドープトPoly−Si膜を堆積したのち、これをパターニングしてゲート電極11を形成する。すなわち、ドープトPoly−Si膜の上にフォトレジストを成膜したのち、フォトリソグラフィ工程にてフォトレジストのうちのゲート電極11の形成予定領域を残してそれ以外を除去し、フォトレジストをマスクとしたドライエッチングにより、ドープトPoly−Si膜を所望の位置に選択的に残存させてゲート電極11を形成する。そして、更にゲート電極11をマスクとしてウェルと異なる導電型となる不純物をイオン注入したのち、窒素雰囲気中で熱処理することにより、n+型ソース領域8およびn+型ドレイン領域9を形成する。これにより、NchMOSFETが形成される。
【0050】
なお、図示しないが、同様の方法によりn型ウェル層にPchMOSFETを形成する。
【0051】
〔図3(e)に示す工程〕
ゲート電極11を含む基板表面全域に層間絶縁膜12を形成したのち、フォトリソグラフィ工程により層間絶縁膜12に対してコンタクトホール12aを形成する。そして、層間絶縁膜12の上に金属層を成膜したのち、これをパターニングすることにより、コンタクトホール12aを通じてゲート電極11やn+型ソース領域8およびn+型ドレイン領域9に電気的に接続された配線13を形成する。その後、パッシベーション膜14を形成することにより、SOI構造の半導体装置が完成する。
【0052】
続いて、このようにして製造したSOI構造の半導体装置に関して、内部応力に関する評価を行った。具体的には、半導体装置を厚さ方向に劈開し、顕微ラマン分光法により劈開面の内部応力を評価した。
【0053】
また、このようにして製造した半導体装置のゲッタリング能力を次のように評価した。まず、図2(f)の工程において、格子歪み層4を形成したSOI基板100に素子形成工程の高温熱処理である窒素雰囲気で1150℃、350分間の熱処理を加えた後、その活性層3表面にNiを約5×1012atoms/cm2の濃度で塗布し、窒素雰囲気で1000℃で1時間の熱処理により内部に拡散させた。
【0054】
次に、活性層3表面酸化膜、活性層3、埋込絶縁層2(BOX(Buried Oxide)層)、支持基板表層(埋込絶縁層2側の界面から約1μmまで)を段階的にエッチングして、その溶液中のNi濃度をICP−MSで測定することにより、Ni濃度の深さ方向分布を測定した。具体的には、表面酸化膜と埋込絶縁層2はHF溶液により各々1段階で、活性層3は混酸溶液により活性層3の表面から約1μmステップで5段階に分割して、支持基板表層は混酸溶液により1段階で測定した。さらに、素子形成工程の高温熱処理によるゲッタリング能力への影響を見るため、窒素雰囲気で1150℃、350分間の熱処理を加えた条件とNi塗布前には熱処理を加えない条件の2通りで同様の評価を行った。その結果、ゲッタリング能力に相違は見られなかった。
【0055】
また、このようにして製造したSOI構造の半導体装置の接合リーク電流を次のように評価した。すなわち、n型のシリコン基板1をグランドとし、p型ウェル層5を負電圧とする逆電位をシリコン基板20とp型ウェル層5の間に印加して、活性層3内の空乏層が格子歪み層4まで十分伸びるp型ウェル層5の電圧が−40Vとなる条件でのリーク電流で評価した。
【0056】
図5は、活性層3の厚みを5μmとし、埋込絶縁層2の厚みを0.5μmとした場合の格子歪み層4のゲッタリング能力と内部応力との関係を示したグラフである。この図における縦軸の格子歪み層4のNi捕獲率は、Ni汚染総量(活性層3の表面の酸化膜〜支持基板となるシリコン基板1の表層のNi濃度の総和)に対する格子歪み層4(活性層3の埋込絶縁層2側の界面から約2μmの領域)中のNi濃度の割合である。この図から判るように、引張り応力11MPa以上で十分なゲッタリング能力を有している。
【0057】
また、図6は、活性層3の厚みを5μmとし、埋込絶縁層2の厚みを0.5μmとした場合の格子歪み層4の接合リーク電流と内部応力との関係を示したグラフである。この図から判るように、引張り応力27MPaを超えるとリーク電流が生じている。このリーク電流は大きな引張り応力が発生したことにより誘起された欠陥、つまり応力誘起欠陥によるものと考えられる。このため、引張り応力27MPa以下とすることにより、応力誘起欠陥によるリーク電流を防止することが可能になると言える。
【0058】
ただし、図5および図6のグラフは、上述したように活性層3の厚みを5μmとし、埋込絶縁層2の厚みを0.5μmとした条件下のものであるが、これらの厚みを変更した場合には、ゲッタリング能力を有する引張り応力の下限値や、応力誘起欠陥によるリーク電流の防止に有効な引張り応力の上限値が変動する。図7は、活性層3の厚さ(SOI厚)を5μmと15μmとした場合に、埋込絶縁層2の厚さ(BOX厚)を変更したときに発生する内部応力の関係を調べた結果を示したグラフである。なお、内部応力がプラス(+)であれば圧縮応力、マイナス(−)であれば引張り応力であることを示している。
【0059】
この図に示されるように、活性層3の厚さを一定としても埋込絶縁層2の厚さが変わるとこれらの間に発生する内部応力が変わる。このため、内部応力が変動しても格子歪み層4がゲッタリングサイトとして機能し、かつ、リーク電流を抑制できるようにするためには、格子歪み層4の引張り応力の下限値をこれら内部応力を含めた値にする必要がある。実験結果より、例えば埋込絶縁層2の厚さが0.5μmの場合と1.3μmの場合でそれぞれ図中に示したような右下がりのグラフが描けることが確認できた。このグラフより、内部応力は下記の数式1にて定義される。ただし、下記の数式1のうち、Xは活性層3の厚さ[μm]を示し、Yは埋込絶縁層2の厚さ[μm]を示している。
【0060】
(数1)
内部応力[MPa]=−0.78X+22.8Y−18.5
したがって、格子歪み層4に発生する引張り応力の下限値が上記数式で規定される内部応力以上となるようにすること、つまり次の数式2を満たすことで、ゲッタリング能力を確実に得ることが可能となる。なお、内部応力を絶対値として表しているが、引張り応力側をマイナスの内部応力として表しているためである。
【0061】
(数2)
格子歪み層4の引張り応力[MPa]≧|−0.78X+22.8Y−18.5|
また、格子歪み層4に発生する引張り応力の上限値についても、同様のことが言える。これについても同様のことが言え、次の数式3を満たすことにより、リーク電流を効果的に抑制することが可能となる。なお、本式は、上記下限値を規定する式に対して、活性層3の厚みを5μmとし、埋込絶縁層2の厚みを0.5μmとしたときの下限値11MPaと上限値27MPaの差を数式2に加味したものである。
【0062】
(数3)
格子歪み層4の引張り応力[MPa]≦|−0.78X+22.8Y−34.5|
さらに、PN接合部のリーク電流と結晶欠陥との関係を調べるべく、Arイオンのドーズ量を変化させることにより格子歪み層4における結晶欠陥のサイズを調整し、この結晶欠陥のサイズとPN接合部のリーク電流の発生の有無について調べた。図8は、その結果を調べた図であり、図8(a)はArイオンのドーズ量とPN接合部のリーク電流の関係を示したグラフ、図8(b)〜(d)は、Arイオンのドーズ量と格子歪み層4中の結晶欠陥のサイズの関係を示した図である。
【0063】
図8(a)に示されるように、Arイオンを注入していないとき、および、ドーズ量が1×1014cm-2の場合にはPN接合部のリーク電流は発生していないが、3×1014cm-2の場合および1×1015cm-2の場合にはPN接合部のリーク電流が発生している。これら各ドーズ量のときの格子歪み層4中の結晶欠陥のサイズは、図8(b)〜(d)に示されるように、1×1014cm-2のときには平均の直径約5nm、3×1014cm-2および1×1015cm-2のときには平均の直径は15nmよりも大きかった。そして、結晶欠陥の平均の直径が15nmを超えると、図8(c)、(d)に示されるように転位が発生していることも確認された。
【0064】
このことから、結晶欠陥のサイズが直径15nm以下のように、転位を生じさせると考えられる直径以下であれば、リーク電流の発生を抑制できると考えられる。
【0065】
さらに、注入されたArイオンのドーズ量と結晶欠陥との関係をより詳細に調べるべく、カソードルミネセンス(CL)分析により、Arイオンのドーズ量を変化させた場合の波長λに対する発光強度(Intensity)の関係を調べた。この関係を図9(a)〜(e)に示す。
【0066】
図9(a)〜(e)は、それぞれドーズ量を5×1012cm-2、3×1013cm-2、1×1014cm-2、3×1014cm-2とした場合の上記関係を示している。この図に示されるD1線(λ=1535nm)は転位に起因して発光するときの波長に該当する線であり、T0線(λ=1130nm)はSi−Si結合している一般的なシリコン原子に起因して発光するときの波長に該当する線であり、Gcenter線(λ=1279nm)はシリコンの格子間に存在する未結合のシリコン原子に起因して発光するときの波長に該当する線である。
【0067】
図9(a)〜(e)に示されるように、Arイオンのドーズ量が少ないときにはD1線で発光強度がピークとなる強度(以下、D1線ピーク強度という)が小さく、ほとんど現れないが、Arイオンのドーズ量が3×1014cm-2と多くなるとD1線強度が大きくなってくる。これは、Arイオンのドーズ量が増えることにより転位が発生したことを示している。したがって、D1線ピーク強度が所定値以下となる場合には転位がほとんど発生していないと考えられるため、これを満たすようにArイオンのドーズ量を設定する必要がある。
【0068】
ただし、発光強度は測定条件などによって変動するため、単にD1線ピーク強度を考慮しただけではリーク電流に影響を及ぼす程のものであるか否かが判らない。このため、D1線ピーク強度を相対的な値として把握できるように、Si−Si結合している一般的なシリコン原子に起因して発光するときの波長であるT0線の発光強度のピークとなる強度(以下、T0線ピーク強度という)に対するD1線ピーク強度の比を求めたところ、この比が1/3以下となると転位の影響が少なく、リーク電流を抑制することができることが確認できた。したがって、この比が1/3以下となるように、Arイオンのドーズ量を調整することにより、リーク電流を抑制することが可能となる。
【0069】
また、リーク電流は、転位に起因して生じるものだけでなく、シリコンの格子間に存在する未結合のシリコン原子に起因して生じるものもある。この未結合のシリコン原子に起因して発光するときの波長がGcenter線として表されているため、このGcenter線の発光強度のピークとなる強度(以下、Gcenter線ピーク強度という)に関しても所定値以下となるようにすれば、よりリーク電流を抑制することが可能となる。
【0070】
ただし、Gcenter線ピーク強度に関しても測定条件などによって変動するため、単にGcenter線ピーク強度を考慮しただけではリーク電流に影響を及ぼす程のものであるか否かが判らない。このため、Gcenter線ピーク強度を相対的な値として把握できるように、T0線ピーク強度に対するGcenter線ピーク強度の比を求めたところ、この比が5/7以下となると転位の影響が少なく、リーク電流を抑制することができることが確認できた。したがって、この比が5/7以下となるように、Arイオンのドーズ量を調整することにより、リーク電流を抑制することが可能となる。
【0071】
参考として、本実施形態のようなSOI構造の半導体装置について、PN接合部の空乏層がゲッタリングサイトとして機能する格子歪み層4に到達した際の接合リーク電流を調べたところ、1×10-8A/mm2以下にできており、3×10-9A/mm2以下となっているものも確認できた。
【0072】
以上説明したように、本実施形態では、SOI基板100を用いたSOI構造の半導体装置において、活性層3となるシリコン基板に対してArイオンを注入することにより格子歪み層4を形成している。このため、格子歪み層4をゲッタリングサイトとして機能させることが可能となる。また、Arイオンのドーズ量を調整し、格子歪み層4の引張り応力が11MPa以上かつ27MPa以下となるようにしている。このため、ゲッタリングサイトとして機能させつつ、リーク電流の発生を抑制することが可能となる。
【0073】
例えば、格子歪み層4に形成される結晶欠陥が転位を発生させない程度のサイズにすれば良く、結晶欠陥の平均の直径が例えば15nm以下となるようにArイオンのドーズ量を調整すればよい。また、カソードルミネセンス法により、T0線ピーク強度に対するD1線ピーク強度の比が1/3以下となるように、より好ましくはT0線ピーク強度に対するGcenter線ピーク強度の比が5/7以下となるようにArイオンのドーズ量を調整しても良い。
【0074】
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態は、第1実施形態に対してp型ウェル層5とは別に不純物拡散領域を形成するものであり、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。
【0075】
図10は、本実施形態にかかるSOI構造の半導体装置の断面図である。この図に示すように、素子形成領域の周辺となる非素子形成領域にも、p型ウェル層5と同様なp型不純物が注入および拡散された不純物拡散領域40が形成してある。具体的には、p型不純物としてボロンを用いて不純物拡散領域40を形成している。
【0076】
このような不純物拡散領域40を非素子形成領域に形成しておくことによって、Feのようなボロン拡散領域に偏析し易い金属不純物をこの領域でゲッタリングできる。このため、格子歪み層4でゲッタリングしきれない量のFe汚染が発生した場合に、p型ウェル層5にFeが濃縮することを防止でき、p型ウェル層5の上に形成するゲート酸化膜10の品質をより向上させること及びp型ウェル層5の接合リークを抑制することが出来る。
【0077】
なお、このような不純物拡散領域40の形成工程に関しては、通常のフォトリソグラフィ工程にてフォトレジストをパターニングしたのち、p型不純物であるボロンのイオン注入及び熱拡散により行うことが可能であるが、p型ウェル層5と同時に形成すると製造工程の簡略化を図ることが可能となる。すなわち、上記第1の実施形態で示した図3(a)に示す工程でフォトレジストをパターニングする際に、不純物拡散領域40の形成予定領域も開口させ、フォトレジストをマスクとしてp型不純物であるボロンをイオン注入することによりp型ウェル層5の形成予定領域と同時に不純物拡散領域40の形成予定領域にもボロンを注入させ、その後、窒素雰囲気で例えば1150℃で90分間熱処理を行ってボロンを拡散させることで、p型ウェル層5と同時に不純物拡散領域40を形成することが可能となる。
【0078】
ただし、不純物拡散領域40をp型ウェル層5と別工程により形成する場合には、不純物拡散領域40の不純物濃度がp型ウェル層5よりも濃くなるように、例えば不純物拡散領域のボロンの不純物濃度が1×1018cm-3以上となるようにボロンのドーズ量を調整すれば、よりボロン拡散領域に偏析し易い金属不純物のゲッタリング効果を高めることが可能となる。
【0079】
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態は、第1実施形態に対してp型ウェル層5を無くしたものであり、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。
【0080】
図11は、本実施形態にかかるSOI構造の半導体装置の断面図である。この図に示すように、活性層3をp型の単結晶シリコンにて構成し、この活性層3にn+型ソース領域8およびn+型ドレイン領域9を直接形成した構造としている。このような構造では、活性層3とn+型ソース領域8およびn+型ドレイン領域9とによりPN接合が構成され、PN接合を有するMOSFETが形成されたSOI構造の半導体装置となる。
【0081】
このような構造に関しても、ゲッタリングサイトとして機能する格子歪み層4を形成することにより、第1実施形態と同様の効果を得ることができる。
【0082】
(第4実施形態)
本発明の第4実施形態について説明する。本実施形態は、第1実施形態に対してp型ウェル層5を無くすと共に、活性層3を薄膜化した薄膜SOI構造を採用したものであり、その他に関してはほぼ第1実施形態と同様であるため、異なる部分についてのみ説明する。
【0083】
図12は、本実施形態にかかるSOI構造の半導体装置の断面図である。この図に示すように、活性層3をp型の単結晶シリコンにて構成し、トレンチ絶縁分離構造6にて素子毎の絶縁分離が為されている。そして、活性層3にn+型ソース領域8およびn+型ドレイン領域9を直接形成した構造としている。このような構造では、活性層3とn+型ソース領域8およびn+型ドレイン領域9とによりPN接合が構成され、PN接合を有するMOSFETが形成されたSOI構造の半導体装置となる。
【0084】
また、n+型ソース領域8およびn+型ドレイン領域9よりもチャネル領域側には、これらn+型ソース領域8およびn+型ドレイン領域9と接するように電界緩和層8a、9aが形成されている。そして、ゲート電極11の側壁を覆うように酸化膜などの絶縁膜からなるサイドウォール15が備えられていると共に、サイドウォール15にて分離されるようにして、n+型ソース領域8およびn+型ドレイン領域9やゲート電極11の表面にシリサイド膜8b、9b、11aが形成されることにより、サリサイド構造が構成されている。そして、シリサイド膜8b、9bを通じてn+型ソース領域8およびn+型ドレイン領域9と各配線13とが電気的に接続されていると共に、シリサイド膜11aを通じて図示しない配線とゲート電極11とが電気的に接続されている。
【0085】
このような構造に関しても、ゲッタリングサイトとして機能する格子歪み層4を形成することにより、第1実施形態と同様の効果を得ることができる。
【0086】
(他の実施形態)
上記実施形態では、SOI基板100の製造方法として、図2に示す製造工程を例に挙げて説明したが、SOI基板100の製造方法自体は従来より知られている様々な手法(例えば、特開2000−332021号公報に記載されている手法)のいずれを用いても良い。
【0087】
上記実施形態では、p型ウェル層5を備えたSOI構造の半導体装置として、MOSFETを備えた半導体装置を例に挙げて説明したが、この他の素子を備えた半導体装置、例えばバイポーラトランジスタを備えた半導体装置に適用しても構わない。
【0088】
また、上記各実施形態では、埋込絶縁層2を熱酸化膜22等で構成する場合について説明したが、熱酸化膜22だけに限らず、例えばCVD膜、窒化膜、ONO膜などを用いても良い。
【0089】
さらに、上記実施形態では、第1導電型をn型、第2導電型をp型とする場合に本発明を適用したが、第1導電型をp型、第2導電型をn型とする場合についても本発明を適用できる。
【0090】
また、上記実施形態では、格子歪み層4に内部応力として引張り応力が発生する場合を例に挙げて説明したが、内部応力として圧縮応力が発生する場合についても、引張り応力が発生する場合と同様のことが言える。そして、格子歪み層4に発生する内部応力が圧縮応力である場合、上記各数式や内部応力の上限値および下限値の関係などについても、引張り応力が発生する場合と同じ関係となる。
【図面の簡単な説明】
【0091】
【図1】本発明の第1実施形態におけるSOI構造の半導体装置の断面図である。
【図2】図1に示すSOI構造の半導体装置の製造に用いられるSOI基板100の製造工程を示した断面図である。
【図3】図2に示す製造工程を経て得たSOI基板100を用いて図1に示すSOI構造の半導体装置を製造するときの製造工程を示した断面図である。
【図4】イオン注入する際のドーズ量や元素の種類と格子歪み層4の内部応力との関係を示したグラフである。
【図5】格子歪み層4のゲッタリング能力と内部応力との関係を示したグラフである。
【図6】活性層3の厚さ(SOI厚)を5μmと15μmとした場合に、埋込絶縁層2の厚さ(BOX厚)を変更して内部応力の関係を調べた結果を示したグラフである。
【図7】格子歪み層4の接合リーク電流と内部応力との関係を示したグラフである。
【図8】(a)はArイオンのドーズ量とPN接合部のリーク電流の関係を示したグラフ、(b)〜(d)は、Arイオンのドーズ量と格子歪み層4中の結晶欠陥のサイズの関係を示した図である。
【図9】カソードルミネセンス(CL)分析により、Arイオンのドーズ量を変化させた場合の波長λに対する発光強度(Intensity)の関係を調べた結果を示す図である。
【図10】本発明の第2実施形態にかかるSOI構造の半導体装置の断面図である。
【図11】本発明の第3実施形態にかかるSOI構造の半導体装置の断面図である。
【図12】本発明の第4実施形態にかかるSOI構造の半導体装置の断面図である。
【符号の説明】
【0092】
1…シリコン基板、2…埋込絶縁層、3…活性層、4…格子歪み層、5…p型ウェル層、6…トレンチ絶縁分離構造、6a…トレンチ、7…LOCOS酸化膜、8…n+型ソース領域、9…n+型ドレイン領域、10…ゲート酸化膜、11…ゲート電極、12…層間絶縁膜、12a…コンタクトホール、13…配線、14…パッシベーション膜、20…シリコン基板、21…熱酸化膜、22…酸化膜、31…熱酸化膜、32…フォトレジスト、40…不純物拡散領域、100…SOI基板
【特許請求の範囲】
【請求項1】
シリコン単結晶からなるシリコン基板(1)と、第1導電型のシリコン単結晶からなる活性層(3)と、前記シリコン基板(1)と前記活性層(3)との間に埋め込まれた埋込絶縁層(2)とを有してなるSOI基板(100)と、
前記SOI基板(100)における前記活性層(3)内の表層部に第2導電型層(5、8、9)が形成されることにより、第1導電型で構成された前記活性層(3)と第2導電型の前記第2導電型層(5、8、9)とによるPN接合が備えられたSOI構造の半導体装置であって、
前記活性層(3)には、該活性層(3)を構成するシリコンの結晶格子が歪むことにより構成され、ゲッタリングサイトとして機能する格子歪み層(4)が備えられていることを特徴とするSOI構造の半導体装置。
【請求項2】
前記格子歪み層(4)に発生する内部応力が、前記活性層(3)の厚さをX[μm]とし、前記埋込絶縁層の厚さをY[μm]とした場合に、
内部応力[MPa]≧|−0.78X+22.8Y−18.5|
を満たしていることを特徴とする請求項1に記載のSOI構造の半導体装置。
【請求項3】
前記格子歪み層(4)に発生する内部応力が、前記活性層(3)の厚さをX[μm]とし、前記埋込絶縁層の厚さをY[μm]とした場合に、
内部応力[MPa]≦|−0.78X+22.8Y−34.5|
を満たしていることを特徴とする請求項1または2に記載のSOI構造の半導体装置。
【請求項4】
前記活性層(3)の厚さを5μmとし、前記埋込絶縁層の厚さを0.5μmとした場合に、前記格子歪み層(4)に発生する内部応力が11MPa以上であることを特徴とする請求項1に記載のSOI構造の半導体装置。
【請求項5】
前記活性層(3)の厚さを5μmとし、前記埋込絶縁層の厚さを0.5μmとした場合に、前記格子歪み層(4)に発生する内部応力が27MPa以下であることを特徴とする請求項1または4に記載のSOI構造の半導体装置。
【請求項6】
前記格子歪み層(4)は、カソードルミネセンス法で分析した波長λが1535nmのときのD1線の発光強度のピーク値をD1線ピーク強度とし、波長λが1130nmであるT0線の発光強度のピーク値をT0線ピーク強度とした場合に、T0線ピーク強度に対するD1線ピーク強度の比が1/3以下であることを特徴とする請求項1ないし5のいずれか1つに記載のSOI構造の半導体装置。
【請求項7】
前記格子歪み層(4)は、カソードルミネセンス法で分析した波長λが1279nmのときのGcenter線の発光強度のピーク値をGcenter線ピーク強度とし、波長λが1130nmであるT0線の発光強度のピーク値をT0線ピーク強度とした場合に、T0線ピーク強度に対するD1線ピーク強度の比が5/7以下であることを特徴とする請求項1ないし6のいずれか1つに記載のSOI構造の半導体装置。
【請求項8】
前記格子歪み層(4)の内部に存在する結晶欠陥の平均の直径が15nm以下であることを特徴とする請求項1ないし7のいずれか1つに記載のSOI構造の半導体装置。
【請求項9】
前記格子歪み層(4)の内部に存在する結晶欠陥の平均の直径が0nmより大きく15nm以下であることを特徴とする請求項1ないし7のいずれか1つに記載のSOI構造の半導体装置。
【請求項10】
前記活性層(3)には、前記第2導電型層としてウェル層(5)が形成されており、
前記活性層(3)のうち、前記ウェル層(5)が形成される素子形成領域とは別の非素子形成領域に、ボロンを拡散させた不純物拡散領域(40)が前記格子歪み層(4)とは別に形成されていることを特徴とする請求項1ないし9のいずれか1つに記載のSOI構造の半導体装置。
【請求項11】
前記不純物拡散領域(40)は、前記ウェル層(5)がp型とされている場合において、該ウェル層(5)よりもp型不純物濃度が高濃度とされていることを特徴とする請求項10に記載のSOI構造の半導体装置。
【請求項12】
前記不純物拡散領域(40)は、前記ボロンの不純物濃度が1×1018cm-3以上とされていることを特徴とする請求項10または11に記載のSOI構造の半導体装置。
【請求項13】
請求項1ないし12のいずれか1つに記載のSOI構造の半導体装置の製造方法であって、
前記活性層(3)の表面にゲート酸化膜(10)を形成する工程と、
前記ゲート酸化膜(10)を形成する前に熱酸化を行った後、該熱酸化により形成された酸化膜を希HFにより除去する犠牲酸化を行う工程を含んでいることを特徴とするSOI構造の半導体装置の製造方法。
【請求項1】
シリコン単結晶からなるシリコン基板(1)と、第1導電型のシリコン単結晶からなる活性層(3)と、前記シリコン基板(1)と前記活性層(3)との間に埋め込まれた埋込絶縁層(2)とを有してなるSOI基板(100)と、
前記SOI基板(100)における前記活性層(3)内の表層部に第2導電型層(5、8、9)が形成されることにより、第1導電型で構成された前記活性層(3)と第2導電型の前記第2導電型層(5、8、9)とによるPN接合が備えられたSOI構造の半導体装置であって、
前記活性層(3)には、該活性層(3)を構成するシリコンの結晶格子が歪むことにより構成され、ゲッタリングサイトとして機能する格子歪み層(4)が備えられていることを特徴とするSOI構造の半導体装置。
【請求項2】
前記格子歪み層(4)に発生する内部応力が、前記活性層(3)の厚さをX[μm]とし、前記埋込絶縁層の厚さをY[μm]とした場合に、
内部応力[MPa]≧|−0.78X+22.8Y−18.5|
を満たしていることを特徴とする請求項1に記載のSOI構造の半導体装置。
【請求項3】
前記格子歪み層(4)に発生する内部応力が、前記活性層(3)の厚さをX[μm]とし、前記埋込絶縁層の厚さをY[μm]とした場合に、
内部応力[MPa]≦|−0.78X+22.8Y−34.5|
を満たしていることを特徴とする請求項1または2に記載のSOI構造の半導体装置。
【請求項4】
前記活性層(3)の厚さを5μmとし、前記埋込絶縁層の厚さを0.5μmとした場合に、前記格子歪み層(4)に発生する内部応力が11MPa以上であることを特徴とする請求項1に記載のSOI構造の半導体装置。
【請求項5】
前記活性層(3)の厚さを5μmとし、前記埋込絶縁層の厚さを0.5μmとした場合に、前記格子歪み層(4)に発生する内部応力が27MPa以下であることを特徴とする請求項1または4に記載のSOI構造の半導体装置。
【請求項6】
前記格子歪み層(4)は、カソードルミネセンス法で分析した波長λが1535nmのときのD1線の発光強度のピーク値をD1線ピーク強度とし、波長λが1130nmであるT0線の発光強度のピーク値をT0線ピーク強度とした場合に、T0線ピーク強度に対するD1線ピーク強度の比が1/3以下であることを特徴とする請求項1ないし5のいずれか1つに記載のSOI構造の半導体装置。
【請求項7】
前記格子歪み層(4)は、カソードルミネセンス法で分析した波長λが1279nmのときのGcenter線の発光強度のピーク値をGcenter線ピーク強度とし、波長λが1130nmであるT0線の発光強度のピーク値をT0線ピーク強度とした場合に、T0線ピーク強度に対するD1線ピーク強度の比が5/7以下であることを特徴とする請求項1ないし6のいずれか1つに記載のSOI構造の半導体装置。
【請求項8】
前記格子歪み層(4)の内部に存在する結晶欠陥の平均の直径が15nm以下であることを特徴とする請求項1ないし7のいずれか1つに記載のSOI構造の半導体装置。
【請求項9】
前記格子歪み層(4)の内部に存在する結晶欠陥の平均の直径が0nmより大きく15nm以下であることを特徴とする請求項1ないし7のいずれか1つに記載のSOI構造の半導体装置。
【請求項10】
前記活性層(3)には、前記第2導電型層としてウェル層(5)が形成されており、
前記活性層(3)のうち、前記ウェル層(5)が形成される素子形成領域とは別の非素子形成領域に、ボロンを拡散させた不純物拡散領域(40)が前記格子歪み層(4)とは別に形成されていることを特徴とする請求項1ないし9のいずれか1つに記載のSOI構造の半導体装置。
【請求項11】
前記不純物拡散領域(40)は、前記ウェル層(5)がp型とされている場合において、該ウェル層(5)よりもp型不純物濃度が高濃度とされていることを特徴とする請求項10に記載のSOI構造の半導体装置。
【請求項12】
前記不純物拡散領域(40)は、前記ボロンの不純物濃度が1×1018cm-3以上とされていることを特徴とする請求項10または11に記載のSOI構造の半導体装置。
【請求項13】
請求項1ないし12のいずれか1つに記載のSOI構造の半導体装置の製造方法であって、
前記活性層(3)の表面にゲート酸化膜(10)を形成する工程と、
前記ゲート酸化膜(10)を形成する前に熱酸化を行った後、該熱酸化により形成された酸化膜を希HFにより除去する犠牲酸化を行う工程を含んでいることを特徴とするSOI構造の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図9】
【図10】
【図11】
【図12】
【図8】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図9】
【図10】
【図11】
【図12】
【図8】
【公開番号】特開2009−124116(P2009−124116A)
【公開日】平成21年6月4日(2009.6.4)
【国際特許分類】
【出願番号】特願2008−261781(P2008−261781)
【出願日】平成20年10月8日(2008.10.8)
【出願人】(000004260)株式会社デンソー (27,639)
【出願人】(000190149)信越半導体株式会社 (867)
【出願人】(591037498)長野電子工業株式会社 (51)
【Fターム(参考)】
【公開日】平成21年6月4日(2009.6.4)
【国際特許分類】
【出願日】平成20年10月8日(2008.10.8)
【出願人】(000004260)株式会社デンソー (27,639)
【出願人】(000190149)信越半導体株式会社 (867)
【出願人】(591037498)長野電子工業株式会社 (51)
【Fターム(参考)】
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