【課題】ゲート閾値の変動を抑制または防止できる半導体素子を提供する。
【解決手段】半導体素子１は、ｎ型エピタキシャル層８と、ｎ型エピタキシャル層８の表層部に形成されたボディ領域１２と、ボディ領域１２の表層部に形成されたｎ型ソース領域１６と、ｎ型エピタキシャル層８上に形成されたゲート絶縁膜１９と、ゲート絶縁膜１９上に形成されたゲート電極２０およびゲート保護ダイオード３０とを含む。ゲート保護ダイオード３０は、第１のｐ型領域３１とｎ型領域３２と第２のｐ型領域３３とを含む。第１のｐ型領域３１とｎ型領域３２によって第１のダイオード３０Ａが構成されている。ｎ型領域３２と第２のｐ型領域３３によって第２のダイオード３０Ｂが構成されている。第１のｐ型領域３１はゲート電極２０に接続されている。第２のｐ型領域３３はソース電極２７を介してソース電極２７に接続されている。 （もっと読む）

【課題】電界効果型トランジスタ部のオン抵抗を下げ、かつショットキーバリアダイオード部のリーク電流を抑制する。
【解決手段】半導体装置は、第１の半導体層と、第２の半導体層と、第３の半導体層と、第３の半導体層の表面から、第２の半導体層を貫通し、第１の半導体層に至る第１のトレンチ内に、第１の絶縁膜を介して設けられた埋め込み電極と、埋め込み電極の上に、第２の絶縁膜を介して設けられた制御電極と、第３の半導体層の表面から、第２の半導体層を貫通し、第１の半導体層に至る第２のトレンチの下端に接続され、第１の半導体層内に選択的に設けられた第４の半導体層と、第１の半導体層に接続された第１の主電極と、第２のトレンチ内に設けられた第２の主電極と、を備える。第２のトレンチの側壁において、第２の主電極と、第１の半導体層と、によるショットキー接合が形成されている。 （もっと読む）

【課題】小さいサイズでラッチアップの発生を防止できる半導体装置を提供する。
【解決手段】第１導電型の半導体基板１と、前記半導体基板内に形成された第１導電型の第１ウェル領域４と、前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域２と、前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域６と、第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチ８と、第１ウェル領域上に形成され、第２導電型のソース及びドレイン領域を有する第１半導体素子と、前記エピタキシャル領域上に形成され、第１導電型のソース及びドレイン領域を有する第２半導体素子と、を備える。 （もっと読む）

【課題】デカップリング容量及びガードリング等のノイズを低減する構造物を設けるための専用配置領域を必要としない半導体集積回路装置を提供する。
【解決手段】Ｐ⁻型シリコンからなる支持基板２を設け、この支持基板２上にＰ^＋型シリコン層３を設け、その上にＮ^＋型シリコン層４及びＰ^＋型シリコン層１２を相互に同層に設ける。Ｐ^＋型シリコン層３及びＮ^＋型シリコン層４の不純物濃度は支持基板２の不純物濃度よりも高くする。また、Ｎ^＋型シリコン層４及びＰ^＋型シリコン層１２上の全面に、埋込酸化膜５及びＳＯＩ層６を設ける。そして、Ｐ^＋型シリコン層３を接地電位配線ＧＮＤに接続し、Ｎ^＋型シリコン層４を電源電位配線ＶＤＤに接続する。これにより、Ｐ^＋型シリコン層３とＮ^＋型シリコン層４との間に、電源に並列に接続されたデカップリング容量Ｃ１が形成される。 （もっと読む）

【課題】ＩＧＢＴ形成領域とその制御回路等形成領域とをＰＮ接合分離法で分離し、且つＩＧＢＴからの漏れ電流が発生せず、制御回路等のＣＭＯＳトランジスタがラッチアップ等することのない高品質の半導体装置を実現する。
【解決手段】Ｐ型半導体基板１上に多層からなるＮ型エピタキシャル層３等を形成する。該Ｎ型エピタキシャル層３等をＰ＋型分離層１３等によりＩＧＢＴ形成領域５０と制御回路等形成領域４０に分離する。該ＩＧＢＴ形成領域５０の最下層の前記Ｎ型エピタキシャル層３と前記Ｐ型半導体基板１の双方に延在するＮ＋型埋め込みガード層２を形成する。また該Ｎ＋型埋め込みガード層２の端部と接続し前記エピタキシャル層３等の表面まで延在するＮ＋型ガードリング９等を形成する。前記Ｎ＋型埋め込みガード層２と該Ｎ＋型ガードリング９等に囲まれた前記エピタキシャル層３等にＩＧＢＴを形成する。 （もっと読む）

【課題】高電圧印加時にリーク電流が流れるのを低減する。
【解決手段】第１導電型のＳｉＣ(シリコンカーバイド)基板１表面に形成したエピタキシャル成長層２内に、少なくとも一つのトランジスタセルを備え、このトランジスタセルは、エピタキシャル成長層２内に形成された第２導電型のウェル領域３と、このウェル領域３内に形成された第１導電型の領域からなるソース領域４と、ゲート絶縁膜６を介して形成されたゲート電極７と、前記ソース領域４にコンタクトするように形成されたソース電極５と、ＳｉＣ基板１の第２の面側に形成されたドレイン電極９とを具備しており、このトランジスタセルのうちの最外セルの外側に、隣接してこのウェル領域を囲み、ゲート電極７およびソース電極５のいずれに対しても絶縁されたｐ型耐圧保持領域３ｐを具備している。 （もっと読む）

【課題】ｄｖ／ｄｔサージにより、支持基板と活性層との間の絶縁膜にて構成される寄生容量を充放電する変位電流による回路誤動作を防止する。
【解決手段】低電位基準回路部ＬＶおよび高電位基準回路部ＨＶを構成する絶縁分離された半導体素子の外周に、ｎ型ガードリング４２ｃ等を形成すると共に、活性層２ｃの埋込絶縁膜２ｂ側にｎ型ガードリング埋込層４２ｃ等と同じ導電型の深いｎ型拡散領域４２ｂ等を形成する。また、活性層２ｃにて構成されるｎ^-型層４２ａ等の中にｐ型ウェル４２ｄ等を形成し、このｐ型ウェル４２ｄ内に半導体素子を形成する。ｎ型ガードリング４２ｃ等とｐ型ウェル４２ｄ等は、それぞれ逆バイアスまたは同電位となるように電位固定する。 （もっと読む）

【課題】半導体装置の性能と信頼性を向上させる。
【解決手段】半導体チップＣＰ１には、スイッチ用のパワーＭＯＳＦＥＴＱ１，Ｑ２と、パワーＭＯＳＦＥＴＱ１の発熱を検知するためのダイオードＤＤ１と、パワーＭＯＳＦＥＴＱ２の発熱を検知するためのダイオードＤＤ２と、複数のパッド電極ＰＤとが形成されている。パワーＭＯＳＦＥＴＱ１およびダイオードＤＤ１は、辺ＳＤ１側の第１ＭＯＳＦＥＴ領域ＲＧ１に配置され、パワーＭＯＳＦＥＴＱ２およびダイオードＤＤ２は、辺ＳＤ２側の第２ＭＯＳＦＥＴ領域ＲＧ２に配置されている。ダイオードＤＤ１は辺ＳＤ１に沿って配置され、ダイオードＤＤ２は辺ＳＤ２に沿って配置され、ダイオードＤＤ１，ＤＤ２間にソース用のパッド電極ＰＤＳ１，ＰＤＳ２以外の全てのパッド電極ＰＤを辺ＳＤ３に沿って配置している。 （もっと読む）

【課題】低オン電圧と低スイッチング損失とを両立することができる絶縁ゲート型半導体装置を提供する。
【解決手段】間引き型のＩＧＢＴ素子において、ダミーセルのＰ型のフロート層１８にＮ型のホールストッパー層１９を設ける。また、このホールストッパー層１９により分割された第１の層１８ａをエミッタ電極２１に接地する。これにより、コレクタ電極２４からフロート層１８を介してゲート電極１７に到達する経路に形成される帰還容量の中に溜まる電荷はほとんど無くなるため、スイッチング損失を低減できる。さらに、Ｐ型のフロート層１８に設けられたＮ型のホールストッパー層１９が電位の壁となるので、半導体基板１０からフロート層１８を介してエミッタ電極２１にホールが抜けてしまうことを抑制することができる。このため、半導体基板１０の抵抗が下がり、ＩＧＢＴ素子のオン電圧を下げることができる。 （もっと読む）

【課題】ガードリング構造を有する半導体デバイス、ディスプレイドライバ回路、及びディスプレイ装置を提供する。
【解決手段】本発明による半導体デバイスは、第１導電型の半導体基板と、半導体基板に既定の深さを有して形成された２以上の第２導電型の第１ウェル領域と、第２導電型の第１ウェル領域の内に既定の深さを有して形成された少なくとも一つの第１導電型の第２ウェル領域と、第１ウェル領域の間に位置し、第１ウェル領域と既定の間隔だけ離隔して既定の深さを有して形成された第２導電型のガードリング領域と、を含み、ガードリング領域は、システムグラウンド電圧に連結される。 （もっと読む）

【課題】パワーＭＯＳＦＥＴを備える半導体装置のコストの低減を図る。
【解決手段】半導体装置１では、Ｐ型の半導体基板２上に、Ｎ型の半導体層３が積層されている。そして、半導体装置１は、ＬＤＭＯＳ領域５に、ボディ領域８、ドレインバッファ領域９、ソース領域１１およびゲート電極１４などからなるＬＤＭＯＳＦＥＴを備えている。すなわち、半導体装置１は、ＬＤＭＯＳＦＥＴを備えながら、厚膜ＳＯＩ基板ではなく、Ｎ型の半導体層３が直上に設けられたＰ型の半導体基板２を採用している。そして、フィールド絶縁膜１３上に７つのフィールドプレート１５が設けられ、そのフィールドプレート１５の間隔がボディ領域８側（ソース領域１１側）ほど小さくされている。 （もっと読む）

【課題】製造効率を向上すると共に、内部回路の保護を的確に行うことを容易に可能にする。
【解決手段】ＥＳＤ保護素子１０１の高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨを、ゲート電極１１１Ｇ，１１２Ｇの下方に形成しない。高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨを、半導体基板１００の面（ｘｙ面）にて、少なくとも低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬを介してゲート電極１１１Ｇ，１１２Ｇの側部に位置するように形成する。また、高濃度不純物領域１２１ＳＨ，１２０ＤＨ，１２２ＳＨを、低濃度不純物領域１２１ＳＬ，１２１ＤＬ，１２２ＤＬ，１２２ＳＬおよび不純物領域１２１ＳＭ，１２０ＤＭ，１２２ＳＭよりも深い位置まで形成する。 （もっと読む）

過電圧クランプ構造および過電圧クランプ構造を形成する方法が提供される。いくつかの実施形態において、過電圧クランプ構造は、基板（７０８）と、基板の上に配置されるボンドパッド（７００）と、ボンドパッドの下の基板に形成されるプレーナー高電圧ＭＯＳデバイス（１００ｃ）とを含む。高電圧ＭＯＳデバイス（１００ｃ）は、基板に形成される井戸（１００、１１５）と、井戸に形成されるドープされた浅い領域（１３０、１３５、１４０、１４５）と、井戸の上に配置されるゲート（１６０）とを含み得る。いくつかの実施形態において、クランプ構造は、第１のスナップバック後にソフトな故障の漏れを示さず、デバイスエリアを有意に減少させながら、ＥＳＤロバストネスを大幅に延ばす。
（もっと読む）

【課題】耐放射線性を有する絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】一部がチャネル領域をなすｐ型の半導体層１１と、半導体層１１の上部に活性領域２１Ｂを定義する素子分離絶縁膜２１と、チャネル領域にキャリア注入口を介してキャリアを注入するｎ型の第１主電極領域１２と、チャネル領域から、キャリアを排出するキャリア排出口を有するｎ型の第２主電極領域１３と、活性領域２１Ｂの上に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上に設けられ、第１主電極領域１２と第２主電極領域１３との間を流れるキャリアの流路に直交する主制御部、主制御部に交わる２本のガード部２４１，２４２を有してπ字型をなすゲート電極２４と、第２主電極領域１３のゲート幅方向の両端側に設けられたｐ型のリーク阻止領域６１，６２とを備える。 （もっと読む）

【課題】バイポーラの高耐圧縦型ＰＮＰプロセスをベースにして、寄生ＰＮＰトランジスタに起因する漏洩電流の発生しない高耐圧ＩＧＢＴを形成する。
【手段】Ｐ型半導体基板１に、ＩＧＢＴのコレクタ電極１５と電気的に接続するＰ＋型コレクタ層８と、当該Ｐ＋型コレクタ層８と連続するＰ＋型埋め込み層４と、該Ｐ＋型埋め込み層４の下層のＮ型埋め込み層２と、該Ｐ＋型埋め込み層４と該Ｎ型埋め込み層２の間のＮ＋型埋め込み層３とを形成する。また、Ｎ＋型埋め込み層３の端部と一体となり、前記Ｐ型半導体基板１上に形成されたＮ型エピタキシャル層５の表面まで延在し、コレクタ電極１５と電気的に接続されたＮ＋型導電層７を形成する。 （もっと読む）

【課題】相対的に厚いゲート絶縁膜を有するＭＯＳトランジスタと相対的に薄いゲート絶縁膜を有するＭＯＳトランジスタを同時に形成する半導体装置およびその製造方法の提供。
【解決手段】相対的に薄いゲート絶縁膜２５を有するＭＯＳトランジスタが形成される領域のフィールド絶縁膜端２３を相対的に厚いゲート絶縁膜２４で覆うことにより、フィールド絶縁膜下部に形成された反転防止拡散層３１から相対的に薄いゲート絶縁膜２５を有するＭＯＳトランジスタのチャネル領域３３をオフセットさせることによって、フィールド絶縁膜の膜厚ばらつきや相対的に厚い第一のゲート絶縁膜２４のエッチングばらつき、および反転防止拡散層によるチャネル端の濃度変動の影響を受けず、ＭＯＳトランジスタのチャネル幅を短く設計した際に生じる狭チャネル効果の影響を抑制することが可能となり、素子特性が安定した半導体装置。 （もっと読む）

【課題】 入出力部の電源配線の近傍にバイパスコンデンサを配置する場合、ＬＳＩの端子数が多くなると、バイパスコンデンサを配置するための領域を確保することが困難になる。
【解決手段】 半導体基板の表面に、電子回路素子が形成されている電子回路領域が画定される。半導体基板の上に、一方に基準電位が印加され、他方に電源電圧が印加される第１及び第２の配線が配置される。シールリングが、電子回路領域を取り囲むように、半導体基板の上に配置される。シールリングは、第１の配線に電気的に接続される。第１の不純物拡散領域が、シールリングよりも内側において、半導体基板の表層部に形成される。第１の不純物拡散領域の上に誘電体膜が配置される。誘電体膜の上に、シールリングに電気的に接続され、導電材料で形成されたキャパシタ導電膜が配置される。 （もっと読む）

【課題】チップの外周部に出力保護領域を有し、内部回路との間にガードリングによる出力保護パターンが設けられたＣＭＯＳ半導体集積回路において、周辺部のパターンを改善し、チップサイズを縮小したＣＭＯＳ集積回路を提供する。
【解決手段】出力保護領域２に接して内部回路領域３が設けられ、出力保護パターンが、出力保護領域２に最も近接したＣＭＯＳ両半導体型の内部回路領域３の出力保護領域２の近辺に、内部回路領域のトランジスタの基板を形成する半導体と同じ型で且つ濃度の濃く連続して形成されたガードリング用半導体４、５と、ガードリング用半導体上に一定形状のパターンで所定間隔に連続して形成された導体層とのコンタクトパターンと、を有するガードリングで形成されたことを特徴とする。 （もっと読む）

【課題】チップサイズを大きくすることなく、チップ外周のガードリングの、外部応力に対する耐性を強化する。
【解決手段】この半導体装置は、半導体基板と、半導体基板上に形成された集積回路部と、半導体基板上の集積回路部の周辺に存在する絶縁層中に形成された、集積回路部を包囲するガードリング４と、を有する。ガードリング４は、半導体基板に対して垂直な方向に関して重なる位置に配された少なくとも２層の配線層Ｍ１，Ｍ２，Ｍ３と、これらの配線層間を接続するビア９ａ，９ｂと、で構成される。ビア９ａ，９ｂの形状が、ガードリング４の近傍に位置する一のダイシングライン３から垂直に集積回路部側へ向かう外部応力１０を分散させる形状となっている。 （もっと読む）

【課題】半導体装置の高耐圧化を図る。
【解決手段】ｐ^-基板２００の主面上にはドレイン電極１１９及びＶＢ電極１２８が形成されている。ｐ^-基板２００の主面内には、ドレイン電極１１９に接続されたｎ型不純物領域１１７と、ｎ型不純物領域１１７とは離間するとともにＶＢ電極１２８に接続された、ｎ型不純物領域１１７の側面に対向する側面を有するｎ型不純物領域１２１とが形成されている。ｐ^-基板２００の主面内には、ｎ型不純物領域１２１の底面に接し、ｎ型不純物領域１１７の側面に接しない側面を有するｎ埋め込み層２９が形成されている。 （もっと読む）