【課題】様々な動作電圧の集積回路を隔離する半導体構造を提供する。
【解決手段】半導体基板上に位置して第１の回路領域２０４および第２の回路領域２０８を囲む隔離リング２３４を含む。埋め込み隔離層は連続的に延伸して、半導体基板の第１の回路領域２０４および第２の回路領域２０８を通る。埋め込み隔離層と隔離リングとを交接することにより、第１の回路領域２０４および第２の回路領域２０８は、半導体基板のバックサイドバイアスから隔離される。そしてイオン強化された隔離層により、第１の回路領域２０４にある第１のウェルおよび第２の回路領域２０８にある第２のウェルを隔離リングおよび埋め込み隔離層から隔離することにより、第１の回路領域２０４および第２の回路領域２０８の第１のウェルおよび第２のウェルと埋め込み隔離層との間にパンチスルーが発生することを防ぐ。 （もっと読む）

【課題】受信信号と局部発振信号とを合成して周波数を変換して信号処理を行なう信号処理用半導体集積回路において、スプリアスノイズによるＣＮ比の劣化を低減することができる。
【解決手段】ノイズの発生源となるＲＦ用の第１発振回路１３２およびＩＦ用の第２発振回路１３１と、受信信号と上記第１発振回路の発振信号とを合成して周波数変換する第１ミキサ回路１１３と、上記第１ミキサ回路で周波数変換された信号を増幅する増幅回路１１５と、増幅された信号を復調する復調回路１１６と、送信信号と上記第２発振回路の発振信号とを合成して周波数変換する第２ミキサ回路１２２とを有する信号処理用半導体集積回路において、少なくとも上記第１ミキサ回路１１３および上記第１発振回路１３２の回路ブロックと、上記第２発振回路１３１および上記増幅回路１１５および上記復調回路１１６の回路ブロックとを半導体基板上において離間して配置する。 （もっと読む）

【課題】 通常のＣＭＯＳプロセスを用いて、チップサイズを抑制しながら隣接端子間のノイズに対する耐性を向上することのできる駆動回路およびデータ線ドライバを提供することを目的とする。
【解決手段】 分離領域１１５に高濃度Ｎ型拡散層１１６を設けることにより、寄生ＮＰＮトランジスタ１０２のコレクタ電流を削減することができるので、通常のＣＭＯＳプロセスを用いて、チップサイズを抑制しながら隣接端子間のノイズに対する耐性を向上することのできる駆動回路およびデータ線ドライバを提供することができる。 （もっと読む）

【課題】ＪＩもしくはＳＩを用いた半導体集積回路の設計方法であって、寄生バイポーラトランジスタの影響やサージに対するガードリングを入れた効果等をシミュレーションにより予め解析することができ、製品コストを低減することのできる半導体集積回路の設計方法を提供する。
【解決手段】半導体基板の表層部において集積回路を構成する複数の半導体素子を、ＣＡＤ上でレイアウトする第１ステップＳ１と、ＣＡＤ上のレイアウト図から、半導体素子以外の寄生バイポーラトランジスタを抽出する第２ステップＳ２と、寄生バイポーラトランジスタの回路パラメータを、デバイスシミュレータ（ＴＣＡＤ）により抽出する第３ステップＳ３と、寄生バイポーラトランジスタを集積回路に組み入れて、回路シミュレータ(ＳＰＩＣＥ)により回路動作解析を行う第４ステップＳ４とを有する半導体集積回路の設計方法とする。 （もっと読む）

基板（20）上に形成された高耐圧P型MOSデバイス（12）は、第２極性タイプのエピタキシャル層（22）内に形成された第１極性タイプのHVウエル（26）を有し、該基板上において少なくとも部分的にHVウエルの上部に１対のフィールド酸化領域（32、34）を有している。絶縁ゲート（40、42）が該基板上においてフィールド酸化領域の間に形成されている。スタック状のヘテロドーピングされた周縁部（50、52、60、62）がHVウエル内において両ゲートの外側端部に自己アラインメントして形成されている。第１極性タイプのバッファ領域（66）がHVウエル内において両ゲートの内側端部の間に自己アラインメントして形成されている。第２極性タイプのドリフト領域（68）がバッファ領域内において両ゲートの内側端部の間に自己アラインメントして形成されている。該ドリフト領域はドーパント濃度が徐々に変化する領域（104）を有し、これは第２極性タイプのドレイン領域（110）を含んでいる。
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非対称なヘテロドープされた金属酸化物（AH2MOS）半導体デバイスは基板と、前記基板の頂部にあってソース領域とドレイン領域との間に配置された絶縁ゲートと、からなる。ゲートの一方の側面には、ヘテロドープされたタブ及びソース領域が形成されている。タブ領域は第２極性のドーパントを有している。ソース領域が各タブ領域内に配置されており、第２極性と反対の第１極性のドーパントを有している。ゲートの他方の側面には、ヘテロドープされたバッファ及びドリフト領域が形成されている。バッファ領域は第２極性のドーパントからなる。ドリフト領域がバッファ領域内に配置され、第１極性のドーパントによってドーピングされている。ドレインn+タップ領域がドリフト領域内に配置されている。
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半導体デバイスは、フィールド酸化膜（３２）で充填されたトレンチ（３０）、およびトレンチの下に、トレンチ（３０）の外縁（３６）に沿って第１の主面（８）からｐ−ウェル（６）を通って延び、トレンチの内縁（３４）を過ぎて延びるチャネル・ストッパ・リング（１８）を使用するためのチャネル終端領域を有する。この非対称チャネル・ストッパ・リングは、トレンチ（３０）と同じ距離に延びることができるチャネル（１０）に対する有効な終端を提供する。
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【課題】 素子形成領域の占有面積を増大させることなく電気的分離が確実に行なわれる半導体装置と、その製造方法を提供する。
【解決手段】 半導体基板上にＢＯＸ層を介在させてＮ−層３が形成されている。そのＮ−層３には素子形成領域となるＮ−層３ａを取囲むようにトレンチ分離領域４が形成されている。トレンチ分離領域４はＮ−層３の表面からＢＯＸ層に達するように形成されている。トレンチ分離領域４の外側には、他の素子形成領域となるＮ−層３ｂが位置している。トレンチ分離領域４とＮ−層３ａとの間には、Ｐ型拡散領域１０ａが形成されている。Ｐ型拡散領域１０ａは、素子形成領域を取囲むトレンチ分離領域４の内側側壁の全面に接するように切れ目なく連続して形成されている。Ｎ−層３ａ等の素子形成領域には、所定の半導体素子が形成される。 （もっと読む）

【課題】 半導体装置の小型化を可能にする。
【解決手段】 基板２１上のエピタキシャル層２２に、ゲート電極３２と、ｎ^-型オフセットドレイン領域３５、ｎ型オフセットドレイン領域３９およびｎ⁺型ドレイン領域４２からなるドレイン領域と、ｎ^-型ソース領域３６およびｎ⁺型ソース領域４３からなるソース領域とを有するＬＤＭＯＳＦＥを形成するとともに、ｎ型ウエル２７上に複数のショットキ電極５２を形成してショットキ電極５２およびｎ型ウエル２７間にショットキ接合を形成することでショットキダイオード素子を形成している。複数のショットキ電極５２はプラグ６３およびアノード電極７４を介して互いに電気的に接続されている。複数のショットキ接合部の間および両側に設けられたｎ⁺型半導体領域４４は、プラグ６３およびカソード電極７３を介して互いに電気的に接続されている。 （もっと読む）

【課題】 隣接する素子間に広がる空乏層を抑制し、相互に影響を与えないようにすることによって半導体素子間の間隔を狭くし、集積度を上げ、回路レイアウトの自由度の大きい半導体装置を提供する。
【解決手段】 半絶縁性基板上に、単一の導電型で形成された抵抗素子または電界効果トランジスタ素子が隣接している場合、隣接する両素子間に同じまたは逆の導電型のガード層を形成し、電位差が生じた場合に発生する電界の影響による電気的特性の変動を抑制する。また、ガード層の一端を接地することもできる。 （もっと読む）

【課題】 半導体集積回路構造およびその製造方法を提供する。
【解決手段】 半導体集積回路構造は複数のダイオード、少なくとも一つの嵌入領域および電圧供給ノードを備える。複数のダイオードは基板中に設置され、直列に電性接続される。少なくとも一つの嵌入領域は、基板中に設置され、二つのダイオードの間に設置される。電圧供給ノードは、嵌入領域に電性接続される。また、好適にはこれらのダイオードはガードリングにより囲まれる。 （もっと読む）

ショットキー・ダイオード特性及びＭＯＳトランジスタ（１８，９２）を有する原理的なショットキー・ダイオード（１６）又はデバイス（９０）は直列に結合されて、順電流がわずかに劣化するだけで漏れ電流及びブレークダウン電圧の大幅な改善をもたらす。逆バイアスの場合、小さな逆バイアス電流は存在するが、ショットキー・ダイオード（１６，９０）にかかる電圧はＭＯＳトランジスタ（１８，９２）により小さく保たれる。ＭＯＳトランジスタ（１８，９２）がブレークダウン状態になるまで、ほとんどすべての逆バイアス電圧がＭＯＳトランジスタにかかる。しかし、ショットキー・ダイオード（１６，９０）が電流を制限するので、このトランジスタのブレークダウンは始めから破壊的なわけではない。逆バイアス電圧が増加し続けるにつれて、ショットキー・ダイオード（１６，９０）により多くの電圧がかかり始める。このことにより漏れ電流は増加されるが、トランジスタ（１８，９２）とショットキー・ダイオード（１６，９０）との間でブレークダウン電圧はいくらか追加される。
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【課題】大量の商業マイクロエレクトロニクスメーカーがアクセスし易い最先端の基礎設備を使用して、高性能且つ費用対効果に優れた耐放射線性集積回路（ＲＨＩＣｓ）を提供する。
【解決手段】様々な形式の放射線エネルギーによって引き起こされる有害な影響を減少し、又は排除するために、従来の設計及びプロセスを使用する一方で特殊構造を含んで半導体デバイスを作成する。このような半導体デバイスは本願で開示された１台以上の寄生的な分離デバイス、及び／又は、埋め込みガードリング構造を含む。これら新規な構造に対応する設計、及び／又は、工程ステップの導入には、従来のＣＭＯＳ製作工程との互換性がある。したがって、比較的低い費用で比較的簡単に実施することができる。 （もっと読む）