【課題】ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供する。
【解決手段】基層１０内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層４０内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域２１Ｂと、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域４４Ｂと、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域５１Ｂとを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】 静電破壊保護回路の動作開始電圧を下げるためトリガ素子を接続した場合であっても、静電破壊保護回路の静電破壊耐量を向上させることができる静電破壊保護回路を提供する。
【解決手段】 トリガ素子が接続される別のベース電極部拡散領域の周囲に、ベース領域より不純物濃度が低く、かつベース領域より深く形成されたＰ型拡散領域１１を備える構造とすることで、別のベース電極部拡散領域近傍で生じる高電界を緩和し、またコレクタの一部を構成する埋め込み領域近傍で、ベース電流供給に必要な高電界を生じさせることができ、静電破壊耐量を向上させている。 （もっと読む）

【課題】ＳＯＩ（セミコンダクタ・オン・インシュレータ）基板内の底部半導体層からの半導体デバイスについて強化された信号分離を可能とする半導体構造、これを製造する方法、およびこれを操作する方法を提供する。
【解決手段】底部半導体層１０と反対の導電性タイプを有するドープ接点領域１８は底部半導体層１０内の埋め込み絶縁体層２０の下に設ける。少なくとも１つの導電ビア構造４７，７７は、相互接続レベル金属ライン９４から、中間工程（ＭＯＬ）誘電体層８０、最上部半導体層３０内の浅いトレンチ分離構造３３、および埋め込み絶縁体層２０を通り、ドープ接点領域１８まで延びる構造とする。 （もっと読む）

【課題】ＳＯＩ基板における容量結合を減少した集積回路を提供する。
【解決手段】底部半導体層と同じ導電型のドーパントを含む第１のドープされた半導体領域１８及び反対導電型のドーパントを含む第２のドープされた半導体領域２８がＳＯＩ基板の埋め込み絶縁層２０の直下に形成される。第１のドープされた半導体領域１８及び第２のドープされた半導体領域２８は、共にグランド電位に接続されるか、又は底部半導体層への少数キャリアの順方向バイアス注入に基づく過剰な電流を生じるには不十分は電圧、即ち、０．６Ｖ乃至０．８Ｖを越えない電位差を保って底部半導体層に対して順方向バイアスされる。上部半導体の半導体装置内の電気信号により誘起される電荷層内の電荷は第１及び第２のドープされた半導体領域に接続されている電気的コンタクトを介して引き出され、これにより半導体装置内の高調波信号を減少させる。 （もっと読む）

【課題】従来の半導体装置では、分離領域の形成領域を狭めつつ、ＭＯＳトランジスタの動作耐圧を向上させ難いという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の埋込層９が這い上がり、Ｐ型の拡散層１２が這い下がり、両拡散層９、１２が連結することで、ＭＯＳトランジスタ３のバックゲート領域が構成される。この構造により、分離領域１のＰ型の拡散層１３の横方向拡散幅が抑制され、分離領域の形成領域及びＭＯＳトランジスタのデバイスサイズが低減される。その一方で、バックゲート領域での寄生抵抗が低減し、ＭＯＳトランジスタの動作耐圧が向上する。 （もっと読む）

【課題】半導体基板において回路が形成される領域の占有面積を削減して小型化が図られる半導体装置を提供する。
【解決手段】高電位が印加されるセンス抵抗９と第１ロジック回路２６が形成された高電位ロジック領域２５の周囲を取り囲むように、分離領域３０を介在させて、ＲＥＳＵＲＦ領域２４が形成されている。ＲＥＳＵＲＦ領域２４の外側には、接地電位に対して第２ロジック回路２２を駆動させるのに必要な駆動電圧レベルが印加される第２ロジック回路領域が形成されている。ＲＥＳＵＲＦ領域２４では、電界効果トランジスタＴのドレイン電極１２が内周に沿って形成され、ソース電極１０が外周に沿って形成されている。また、センス抵抗９に接続されたポリシリコン抵抗４が、内周側から外周側に向かってスパイラル状に形成されている。 （もっと読む）

【課題】電流利得のばらつきを低減することができる半導体装置を提供する。
【解決手段】第１導電型の半導体基体１と、この半導体基体１の表面の一部に形成された、バイポーラトランジスタの第２導電型のコレクタ層２と、このコレクタ層２の一部に形成された、バイポーラトランジスタの第１導電型のベース層６と、このベース層６の一部に形成された、バイポーラトランジスタの第２導電型のエミッタ層７と、このエミッタ層７の直下の領域を除いた部分の半導体基体１に形成された、第１導電型の半導体層９とを含む半導体装置を構成する。 （もっと読む）

【課題】モールドストレスによる絶縁ゲート型電界効果トランジスタの特性変動を抑制する。
【解決手段】半導体基板上に設けられた絶縁ゲート型電界効果トランジスタと、前記絶縁ゲート型電界効果トランジスタと離間し、前記絶縁ゲート型電界効果トランジスタを取り囲むように前記半導体基板の表面に設けられ、前記絶縁ゲート型電界効果トランジスタのボディと同じ導電型の高不純物濃度層と、前記絶縁ゲート型電界効果トランジスタ及び前記高不純物濃度層上の一面に、前記絶縁ゲート型電界効果トランジスタを覆うように設けられ、ビア及び下層配線を介して前記高不純物濃度層と電気的に接続される最上層配線とを具備することを特徴とする半導体装置が提供される。 （もっと読む）

【課題】回路素子の静電破壊を抑制できる、貫通電極を用いた半導体装置及び半導体装置の製造方法を提供すること。
【解決手段】複数の半導体基板を積層して含む半導体装置であって、半導体基板のうち所与の半導体基板を貫通し、半導体装置の外部端子と電気的に接続する貫通電極５３と、所与の半導体基板に設けられた回路素子１３と、静電放電保護回路４２とを含み、静電放電保護回路４２と貫通電極５３との配線抵抗が、回路素子１３と貫通電極５３との配線抵抗よりも小さく構成する。静電放電保護回路４２が、所与の半導体基板において、貫通電極５３から最も小さい配線抵抗で接続されていてもよい。 （もっと読む）

【課題】面積効率やレイアウト設計の自由度を向上させた半導体装置及び半導体装置の製造方法を提供すること。
【解決手段】複数の外部端子ＶＤＤ、ＶＳＳ、Ｐｉｎ１、Ｐｉｎ２を有し、複数の半導体基板１０、２０、３０を積層して含む半導体装置であって、半導体基板のうち少なくとも１つを貫通し、半導体装置のいずれかの外部端子と電気的に接続する貫通電極５１、５２、５３、５４と、いずれか１つの半導体基板に設けた複数の静電放電保護回路４１、４２、４３とを含み、貫通電極５１、５２、５３、５４は、複数の静電放電保護回路４１、４２、４３のいずれかと電気的に接続され、複数の静電放電保護回路４１、４２、４３は、貫通電極５１、５２、５３、５４のいずれかと電気的に接続されている静電放電保護回路４１、４２、４３が設けられる半導体基板は、最下層又は最上層に積層された半導体基板であってもよい。 （もっと読む）

【課題】 本発明は基板上での同軸トランジスタを開示する。
【解決手段】同軸構造のＭＯＳＦEＴであって、チップ或いは基板（Ｗａｆｅｒ Ｂｏｎｄｉｎｇ）を積層し、軸心貫通孔により貫通し接続してより高い集積度及びラッチ効果のない同軸全対称のＣＭＯＳＦＥＴの集積回路を形成することができる。 （もっと読む）

【課題】周辺トランジスタやメモリセルを構成するｎＭＩＳトランジスタの駆動特性の劣化を抑制することができる半導体装置の製造方法を提供する。
【解決手段】ｎ型の電界効果型トランジスタを含む半導体装置の製造方法において、半導体基板に対してｐ型不純物となる元素を有するｐ型不純物元素含有ガスを含むエッチングガスを用いて、半導体基板に素子分離溝を形成するとともに、素子分離溝の内面に、ｐ型不純物を含む不純物層を形成する素子分離溝形成工程と、素子分離溝内に塗布型絶縁膜を埋め込んで素子分離絶縁膜を形成する素子分離絶縁膜形成工程と、を含む。 （もっと読む）

【課題】起動回路と周辺回路とを併せて集積化し得る半導体装置を提供する。
【解決手段】領域４１１においては、素子分離領域により規定されるドレイン領域１２１にボディ領域が形成され、ボディ領域にＮ型のソース領域が形成される。ドレイン領域１２１とＮ型のソース領域との間に第１のゲート電極２０が配置される。素子分離領域は開口部１３３が形成されたループ状部と、開口部１３３を介してドレイン領域１２１に接続された延在領域１２２を規定する部分とを備える。延在領域１２２に、Ｎ型のソース引出領域が形成される。内部回路４１２においては、ドレイン領域１２１にＰ型のボディ領域が形成され、Ｐ型のボディ領域にＮ型のソース領域が形成され、ドレイン領域１２１とＮ型のソース領域との間に第２のゲート電極３３１が形成される。 （もっと読む）

【課題】ＰＮＰＮ寄生サイリスタによるラッチアップ現象を防止する。
【解決手段】Ｐ型半導体基板５０ｐに形成されたＮウェル５１ｎ内に設けられ、外部端子に接続されたＰＭＯＳトランジスタ２４と、ＰＭＯＳトランジスタ２４に隣接して配置され、一端及び他端に電源電位ＶＤＤＱ及び接地電位ＶＳＳＱがそれぞれ供給されるＭＯＳゲート容量４１とを備え、ＰＭＯＳトランジスタ２４とＭＯＳゲート容量４１によって構成されるＰＮＰＮ寄生サイリスタのカソードとなるＮ型拡散層５２ｎが電源電位ＶＤＤＱに固定されている。これにより、ＰＮＰＮ寄生サイリスタはオンすることができないことから、ラッチアップ現象により素子が破壊されるという問題がなくなる。 （もっと読む）

【課題】絶縁ゲート型半導体装置において、ゲートパッド部の下方に保護ダイオードが配置されるためトランジスタセルが配置できず、チップ上の無効領域となっていた。またソース電極層はゲートパッド部を除いて配置され、素子領域の端部のセルではソースパッド部からゲートパッド部を迂回するように電流経路が形成される領域があった。
【解決手段】電極構造を２層とし、ゲートパッド部の少なくとも一部に保護ダイオードとの非重畳領域を形成する。非重畳領域下方にセルおよび１層目のソース電極層を配置でき、ソース電極層内の抵抗の偏りを小さくできる。更に、ゲートパッド部から保護ダイオードまでの距離が、ソースパッド部から保護ダイオードまでの距離より小さくなる位置に保護ダイオードを配置する。これにより効率的にトランジスタ動作を行える素子領域を大きく確保でき、且つ配線部下方の第１ソース電極層抵抗を低減できる。 （もっと読む）

【課題】絶縁ゲート型半導体装置において、ゲートパッド部の下方に保護ダイオードが配置されるためトランジスタセルが配置できず、チップ上の無効領域となっていた。またソース電極層はゲートパッド部を除いて配置され、素子領域の端部のセルではソースパッド部からゲートパッド部を迂回するように電流経路が形成される領域があった。
【解決手段】電極構造を２層とし、ゲートパッド部の少なくとも一部に保護ダイオードとの非重畳領域を形成する。２層目のゲート電極層は一部が１層目のゲート電極層と重畳し、これを介して保護ダイオードおよびゲート電極と接続する。非重畳領域下方にセルおよび１層目のソース電極層を配置できるので、ゲートパッド部下方の無効領域を従来と比較して大幅に低減でき、ソース電極層内を基板の水平方向に流れる電流について、全てのセルがソースパッド部から最短距離の電流経路となる。 （もっと読む）

【課題】基板の一主面側に全ての外部接続手段が接続される絶縁ゲート型半導体装置において、ゲートパッド部の下方に保護ダイオードが配置される構造では、トランジスタセルおよびソース電極層が配置できず、基板内部の抵抗が大きい問題があった。
【解決手段】電極構造を２層とし、保護ダイオードは素子領域外で素子領域に隣接し、素子領域外周の、主な電流経路に垂直となる辺に隣接して配置する。また、２層目のゲート電極層（ゲートパッド部）の少なくとも一部に保護ダイオードとの非重畳領域を形成する。２層目のゲート電極層は一部が１層目のゲート電極層と重畳し、これを介して保護ダイオードおよびゲート電極と接続する。ゲートパッド部の下方にトランジスタセルおよび１層目のソース電極層を配置する。これにより基板内を流れる電流の抵抗が小さくできる。 （もっと読む）

【課題】半導体集積回路の電源種類が増えても、半導体集積回路の面積増加を抑えることが可能なＥＳＤ保護素子及びこれを備えた半導体集積回路を提供する。
【解決手段】半導体集積回路は、基板３７上に設けられた第１導電型のウエル３５と、基板３７の上方に設けられた第１の外部端子１０、第２の外部端子１１、及び第３の外部端子１２と、第１の外部端子１０と第２の外部端子１１との電気経路上に設けられた第１の保護回路２０と、第２の外部端子１１と第３の外部端子１２との電気経路上に設けられた第２の保護回路２１と、第３の外部端子１２と第１の外部端子１０との電気経路上に設けられた第３の保護回路２２とを備えている。ウエル３５内に連続的に設けられたガードリング４０は、ウエル３５上に設けられた第１の保護回路２０、第２の保護回路２１、第３の保護回路３０のうち少なくとも２つを囲む。 （もっと読む）

【課題】 ＬＣＤドライバＩＣには通常の低耐圧ＭＩＳＦＥＴとともに、高耐圧ＭＩＳＦＥＴが搭載される。通常のＭＩＳＦＥＴよりゲート酸化膜が厚いため、必然的に電極高さが高くなる。そのためゲート・コンタクトの深さが浅く、通常部とのプロセス上の両立が必要となる。
【解決手段】本願発明は高耐圧ＭＩＳＦＥＴのたとえばチャネル幅方向において、厚膜ゲート酸化領域の境界をゲート電極端より内側に納めたものである。これにより低くなったゲート電極部にゲート・コンタクトを配置し、厚膜境界がゲート電極端より内側でかつ、ゲート・コンタクトとチャネル端との間にくることとなる。 （もっと読む）

【課題】高圧金属電極と低圧電極との間の絶縁耐圧を上昇させることができる。
【解決手段】支持基板５、この支持基板に積層された絶縁膜６、及び絶縁膜に積層された第一半導体層８を備えた高耐圧半導体２１０と、制御回路とを備える半導体集積回路装置において、高耐圧半導体２１０は、第一半導体層を取り囲むように、閉ループ状の絶縁膜が形成された内側誘電体分離領域７０１と、内側誘電体分離領域の外周に、閉ループ状の絶縁膜が形成された外側誘電体分離領域７０２と、絶縁膜の表面であって、内側誘電体分離領域と外側誘電体分離領域との間に形成された第二半導体層８１と、内側誘電体分離領域、外側誘電体分離領域、及び第二半導体層の表面に積層されたフィールド酸化膜５０と、第一半導体層に接続され、フィールド酸化膜の表面に形成された金属電極３とを備えている。 （もっと読む）