絶縁ゲート型半導体装置
【課題】基板の一主面側に全ての外部接続手段が接続される絶縁ゲート型半導体装置において、ゲートパッド部の下方に保護ダイオードが配置される構造では、トランジスタセルおよびソース電極層が配置できず、基板内部の抵抗が大きい問題があった。
【解決手段】電極構造を２層とし、保護ダイオードは素子領域外で素子領域に隣接し、素子領域外周の、主な電流経路に垂直となる辺に隣接して配置する。また、２層目のゲート電極層（ゲートパッド部）の少なくとも一部に保護ダイオードとの非重畳領域を形成する。２層目のゲート電極層は一部が１層目のゲート電極層と重畳し、これを介して保護ダイオードおよびゲート電極と接続する。ゲートパッド部の下方にトランジスタセルおよび１層目のソース電極層を配置する。これにより基板内を流れる電流の抵抗が小さくできる。
【解決手段】電極構造を２層とし、保護ダイオードは素子領域外で素子領域に隣接し、素子領域外周の、主な電流経路に垂直となる辺に隣接して配置する。また、２層目のゲート電極層（ゲートパッド部）の少なくとも一部に保護ダイオードとの非重畳領域を形成する。２層目のゲート電極層は一部が１層目のゲート電極層と重畳し、これを介して保護ダイオードおよびゲート電極と接続する。ゲートパッド部の下方にトランジスタセルおよび１層目のソース電極層を配置する。これにより基板内を流れる電流の抵抗が小さくできる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置に関し、特に、トランジスタセルが配置されない無効領域を低減し、素子領域の面積を向上できる絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
絶縁ゲート型半導体装置では、基板の一主面にソース電極層、ゲート電極層が設けられ、それぞれに例えばバンプ電極やボンディングワイヤなどの外部接続手段が固着される。
【０００３】
また、電極部での抵抗を低減するため、基板表面の電極を２層構造にした絶縁ゲート型半導体装置も知られている。
【０００４】
図８を参照し、従来の２層の電極構造を有する絶縁ゲート型半導体装置２００について、ＭＯＳＦＥＴを例に説明する。図８は断面図である。
【０００５】
素子領域２２０には、ＭＯＳＦＥＴのトランジスタセル（以下セル）２２５が構成されている。
【０００６】
セル２２５は、ｎ＋シリコン半導体基板２０１上にｎ−型エピタキシャル層２０２を設けてドレイン領域とし、その表面に設けたｐ型のチャネル層２０４に形成される。トレンチ２０８は、チャネル層２０４を貫通して設けられ、トレンチ２０８内壁にはゲート酸化膜２１１を設ける。ゲート電極２１３は、トレンチ２０８に埋設され、ポリシリコンのパターニングにより形成される連結部（ここでは不図示）により、第１ゲート電極層２１８と接続し、さらに保護ダイオードＤｉに接続する。
【０００７】
ソース領域２１５は、トレンチ２０８に隣接したチャネル層２０４表面にｎ＋型不純物を注入した拡散領域である。また、隣接するソース領域２１５間のチャネル層２０４表面には、ｐ＋型不純物の拡散領域であるボディ領域２１４が設けられる。ゲート電極２１３上に層間絶縁膜２１６が設けられ、層間絶縁膜２１６間のコンタクトホールを介して、第１ソース電極層２１７がソース領域２１５とボディ領域２１４とコンタクトする。
【０００８】
第１ゲート電極層２１８は、保護ダイオードＤｉ上に配置され、保護ダイオードＤｉの一端と接続する。保護ダイオードＤｉの一端は、ゲート電極２１３と接続し、保護ダイオードＤｉの他端は、第１ソース電極層２１７と接続する。
【０００９】
第１ソース電極層２１７は、素子領域２２０上の全面を覆って設けられ、セル２２５のソース領域２１５とボディ領域２１４と接続する。また、第１ゲート電極層２１８は、素子領域２２０外の基板表面上方に設けられる。
【００１０】
電極部での抵抗低減のため、第１ソース電極層２１７上には部分的に設けられた例えば窒化膜２２１を介して、第１ソース電極層２１７とコンタクトする第２ソース電極層２２７が設けられ、第１ゲート電極層２１８上には部分的に設けられた窒化膜２２１を介して、第１ゲート電極層２１８とコンタクトする第２ゲート電極層２２８が形成される。
【００１１】
第２ソース電極層２２７、第２ゲート電極層２２８上には、チップの最表面となる窒化膜２２３が設けられ、当該窒化膜２２３には開口部が設けられる。開口部から露出した第２ゲート電極層２２８の一部および第２ソース電極層２２７の一部が、それぞれ、外部接続手段の固着領域(以下ゲートパッド部２２８ｐ、ソースパッド部２２７ｐ)となる。窒化膜２２１はゲートパッド部２２８ｐ、ソースパッド部２２７ｐ下方に設けられ、ワイヤボンド時の衝撃を緩和する。（例えば特許文献１参照。）。
【特許文献１】特開２００７−４２８１７号公報
【００１２】
図９は、従来の半導体チップ２１０の一例を示す平面図である。尚ここでは一例として、外部接続手段としてバンプ電極を用いて、実装基板にフリップチップ実装される半導体チップを示す。また半導体チップは、ドレイン領域を共通として１つの基板（チップ）に２つのＭＯＳＦＥＴの素子領域を集積化した場合（以下共通ドレイン型ＭＯＳＦＥＴ）を例に示す。尚、図８と同一構成要素は同一符号で示す。
【００１３】
共通ドレイン型ＭＯＳＦＥＴ２１０は、基板（チップ）の一主面に２つのゲートパッド部２２８ｐおよび２つのソースパッド部２２７ｐが設けられ、これらのパッド部に外部接続手段としてそれぞれゲートバンプ電極２３８、２３８’およびソースバンプ電極２３７、２３７’が設けられる。電流は、一方のソースバンプ電極２３７から共通のドレイン領域を通過し、他方のソースバンプ電極２３７’に流れる。
【００１４】
そして、ゲートパッド部２２８ｐ下方には、これと重畳してこれより小さい保護ダイオードＤｉが設けられる。保護ダイオードＤｉは一端が第１ゲート電極層２１８と接続し、他端が第１ソース電極層２１７に接続する（図８参照）。第１ゲート電極層２１８は、基板の周囲に配置されたゲート引き出し電極２１８ｗまで延在され、さらにゲート電極（不図示）と接続する。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
図８、図９（Ｂ）の如く、ゲートパッド部２２８ｐ下方には、これと重畳してコンタクトする第１ゲート電極層２１８が設けられ、その下方には通常、ゲート−ソース間の保護ダイオードＤｉが配置される。ゲートパッド部２２８ｐ、第１ゲート電極層２１８および保護ダイオードＤｉは重畳し、保護ダイオードＤｉはゲートパッド部２２８ｐより小さい面積で設けられる（図９）。
【００１６】
保護ダイオードＤｉは、基板表面に絶縁膜を介してポリシリコンを所望の形状にパターンニングして形成している。従ってその構造あるいは製造方法上、保護ダイオードＤｉ下方には、第１ソース電極層２１７に覆われてこれと接続するトランジスタセルを配置することはできない。すなわち、セルは破線の素子領域２２０内に配置される（図９）。
【００１７】
また、ゲートパッド部２２８ｐと保護ダイオードＤｉが重畳し、素子領域２２０の最外周のセルよりも素子領域２２０の内側に配置される。このため、チップ周辺の１層目のゲート引き出し電極２１８ｗからゲートパッド部２２８ｐに接続するため、１層目に配線部２２８ｗを設ける必要がある。そして、配線部２２８ｗ下方には、これと重畳して保護ダイオードＤｉに接続するポリシリコン層の配線部も配置されるため、この下方にもセルが配置できない問題がある。
【００１８】
ゲートパッド部２２８ｐの面積は、外部接続手段としてボンディングワイヤなどを採用した場合には小さいものでも一辺（直径）が数十μｍ程度必要であり、バンプ電極を採用した場合には一辺（直径）が３００μｍ以上必要になる場合もある。
【００１９】
一方、保護ダイオードＤｉの面積は耐圧によって決定するが、ゲートパッド部２２８ｐの面積より小さくても十分な耐圧が得られる場合が多い。つまり、図９（Ｂ）では保護ダイオードＤｉをゲートパッド部２２８ｐ、第１ゲート電極層２１８と同等の大きさで示しているが、実際は、通常、ポリシリコン層をゲートパッド部２２８ｐ、第１ゲート電極層２１８と同等の大きさで形成し、ポリシリコン層内にゲートパッド部２２８ｐ、第１ゲート電極層２１８より小さく保護ダイオードＤｉを形成している。
【００２０】
しかし従来では、ゲートパッド部２２８ｐの下方にこれと重畳して保護ダイオードＤｉが設けられ、トランジスタセルが配置できない構造であったため、素子領域として実質的に機能しない無効領域の面積が大きくなり、特性の改善にも限界があった。
【００２１】
耐圧によって保護ダイオードＤｉが小さくてよい場合において、たとえ保護ダイオードＤｉの面積をゲートパッド部２２８ｐの面積より縮小したとしても、ゲートパッド部２２８ｐの下方にはトランジスタセルが配置できない。
【００２２】
尚、この問題は、フリップチップ実装構造の半導体チップに限らず、外部接続手段がボンディングワイヤであっても、金属プレートであっても、同様である。
【００２３】
また、半導体チップの各パッド部の位置は、パターンの制約などによりその位置をチップの特性に応じて適宜選択できない場合がある。一例として、バンプ電極２３７、２３７’、２３８、２３８’を設けるような構造の場合には、各バンプ電極２３７、２３７’、２３８、２３８’の位置は実装基板上のパターンの制約を受け、例えばユーザの要求などにより、パッド部の位置が決められる。特に、チップサイズが大きくなるほど各バンプ電極の位置がチップ周辺からチップの周辺より中心寄りに配置される場合が多くなる。このため、ソースパッド部２２７ｐ、ゲートパッド部２２８ｐも、素子領域２２０の最外周に配置されるセルより、内側に設けられる場合がある。
【００２４】
図９の場合には、入力端子となる一方のソースバンプ電極２３７からソース電極層、トランジスタセルおよび基板内部（共通のドレイン領域）を経由し、他方のソース電極層から出力端子となる他方のソースバンプ電極２３７’に至る電流経路が形成される。
【００２５】
ここで、基板内部（共通のドレイン領域）を流れる電流に着目すると、図９のＭＯＳＦＥＴの場合は、矢印の如く、チップの上下辺方向が主な経路となる。この場合、２つの保護ダイオードＤｉの延長線上の領域（一点鎖線の領域の内側）に配置されたセルのうち、最長の電流経路となる可能性のあるセルは、領域ｒと領域ｒ’に配置されたセルである。すなわち、保護ダイオードＤｉが素子領域２２０の内側に入り込んで配置されることによって、チップの端部から端部までを流れる最長の電流経路Ｌ２が形成される可能性が生じ、その経路を流れた場合には抵抗が高くなる問題がある。
【００２６】
そして高抵抗となる経路のセルは、低抵抗となる経路のセルより動作が鈍くなることから、この偏りが大きくなることによっても、素子領域内のセルが均一動作しにくい状態となる。これにより、スイッチング特性が悪化する問題がある。
【課題を解決するための手段】
【００２７】
本発明はかかる課題に鑑みてなされ、半導体基板の一主面に対して水平方向に該半導体基板を電流が流れ、前記一主面側に外部接続手段の全てが設けられる絶縁ゲート型半導体装置であって、前記半導体基板に設けられ絶縁ゲート型トランジスタのセルが複数配置された素子領域と、前記半導体基板上に設けられて前記素子領域の一の部分と直接接触せず上方を覆い、該素子領域に接続する第１端子電極層と、前記半導体基板上に設けられて前記素子領域の他の部分と直接接触せず上方を覆い、該素子領域に接続して制御信号を印加する第２端子電極層と、前記素子領域外で該素子領域に隣接して配置された保護ダイオードと、を具備し、前記第２端子電極層は、外部接続手段が固着するパッド部を有し、該パッド部は少なくとも一部が前記保護ダイオードと非重畳となり、前記保護ダイオードが隣接して配置される前記素子領域の外周の延在方向は、前記半導体基板を流れる前記電流の方向に対して直交することにより解決するものである。
【発明の効果】
【００２８】
本発明に依れば、基板水平方向に電流経路が形成される絶縁ゲート型半導体装置では、ゲートパッド部を有するゲート電極層と、その下層で、ゲート引き出し電極に接続する他のゲート電極層の２層構造とし、ゲートパッド部に保護ダイオードとの非重畳領域を形成し、保護ダイオードを素子領域外周より外側でこれに隣接して配置することで、基板内部の電流経路の抵抗増加を抑えることができる。
【００２９】
具体的には、保護ダイオードが隣接する素子領域の外周の延在方向が、半導体基板を流れる電流の方向に対して直交する方向になるように、保護ダイオードを配置する。これにより、２つの保護ダイオードの延長線上の領域に配置されたセル間に形成される最長の電流経路を、従来構造より短くできる。
【００３０】
従来ではゲートパッド部と保護ダイオードが重畳しており、保護ダイオードの位置を所望の領域に配置できなかった。しかし、本実施形態によれば、例えば外部接続手段（例えばバンプ電極）との関係で、ゲートパッド部の形成位置に制約があるとしても、ゲートパッド部は従来の位置を維持しつつ、保護ダイオードを基板内部の抵抗を低減できる領域に配置できる。これにより、基板内部を流れる電流の抵抗を低減でき、素子領域のトランジスタセルの不均一動作を低減できる。
【００３１】
また、従来の２層の電極構造からマスクパターンを変更するのみで実施できる利点を有する。
【発明を実施するための最良の形態】
【００３２】
本発明の実施の形態を図１から図７を参照して、素子領域にＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のトランジスタセル（以下、セル）が配置される場合を例に詳細に説明する。
【００３３】
第１の実施形態は、一例として本実施形態のＭＯＳＦＥＴ１０、１０’が、ドレイン領域を共通として１つの基板（チップ）に２個集積化された共通ドレイン型ＭＯＳＦＥＴ１００の場合である。共通ドレイン型ＭＯＳＦＥＴ１００は、例えばＭＯＳＦＥＴ１０のソース電極が入力端子と接続し、他方のＭＯＳＦＥＴ１０’のソース電極が出力端子と接続する。
【００３４】
図１は、共通ドレイン型ＭＯＳＦＥＴ１００の平面図であり、図１（Ａ）がチップ全体の平面図、図１（Ｂ）がゲートパッド部付近の拡大図である。また図２は、図１（Ａ）のａ−ａ線断面図であり、図３は、ゲートパッド部付近の拡大図である。
【００３５】
ＭＯＳＦＥＴ１０、１０’は、いずれも本実施形態の構造を有しており、基板（チップ）１の中心線Ｘ−Ｘに対して例えば線対称に配置される。ＭＯＳＦＥＴ１０、１０’は同一の構成であるので、以下、ＭＯＳＦＥＴ１０について、説明する。
【００３６】
ＭＯＳＦＥＴ１０は、一導電型半導体基板と、一導電型半導体層と、素子領域と、第１端子電極層と、第２端子電極層とから構成される。
【００３７】
図１を参照して、基板表面に多数のＭＯＳＦＥＴのセルが配置された素子領域（破線）２０が設けられ、素子領域２０の全面を覆って、第１端子電極に接続する１層目の第１端子電極層１７（二点鎖線）が設けられる。第１端子電極とは、トランジスタの１の端子（例えばソース端子）に接続する電極をいう。すなわち１層目の第１端子電極層とは、ここでは第１ソース電極層１７である。素子領域２０外（例えばチップコーナー部）の基板表面にはゲート−ソース間にＭＯＳＦＥＴのゲート絶縁膜を保護する保護ダイオードＤｉが設けられる。保護ダイオードＤｉ上には、第２端子電極に接続する１層目の第２端子電極層１８（二点鎖線）が設けられる。第２端子電極とは、トランジスタの制御端子（ゲート端子）に接続する電極をいう。すなわち、１層目の第２端子電極層とは、第１ゲート電極層１８である。
【００３８】
第１ソース電極層１７および第１ゲート電極層１８上には開口部ＯＰを有する絶縁膜（例えば窒化膜または酸化膜）を介して２層目の第１端子電極層（第２ソース電極層）２７および２層目の第２端子電極層（第２ゲート電極層）２８が設けられる（図１（Ｂ）参照）。
【００３９】
第２ソース電極層２７は、外部接続手段が固着するパッド部（ソースパッド部２７ｐ）を有する。ソースパッド部２７ｐは、例えば、第２ソース電極層２７を覆い、チップ最表面となる絶縁膜（不図示）に設けた開口部から露出した第２ソース電極層２７の一部である。絶縁膜は例えば窒化膜、酸化膜、ポリイミドなどであり以下窒化膜を例に説明する。ソースパッド部２７ｐには例えば入力端子と接続し、外部接続手段となる例えばバンプ電極（ソースバンプ電極：不図示）が固着する。
【００４０】
第２ゲート電極層２８は、外部接続手段が固着するパッド部（ゲートパッド部２８ｐ）と、配線部２８ｗを有する。ゲートパッド部２８ｐは、例えば、第２ゲート電極層２８を覆い、チップ最表面となる窒化膜（不図示）に設けた開口部から露出した第２ゲート電極層２８の一部である。ゲートパッド部２８ｐには制御端子と接続し、外部接続手段となる例えばバンプ電極（ゲートバンプ電極：不図示）が固着する。
【００４１】
配線部２８ｗは、ゲートパッド部２８ｐから第１ゲート電極層１８上に延在し、第１ゲート電極層１８と接続する。
【００４２】
基板（チップ）の周辺付近には、ゲート引き出し電極１８ｗが配置される。ゲート引き出し電極１８ｗは、その下方でこれと重畳するポリシリコン層（不図示）を介して素子領域２０の各ゲート電極と接続する。またゲート引き出し電極１８ｗは、第１ゲート電極層１８と接続し、さらに配線部２８ｗを経由してゲートパッド部２８ｐに接続する。
【００４３】
図２を参照して、半導体基板ＳＢは、ｎ＋型シリコン半導体基板１上にｎ−型半導体層（例えばｎ−型エピタキシャル層）２を積層してなり、ドレイン領域を構成する。ｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層４を設ける。トレンチ７は、チャネル層４を貫通してｎ−型半導体層２まで到達させる。トレンチ７は、一般的には一主面の平面パターンにおいて格子状またはストライプ状にパターニングされる。
【００４４】
トレンチ７の内壁にはゲート酸化膜１１を設ける。ゲート酸化膜１１の膜厚は、ＭＯＳＦＥＴの駆動電圧に応じて数百Å程度とする。また、トレンチ７内部には導電材料を埋設してゲート電極１３を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。
【００４５】
ソース領域１５は、トレンチ７に隣接したチャネル層４表面にｎ型不純物を注入したｎ＋型不純物領域である。また、隣接するソース領域１５間のチャネル層４表面には、ｐ＋型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接するトレンチ７で囲まれた部分がＭＯＳトランジスタの１つのセル２１となり、これが多数個集まってＭＯＳＦＥＴの素子領域２０を構成している。
【００４６】
尚本実施形態では便宜上、ゲート電極１３に沿ったチャネルが形成され、トランジスタの動作をするセル２１が配置される領域を素子領域２０とする。すなわち、最外周のセル２１のソース領域１５の配置領域までを素子領域２０として説明し、これが図１の破線の領域である。
【００４７】
また基板ＳＢの外周端には、高濃度のｎ型不純物領域であるアニュラーが設けられ、チャネル層４の端部には、高濃度のｐ型不純物領域であるガードリングが設けられるが、図示は省略する。
【００４８】
ゲート電極１３上には層間絶縁膜１６が設けられる。第１ソース電極層１７は基板ＳＢ上に設けられて素子領域２０の全面を覆い、層間絶縁膜１６間から露出したソース領域１５およびボディ領域１４とコンタクトする。
【００４９】
第１ソース電極層１７上には第１絶縁膜（例えば、窒化膜、酸化膜）２３が設けられ、その上に第２ソース電極層２７が設けられる。第２ソース電極層２７は、第１絶縁膜２３を開口して露出した第１ソース電極層１７とコンタクトし、素子領域２０のソース領域１５と接続する。
【００５０】
素子領域２０外の基板１表面には、絶縁膜１１を介して、保護ダイオードＤｉが設けられる。保護ダイオードＤｉは例えば、ポリシリコンをパターンニングしてｐ型不純物領域をｎ型不純物領域を交互に、同心円のリング状に配置し、ＭＯＳＦＥＴ１０のソース−ゲート間に接続される。
【００５１】
保護ダイオードＤｉは、素子領域２０外で素子領域２０の最外周のセルと近接して配置される。更に、保護ダイオードＤｉの一辺が、素子領域２０の外周を区画する一つの辺Ｅと隣接し、辺Ｅが半導体基板を流れる電流の方向（矢印）に対して直交するような位置に、保護ダイオードＤｉを配置する。ここでは、一例として、チップのコーナー部に配置される場合を示す（図１）。
【００５２】
第１ゲート電極層１８は、保護ダイオードＤｉと重畳して素子領域２０外の基板ＳＢ上に設けられ、基板１の端部に設けられたゲート引き出し電極１８ｗと接続する（図１）。ゲート引き出し電極１８ｗと第１ゲート電極層１８は、例えば同じ金属層で同じ層に連続してパターンニングされる。
【００５３】
ゲート引き出し電極１８ｗは、ゲート電極１３を基板１の表面（基板１の周囲）に引き出したポリシリコン層（不図示）と重畳して設けられ、これとコンタクトしてゲート電極１３と接続する。
【００５４】
第１ゲート電極層１８上には第１絶縁膜２３が設けられ、その上に第２ゲート電極層２８が設けられる。第２ゲート電極層２８は、第１絶縁膜２３を開口して露出した第１ゲート電極層１８とコンタクトし、第１ゲート電極層１８およびゲート引き出し電極１８ｗを介して素子領域２０のゲート電極１３と接続する。また第２ゲート電極層２８は、第１ゲート電極層１８を介して保護ダイオードＤｉの一端と接続する。保護ダイオードＤｉの他端は、第１ソース電極層１７と接続する。
【００５５】
第２ソース電極層２７は、素子領域２０の一部分を覆い、第２ゲート電極層２８は、第２ソース電極層２７で覆われない素子領域２０上を覆う。すなわち、第２ゲート電極層２８下方に第１ソース電極層１７の一部が配置される。
【００５６】
第２ソース電極層２７および第２ゲート電極層２８には、チップの最表面となる第２絶縁膜（例えば窒化膜およびその上に設けたソルダーレジスト）２５が設けられる。第２絶縁膜２５の所望の領域を開口して露出した第２ゲート電極層２８の一部は、例えばバンプ電極（ゲートバンプ電極３８）などの外部接続手段の固着領域（ゲートパッド部２８ｐ）となる。なお、第２絶縁膜２５がない場合もあるが、その場合も外部接続手段の固着領域をゲートパッド部２８ｐとする。
【００５７】
ゲートパッド部２８ｐには、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）２４が設けられる。ＵＢＭ２４は、例えば無電解メッキにより下層からニッケル（Ｎｉ：厚さ例えば２μｍ）、金（Ａｕ：厚さ例えば５００Å）をこの順で積層した金属層である。そして、ＵＢＭ２４を下地電極とする例えばスクリーン印刷によりゲートバンプ電極３８を設ける。ゲートバンプ電極３８の直径は例えば約３００μｍである。
【００５８】
また第２絶縁膜２５の所望の領域を開口して露出した第２ソース電極層２７の一部は、例えばバンプ電極（ソースバンプ電極３７）などの外部接続手段の固着領域（以下ソースパッド部２８ｐ）となる。ソースパッド部２７ｐには、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）２４を介して、ソースバンプ電極３７が設けられる。
【００５９】
第２ゲート電極層２８についてより詳細に説明すると、第２ゲート電極層２８は、ゲートパッド部２８ｐと、配線部２８ｗを有する（図１（Ｂ）参照）。配線部２８ｗは、ゲートパッド部２８ｐから第１ゲート電極層１８の上まで延在し、少なくとも一部が第１ゲート電極１８と重畳する。そしてゲートパッド部２８ｐは、配線部２８ｗおよび第1ゲート電極１８を介してゲート引き出し電極１８ｗに接続する。
【００６０】
第２ゲート電極層２８は、配線部２８ｗが第１ゲート電極層１８と重畳する。すなわち、第２ゲート電極２８は第１ゲート電極層１８よりその面積が大きい（図１（Ｂ））。
【００６１】
そして、ゲートパッド部２８ｐ下方に素子領域２０の一部が配置される。より具体的には、ゲートパッド部２８ｐは、少なくともその一部に、保護ダイオードＤｉと重畳しない非重畳領域２８ｕを有する。第１実施形態では、ゲートパッド部２８ｐの全ての領域が保護ダイオードＤｉとの非重畳領域２８ｕである。そして、非重畳領域２８ｕの直下に、複数のセル２１が配置される。
【００６２】
このように本実施形態のゲート電極層は、保護ダイオードＤｉと重畳してこれと接続する第１ゲート電極層１８と、保護ダイオードＤｉとの非重畳領域２８ｕを有する第２ゲート電極層２８の２層構造である。この構造にすることで、ゲートバンプ電極３８が固着するゲートパッド部２８ｐの直下にも素子領域２０（セル２１）を配置することができる。
【００６３】
これにより、従来構造においてセルが配置できなかった無効領域を大幅に低減できる。従って素子領域２０の拡大により同一チップサイズの場合にはオン抵抗を低減できる。また、素子領域２０の面積を従来と同等に維持すると、従来存在していたゲートパッド部下方の無効領域を縮小できるので、チップサイズの小型化が実現する。
【００６４】
本実施形態では、ゲートパッド部２８ｐ下方にセル２１および第１ソース電極層１７が設けられ、第１ソース電極層１７内を基板水平方向に流れる電流は、ゲートパッド部２８ｐを迂回する必要がない。
【００６５】
そして保護ダイオードＤｉは、素子領域２０外周の電流経路に垂直となる辺Ｅに隣接して配置する。これにより、基板内の電流の抵抗を低減し、セル２１の均一動作化に寄与できる。以下、半導体基板内部（ドレイン領域）を流れる電流に着目し、詳細に説明する。
【００６６】
半導体チップの各パッド部の位置は、例えば実装基板上のパターンの制約や、ユーザの要求などにより、その位置をチップの特性に応じて適宜選択できない。例えば、外部接続手段にバンプ電極を用いる場合には、チップサイズが大きくなるほど各パッド部電極の位置がチップ周辺からチップの中心寄りに配置される場合が多くなる。
【００６７】
従来構造では、たとえ保護ダイオードＤｉの面積をゲートパッド部の面積より縮小したとしても、ゲートパッド部と保護ダイオードが重畳する領域の下方にはトランジスタセルおよびソース電極層が配置されていなかった。
【００６８】
共通ドレイン型ＭＯＳＦＥＴの場合は、一方のソースバンプ電極３７からソース電極層（第１ソース電極層１７、第２ソース電極層２７）および共通のドレイン領域を通過し、他方のソース電極層（第１ソース電極層、第２ソース電極層２７’）からソースバンプ電極３７’に至る電流経路が形成される。
【００６９】
既述の如く、基板内部（共通のドレイン領域）を流れる電流に着目すると、図９のＭＯＳＦＥＴの場合は、矢印の如く、チップの上下辺方向に電流経路が形成される。そして、保護ダイオードＤｉの延長線上の領域（一点鎖線の内側の領域）において、最長となる（可能性のある）電流経路Ｌ２は、チップの端部から端部までの距離を流れる経路となる。
【００７０】
しかし、本実施形態では、保護ダイオードＤｉをチップ端部付近に配置できる。このため、２つの保護ダイオードＤｉの延長線上の領域（図１（Ａ）の一点鎖線の内側の領域）における最長の電流経路Ｌ１は、２つの保護ダイオードＤｉに挟まれてこれと隣接するセル間を流れる経路となり、従来の最長の電流経路Ｌ２より短縮できる。これにより、最長の電流経路Ｌ１を流れた場合であっても、従来より抵抗を低減できる。
【００７１】
特に、本実施形態では、保護ダイオードＤｉの形成位置を適宜選択できる。従って実装基板上のパターンの制約や、ユーザの要求などにより、パッド部の位置が限定されている場合であっても、その制約を受けず、最長の電流経路Ｌ１が短くできる位置に、保護ダイオードＤｉを配置できる。
【００７２】
図３を参照して、本実施形態のＭＯＳＦＥＴ１０（共通ドレイン型ＭＯＳＦＥＴ１００）と、従来構造の共通ドレイン型ＭＯＳＦＥＴの特性を示す。
【００７３】
実線が本実施形態の特性であり、破線が同一チップサイズの従来構造の特性である。横軸がチップサイズで縦軸がオン抵抗特性である。尚、図３のグラフの目盛りは相対値で表示している。
【００７４】
本実施形態の構造を採用することで、従来構造のチップ（チップサイズ１、オン抵抗特性１）と比較して、チップサイズが同じ場合はオン抵抗特性として約３０％低減できる。また、オン抵抗特性を従来どおり維持すると、チップサイズを約２５％低減できる。
【００７５】
特に本実施形態では、チップサイズの小さい製品（チップサイズ１以下）において効果が大きい（例えばチップサイズ１．２５参照）。従来ではチップサイズを小さくした場合、ゲートパッド部面積が大きく、この下方にセルが配置できなかったため、チップサイズが小さくなるに従い特性も急激に劣化していた（破線）。
【００７６】
しかし、本実施形態によれば、ゲートパッド部２８ｐ下方にセル２１が配置できるため、ゲートパッド部２８ｐの面積によらず、良好なオン抵抗特性が得られる。従って、チップサイズが小さい（例えば０．７５）方が、チップサイズが大きいもの（例えば１．２５）よりオン抵抗の絶対値が大きく、効果が大きい。
【００７７】
図４および図５を参照して、第２実施形態を説明する。図４（Ａ）はチップ全体の平面図であり、図４（Ｂ）は第２ゲート電極層２８付近の拡大図である。図５は、図４（Ｂ）のｂ−ｂ線断面図である。
【００７８】
第２の実施形態は、第２ゲート電極層２８のパターンが異なる。すなわち、第２ゲート電極層２８はゲートパッド部２８ｐと第１ゲート電極層１８と重畳する配線部２８ｗを有する。配線部２８ｗは、第１絶縁膜２３に設けられた開口部ＯＰを介して第１ゲート電極層１８と接続する。
【００７９】
また、ゲートパッド部２８ｐは一部が第１ゲート電極層１８を介して保護ダイオードＤｉと重畳する。つまり円形の一部が保護ダイオードＤｉとの重畳領域（ハッチング部分）２８ｏであり、それ以外の領域は、保護ダイオードＤｉとの非重畳領域２８ｕとなる。
【００８０】
そして、非重畳領域２８ｕの直下に、複数のセル２１が配置される。これ以外は、第１実施形態と同様であるので、説明は省略する。
【００８１】
このように第２実施形態では、第２ゲート電極層２８はゲートパッド部２８ｐと配線部２８ｗを有しゲートパッド部２８ｐは保護ダイオードＤｉとの非重畳領域２８ｕと、保護ダイオードＤｉとの重畳領域２８ｏとを有する。配線部２８ｗが、第１ゲート電極層１８を介して保護ダイオードＤｉと接続し、また第１ゲート電極層１８とゲート引き出し電極１８ｗを介して、ゲート電極１３と接続する。そしてゲートパッド部２８ｐの非重畳領域２８ｕ下方に素子領域２０（セル２１）が配置されるため、素子領域２０を拡大することができる。
【００８２】
また、基板内を流れる電流の抵抗を小さくでき、第１実施形態と同様の効果が得られる。
【００８３】
図６を参照して、第３実施形態を説明する。第３実施形態は、保護ダイオードＤｉをチップコーナー部以外に配置した場合であり、第１実施形態と同一構成要素は同一符号で示し、説明を省略する。また２層目の電極層のみ示す。
【００８４】
保護ダイオードＤｉは、素子領域２０外周の、主な電流経路（矢印）に垂直となる辺Ｅに隣接して配置する。すなわち、図６の場合は、保護ダイオードＤｉをチップの上下辺ｅ、ｅ’に沿って配置する。
【００８５】
この場合も、基板内を流れる電流の最長の電流経路Ｌ１を従来より短縮でき、抵抗低減に寄与できる。また、第２ゲート電極層２８は第２実施形態のパターンでもよい。
【００８６】
また、図７を参照して、第４の実施形態について説明する。第４の実施形態は外部接続手段にボンディングワイヤを用いた場合である。図７は、ゲートパッド部２８ｐ部分の断面図である。
【００８７】
第２ゲート電極層２８（第２ソース電極層２７側も同様である）には、チップの最表面となる第２絶縁膜（例えば窒化膜）２５が通常設けられる。第２絶縁膜２５の所望の領域を開口して露出した第２ゲート電極層２８の一部は、ゲートパッド部２８ｐとなる。ゲートパッド部２８ｐ上には、外部接続手段であるボンディングワイヤ４８が固着される。これ以外は第１実施形態と同様であるので説明は省略する。また第２実施形態の第２ゲート電極層２８のパターンでも同様に実施できる。
【００８８】
更に、図示は省略するが、外部接続手段として金属プレートを用いる場合も同様に実施できる。
【００８９】
以上、本実施形態ではｎチャネル型ＭＯＳＦＥＴの場合を例に示したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施でき、同様の効果が得られる。
【００９０】
また、ゲート電極は、基板表面に絶縁膜を介してゲート電極をパターンニングしたプレーナ型ＭＯＳＦＥＴであっても同様に実施できる。
【００９１】
更に、本実施形態では素子領域にＭＯＳＦＥＴが形成される場合を例に説明したが、ＩＧＢＴでも同様に実施できる。ＩＧＢＴは、ＭＯＳＦＥＴとＢＪＴ（バイポーラ型接合トランジスタ）の複合素子であり、上記のＭＯＳＦＥＴのｎ＋型シリコン半導体基板の下方にｐ＋型半導体基板を設けた構造である。第１端子電極層がエミッタ電極層、第２端子電極層はゲート電極層、第３端子電極層がコレクタ電極層となる以外は、上記のＭＯＳＦＥＴの構造と同様である。従って、ゲート電極層（第１ゲート電極層、第２ゲート電極層）の構造は、上記の実施例と同様であり、同様の効果が得られる。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図２】本発明の第１実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図３】本発明の実施形態の絶縁ゲート型半導体装置を説明する特性図である。
【図４】本発明の第２実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図５】本発明の第２実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図６】本発明の第３実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図７】本発明の第４実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図８】従来の絶縁ゲート型半導体装置を説明する断面図である。
【図９】従来の絶縁ゲート型半導体装置を説明する平面図である。
【符号の説明】
【００９３】
１ ｎ＋型シリコン半導体基板
２ ｎ−型半導体層
４ チャネル層
７ トレンチ
１０、１０’ ＭＯＳＦＥＴ
１１ ゲート絶縁膜
１３ ゲート電極
１４ ボディ領域
１５ ソース領域
１６ 層間絶縁膜
１７ 第１ソース電極層
１８ 第１ゲート電極層
２０ 素子領域
２１ セル
２３ 第1絶縁膜（窒化膜）
２４ ＵＢＭ
２５ 第２絶縁膜
２７ 第２ソース電極層
２８ 第２ゲート電極層
２８ｐ ゲートパッド部
２８ｗ 配線部
２８ｏ 重畳領域
２８ｕ 非重畳領域
２７ｐ ソースパッド部
３７ ソースバンプ電極
３８ ゲートバンプ電極
２００、２１０ ＭＯＳＦＥＴ
２１７ 第１ソース電極層
２１８ 第１ゲート電極層
２２７ 第２ソース電極層
２２７ｐ ソースパッド部
２２８ 第２ゲート電極層
２２８ｐ ゲートパッド部
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置に関し、特に、トランジスタセルが配置されない無効領域を低減し、素子領域の面積を向上できる絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
絶縁ゲート型半導体装置では、基板の一主面にソース電極層、ゲート電極層が設けられ、それぞれに例えばバンプ電極やボンディングワイヤなどの外部接続手段が固着される。
【０００３】
また、電極部での抵抗を低減するため、基板表面の電極を２層構造にした絶縁ゲート型半導体装置も知られている。
【０００４】
図８を参照し、従来の２層の電極構造を有する絶縁ゲート型半導体装置２００について、ＭＯＳＦＥＴを例に説明する。図８は断面図である。
【０００５】
素子領域２２０には、ＭＯＳＦＥＴのトランジスタセル（以下セル）２２５が構成されている。
【０００６】
セル２２５は、ｎ＋シリコン半導体基板２０１上にｎ−型エピタキシャル層２０２を設けてドレイン領域とし、その表面に設けたｐ型のチャネル層２０４に形成される。トレンチ２０８は、チャネル層２０４を貫通して設けられ、トレンチ２０８内壁にはゲート酸化膜２１１を設ける。ゲート電極２１３は、トレンチ２０８に埋設され、ポリシリコンのパターニングにより形成される連結部（ここでは不図示）により、第１ゲート電極層２１８と接続し、さらに保護ダイオードＤｉに接続する。
【０００７】
ソース領域２１５は、トレンチ２０８に隣接したチャネル層２０４表面にｎ＋型不純物を注入した拡散領域である。また、隣接するソース領域２１５間のチャネル層２０４表面には、ｐ＋型不純物の拡散領域であるボディ領域２１４が設けられる。ゲート電極２１３上に層間絶縁膜２１６が設けられ、層間絶縁膜２１６間のコンタクトホールを介して、第１ソース電極層２１７がソース領域２１５とボディ領域２１４とコンタクトする。
【０００８】
第１ゲート電極層２１８は、保護ダイオードＤｉ上に配置され、保護ダイオードＤｉの一端と接続する。保護ダイオードＤｉの一端は、ゲート電極２１３と接続し、保護ダイオードＤｉの他端は、第１ソース電極層２１７と接続する。
【０００９】
第１ソース電極層２１７は、素子領域２２０上の全面を覆って設けられ、セル２２５のソース領域２１５とボディ領域２１４と接続する。また、第１ゲート電極層２１８は、素子領域２２０外の基板表面上方に設けられる。
【００１０】
電極部での抵抗低減のため、第１ソース電極層２１７上には部分的に設けられた例えば窒化膜２２１を介して、第１ソース電極層２１７とコンタクトする第２ソース電極層２２７が設けられ、第１ゲート電極層２１８上には部分的に設けられた窒化膜２２１を介して、第１ゲート電極層２１８とコンタクトする第２ゲート電極層２２８が形成される。
【００１１】
第２ソース電極層２２７、第２ゲート電極層２２８上には、チップの最表面となる窒化膜２２３が設けられ、当該窒化膜２２３には開口部が設けられる。開口部から露出した第２ゲート電極層２２８の一部および第２ソース電極層２２７の一部が、それぞれ、外部接続手段の固着領域(以下ゲートパッド部２２８ｐ、ソースパッド部２２７ｐ)となる。窒化膜２２１はゲートパッド部２２８ｐ、ソースパッド部２２７ｐ下方に設けられ、ワイヤボンド時の衝撃を緩和する。（例えば特許文献１参照。）。
【特許文献１】特開２００７−４２８１７号公報
【００１２】
図９は、従来の半導体チップ２１０の一例を示す平面図である。尚ここでは一例として、外部接続手段としてバンプ電極を用いて、実装基板にフリップチップ実装される半導体チップを示す。また半導体チップは、ドレイン領域を共通として１つの基板（チップ）に２つのＭＯＳＦＥＴの素子領域を集積化した場合（以下共通ドレイン型ＭＯＳＦＥＴ）を例に示す。尚、図８と同一構成要素は同一符号で示す。
【００１３】
共通ドレイン型ＭＯＳＦＥＴ２１０は、基板（チップ）の一主面に２つのゲートパッド部２２８ｐおよび２つのソースパッド部２２７ｐが設けられ、これらのパッド部に外部接続手段としてそれぞれゲートバンプ電極２３８、２３８’およびソースバンプ電極２３７、２３７’が設けられる。電流は、一方のソースバンプ電極２３７から共通のドレイン領域を通過し、他方のソースバンプ電極２３７’に流れる。
【００１４】
そして、ゲートパッド部２２８ｐ下方には、これと重畳してこれより小さい保護ダイオードＤｉが設けられる。保護ダイオードＤｉは一端が第１ゲート電極層２１８と接続し、他端が第１ソース電極層２１７に接続する（図８参照）。第１ゲート電極層２１８は、基板の周囲に配置されたゲート引き出し電極２１８ｗまで延在され、さらにゲート電極（不図示）と接続する。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
図８、図９（Ｂ）の如く、ゲートパッド部２２８ｐ下方には、これと重畳してコンタクトする第１ゲート電極層２１８が設けられ、その下方には通常、ゲート−ソース間の保護ダイオードＤｉが配置される。ゲートパッド部２２８ｐ、第１ゲート電極層２１８および保護ダイオードＤｉは重畳し、保護ダイオードＤｉはゲートパッド部２２８ｐより小さい面積で設けられる（図９）。
【００１６】
保護ダイオードＤｉは、基板表面に絶縁膜を介してポリシリコンを所望の形状にパターンニングして形成している。従ってその構造あるいは製造方法上、保護ダイオードＤｉ下方には、第１ソース電極層２１７に覆われてこれと接続するトランジスタセルを配置することはできない。すなわち、セルは破線の素子領域２２０内に配置される（図９）。
【００１７】
また、ゲートパッド部２２８ｐと保護ダイオードＤｉが重畳し、素子領域２２０の最外周のセルよりも素子領域２２０の内側に配置される。このため、チップ周辺の１層目のゲート引き出し電極２１８ｗからゲートパッド部２２８ｐに接続するため、１層目に配線部２２８ｗを設ける必要がある。そして、配線部２２８ｗ下方には、これと重畳して保護ダイオードＤｉに接続するポリシリコン層の配線部も配置されるため、この下方にもセルが配置できない問題がある。
【００１８】
ゲートパッド部２２８ｐの面積は、外部接続手段としてボンディングワイヤなどを採用した場合には小さいものでも一辺（直径）が数十μｍ程度必要であり、バンプ電極を採用した場合には一辺（直径）が３００μｍ以上必要になる場合もある。
【００１９】
一方、保護ダイオードＤｉの面積は耐圧によって決定するが、ゲートパッド部２２８ｐの面積より小さくても十分な耐圧が得られる場合が多い。つまり、図９（Ｂ）では保護ダイオードＤｉをゲートパッド部２２８ｐ、第１ゲート電極層２１８と同等の大きさで示しているが、実際は、通常、ポリシリコン層をゲートパッド部２２８ｐ、第１ゲート電極層２１８と同等の大きさで形成し、ポリシリコン層内にゲートパッド部２２８ｐ、第１ゲート電極層２１８より小さく保護ダイオードＤｉを形成している。
【００２０】
しかし従来では、ゲートパッド部２２８ｐの下方にこれと重畳して保護ダイオードＤｉが設けられ、トランジスタセルが配置できない構造であったため、素子領域として実質的に機能しない無効領域の面積が大きくなり、特性の改善にも限界があった。
【００２１】
耐圧によって保護ダイオードＤｉが小さくてよい場合において、たとえ保護ダイオードＤｉの面積をゲートパッド部２２８ｐの面積より縮小したとしても、ゲートパッド部２２８ｐの下方にはトランジスタセルが配置できない。
【００２２】
尚、この問題は、フリップチップ実装構造の半導体チップに限らず、外部接続手段がボンディングワイヤであっても、金属プレートであっても、同様である。
【００２３】
また、半導体チップの各パッド部の位置は、パターンの制約などによりその位置をチップの特性に応じて適宜選択できない場合がある。一例として、バンプ電極２３７、２３７’、２３８、２３８’を設けるような構造の場合には、各バンプ電極２３７、２３７’、２３８、２３８’の位置は実装基板上のパターンの制約を受け、例えばユーザの要求などにより、パッド部の位置が決められる。特に、チップサイズが大きくなるほど各バンプ電極の位置がチップ周辺からチップの周辺より中心寄りに配置される場合が多くなる。このため、ソースパッド部２２７ｐ、ゲートパッド部２２８ｐも、素子領域２２０の最外周に配置されるセルより、内側に設けられる場合がある。
【００２４】
図９の場合には、入力端子となる一方のソースバンプ電極２３７からソース電極層、トランジスタセルおよび基板内部（共通のドレイン領域）を経由し、他方のソース電極層から出力端子となる他方のソースバンプ電極２３７’に至る電流経路が形成される。
【００２５】
ここで、基板内部（共通のドレイン領域）を流れる電流に着目すると、図９のＭＯＳＦＥＴの場合は、矢印の如く、チップの上下辺方向が主な経路となる。この場合、２つの保護ダイオードＤｉの延長線上の領域（一点鎖線の領域の内側）に配置されたセルのうち、最長の電流経路となる可能性のあるセルは、領域ｒと領域ｒ’に配置されたセルである。すなわち、保護ダイオードＤｉが素子領域２２０の内側に入り込んで配置されることによって、チップの端部から端部までを流れる最長の電流経路Ｌ２が形成される可能性が生じ、その経路を流れた場合には抵抗が高くなる問題がある。
【００２６】
そして高抵抗となる経路のセルは、低抵抗となる経路のセルより動作が鈍くなることから、この偏りが大きくなることによっても、素子領域内のセルが均一動作しにくい状態となる。これにより、スイッチング特性が悪化する問題がある。
【課題を解決するための手段】
【００２７】
本発明はかかる課題に鑑みてなされ、半導体基板の一主面に対して水平方向に該半導体基板を電流が流れ、前記一主面側に外部接続手段の全てが設けられる絶縁ゲート型半導体装置であって、前記半導体基板に設けられ絶縁ゲート型トランジスタのセルが複数配置された素子領域と、前記半導体基板上に設けられて前記素子領域の一の部分と直接接触せず上方を覆い、該素子領域に接続する第１端子電極層と、前記半導体基板上に設けられて前記素子領域の他の部分と直接接触せず上方を覆い、該素子領域に接続して制御信号を印加する第２端子電極層と、前記素子領域外で該素子領域に隣接して配置された保護ダイオードと、を具備し、前記第２端子電極層は、外部接続手段が固着するパッド部を有し、該パッド部は少なくとも一部が前記保護ダイオードと非重畳となり、前記保護ダイオードが隣接して配置される前記素子領域の外周の延在方向は、前記半導体基板を流れる前記電流の方向に対して直交することにより解決するものである。
【発明の効果】
【００２８】
本発明に依れば、基板水平方向に電流経路が形成される絶縁ゲート型半導体装置では、ゲートパッド部を有するゲート電極層と、その下層で、ゲート引き出し電極に接続する他のゲート電極層の２層構造とし、ゲートパッド部に保護ダイオードとの非重畳領域を形成し、保護ダイオードを素子領域外周より外側でこれに隣接して配置することで、基板内部の電流経路の抵抗増加を抑えることができる。
【００２９】
具体的には、保護ダイオードが隣接する素子領域の外周の延在方向が、半導体基板を流れる電流の方向に対して直交する方向になるように、保護ダイオードを配置する。これにより、２つの保護ダイオードの延長線上の領域に配置されたセル間に形成される最長の電流経路を、従来構造より短くできる。
【００３０】
従来ではゲートパッド部と保護ダイオードが重畳しており、保護ダイオードの位置を所望の領域に配置できなかった。しかし、本実施形態によれば、例えば外部接続手段（例えばバンプ電極）との関係で、ゲートパッド部の形成位置に制約があるとしても、ゲートパッド部は従来の位置を維持しつつ、保護ダイオードを基板内部の抵抗を低減できる領域に配置できる。これにより、基板内部を流れる電流の抵抗を低減でき、素子領域のトランジスタセルの不均一動作を低減できる。
【００３１】
また、従来の２層の電極構造からマスクパターンを変更するのみで実施できる利点を有する。
【発明を実施するための最良の形態】
【００３２】
本発明の実施の形態を図１から図７を参照して、素子領域にＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）のトランジスタセル（以下、セル）が配置される場合を例に詳細に説明する。
【００３３】
第１の実施形態は、一例として本実施形態のＭＯＳＦＥＴ１０、１０’が、ドレイン領域を共通として１つの基板（チップ）に２個集積化された共通ドレイン型ＭＯＳＦＥＴ１００の場合である。共通ドレイン型ＭＯＳＦＥＴ１００は、例えばＭＯＳＦＥＴ１０のソース電極が入力端子と接続し、他方のＭＯＳＦＥＴ１０’のソース電極が出力端子と接続する。
【００３４】
図１は、共通ドレイン型ＭＯＳＦＥＴ１００の平面図であり、図１（Ａ）がチップ全体の平面図、図１（Ｂ）がゲートパッド部付近の拡大図である。また図２は、図１（Ａ）のａ−ａ線断面図であり、図３は、ゲートパッド部付近の拡大図である。
【００３５】
ＭＯＳＦＥＴ１０、１０’は、いずれも本実施形態の構造を有しており、基板（チップ）１の中心線Ｘ−Ｘに対して例えば線対称に配置される。ＭＯＳＦＥＴ１０、１０’は同一の構成であるので、以下、ＭＯＳＦＥＴ１０について、説明する。
【００３６】
ＭＯＳＦＥＴ１０は、一導電型半導体基板と、一導電型半導体層と、素子領域と、第１端子電極層と、第２端子電極層とから構成される。
【００３７】
図１を参照して、基板表面に多数のＭＯＳＦＥＴのセルが配置された素子領域（破線）２０が設けられ、素子領域２０の全面を覆って、第１端子電極に接続する１層目の第１端子電極層１７（二点鎖線）が設けられる。第１端子電極とは、トランジスタの１の端子（例えばソース端子）に接続する電極をいう。すなわち１層目の第１端子電極層とは、ここでは第１ソース電極層１７である。素子領域２０外（例えばチップコーナー部）の基板表面にはゲート−ソース間にＭＯＳＦＥＴのゲート絶縁膜を保護する保護ダイオードＤｉが設けられる。保護ダイオードＤｉ上には、第２端子電極に接続する１層目の第２端子電極層１８（二点鎖線）が設けられる。第２端子電極とは、トランジスタの制御端子（ゲート端子）に接続する電極をいう。すなわち、１層目の第２端子電極層とは、第１ゲート電極層１８である。
【００３８】
第１ソース電極層１７および第１ゲート電極層１８上には開口部ＯＰを有する絶縁膜（例えば窒化膜または酸化膜）を介して２層目の第１端子電極層（第２ソース電極層）２７および２層目の第２端子電極層（第２ゲート電極層）２８が設けられる（図１（Ｂ）参照）。
【００３９】
第２ソース電極層２７は、外部接続手段が固着するパッド部（ソースパッド部２７ｐ）を有する。ソースパッド部２７ｐは、例えば、第２ソース電極層２７を覆い、チップ最表面となる絶縁膜（不図示）に設けた開口部から露出した第２ソース電極層２７の一部である。絶縁膜は例えば窒化膜、酸化膜、ポリイミドなどであり以下窒化膜を例に説明する。ソースパッド部２７ｐには例えば入力端子と接続し、外部接続手段となる例えばバンプ電極（ソースバンプ電極：不図示）が固着する。
【００４０】
第２ゲート電極層２８は、外部接続手段が固着するパッド部（ゲートパッド部２８ｐ）と、配線部２８ｗを有する。ゲートパッド部２８ｐは、例えば、第２ゲート電極層２８を覆い、チップ最表面となる窒化膜（不図示）に設けた開口部から露出した第２ゲート電極層２８の一部である。ゲートパッド部２８ｐには制御端子と接続し、外部接続手段となる例えばバンプ電極（ゲートバンプ電極：不図示）が固着する。
【００４１】
配線部２８ｗは、ゲートパッド部２８ｐから第１ゲート電極層１８上に延在し、第１ゲート電極層１８と接続する。
【００４２】
基板（チップ）の周辺付近には、ゲート引き出し電極１８ｗが配置される。ゲート引き出し電極１８ｗは、その下方でこれと重畳するポリシリコン層（不図示）を介して素子領域２０の各ゲート電極と接続する。またゲート引き出し電極１８ｗは、第１ゲート電極層１８と接続し、さらに配線部２８ｗを経由してゲートパッド部２８ｐに接続する。
【００４３】
図２を参照して、半導体基板ＳＢは、ｎ＋型シリコン半導体基板１上にｎ−型半導体層（例えばｎ−型エピタキシャル層）２を積層してなり、ドレイン領域を構成する。ｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層４を設ける。トレンチ７は、チャネル層４を貫通してｎ−型半導体層２まで到達させる。トレンチ７は、一般的には一主面の平面パターンにおいて格子状またはストライプ状にパターニングされる。
【００４４】
トレンチ７の内壁にはゲート酸化膜１１を設ける。ゲート酸化膜１１の膜厚は、ＭＯＳＦＥＴの駆動電圧に応じて数百Å程度とする。また、トレンチ７内部には導電材料を埋設してゲート電極１３を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。
【００４５】
ソース領域１５は、トレンチ７に隣接したチャネル層４表面にｎ型不純物を注入したｎ＋型不純物領域である。また、隣接するソース領域１５間のチャネル層４表面には、ｐ＋型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接するトレンチ７で囲まれた部分がＭＯＳトランジスタの１つのセル２１となり、これが多数個集まってＭＯＳＦＥＴの素子領域２０を構成している。
【００４６】
尚本実施形態では便宜上、ゲート電極１３に沿ったチャネルが形成され、トランジスタの動作をするセル２１が配置される領域を素子領域２０とする。すなわち、最外周のセル２１のソース領域１５の配置領域までを素子領域２０として説明し、これが図１の破線の領域である。
【００４７】
また基板ＳＢの外周端には、高濃度のｎ型不純物領域であるアニュラーが設けられ、チャネル層４の端部には、高濃度のｐ型不純物領域であるガードリングが設けられるが、図示は省略する。
【００４８】
ゲート電極１３上には層間絶縁膜１６が設けられる。第１ソース電極層１７は基板ＳＢ上に設けられて素子領域２０の全面を覆い、層間絶縁膜１６間から露出したソース領域１５およびボディ領域１４とコンタクトする。
【００４９】
第１ソース電極層１７上には第１絶縁膜（例えば、窒化膜、酸化膜）２３が設けられ、その上に第２ソース電極層２７が設けられる。第２ソース電極層２７は、第１絶縁膜２３を開口して露出した第１ソース電極層１７とコンタクトし、素子領域２０のソース領域１５と接続する。
【００５０】
素子領域２０外の基板１表面には、絶縁膜１１を介して、保護ダイオードＤｉが設けられる。保護ダイオードＤｉは例えば、ポリシリコンをパターンニングしてｐ型不純物領域をｎ型不純物領域を交互に、同心円のリング状に配置し、ＭＯＳＦＥＴ１０のソース−ゲート間に接続される。
【００５１】
保護ダイオードＤｉは、素子領域２０外で素子領域２０の最外周のセルと近接して配置される。更に、保護ダイオードＤｉの一辺が、素子領域２０の外周を区画する一つの辺Ｅと隣接し、辺Ｅが半導体基板を流れる電流の方向（矢印）に対して直交するような位置に、保護ダイオードＤｉを配置する。ここでは、一例として、チップのコーナー部に配置される場合を示す（図１）。
【００５２】
第１ゲート電極層１８は、保護ダイオードＤｉと重畳して素子領域２０外の基板ＳＢ上に設けられ、基板１の端部に設けられたゲート引き出し電極１８ｗと接続する（図１）。ゲート引き出し電極１８ｗと第１ゲート電極層１８は、例えば同じ金属層で同じ層に連続してパターンニングされる。
【００５３】
ゲート引き出し電極１８ｗは、ゲート電極１３を基板１の表面（基板１の周囲）に引き出したポリシリコン層（不図示）と重畳して設けられ、これとコンタクトしてゲート電極１３と接続する。
【００５４】
第１ゲート電極層１８上には第１絶縁膜２３が設けられ、その上に第２ゲート電極層２８が設けられる。第２ゲート電極層２８は、第１絶縁膜２３を開口して露出した第１ゲート電極層１８とコンタクトし、第１ゲート電極層１８およびゲート引き出し電極１８ｗを介して素子領域２０のゲート電極１３と接続する。また第２ゲート電極層２８は、第１ゲート電極層１８を介して保護ダイオードＤｉの一端と接続する。保護ダイオードＤｉの他端は、第１ソース電極層１７と接続する。
【００５５】
第２ソース電極層２７は、素子領域２０の一部分を覆い、第２ゲート電極層２８は、第２ソース電極層２７で覆われない素子領域２０上を覆う。すなわち、第２ゲート電極層２８下方に第１ソース電極層１７の一部が配置される。
【００５６】
第２ソース電極層２７および第２ゲート電極層２８には、チップの最表面となる第２絶縁膜（例えば窒化膜およびその上に設けたソルダーレジスト）２５が設けられる。第２絶縁膜２５の所望の領域を開口して露出した第２ゲート電極層２８の一部は、例えばバンプ電極（ゲートバンプ電極３８）などの外部接続手段の固着領域（ゲートパッド部２８ｐ）となる。なお、第２絶縁膜２５がない場合もあるが、その場合も外部接続手段の固着領域をゲートパッド部２８ｐとする。
【００５７】
ゲートパッド部２８ｐには、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）２４が設けられる。ＵＢＭ２４は、例えば無電解メッキにより下層からニッケル（Ｎｉ：厚さ例えば２μｍ）、金（Ａｕ：厚さ例えば５００Å）をこの順で積層した金属層である。そして、ＵＢＭ２４を下地電極とする例えばスクリーン印刷によりゲートバンプ電極３８を設ける。ゲートバンプ電極３８の直径は例えば約３００μｍである。
【００５８】
また第２絶縁膜２５の所望の領域を開口して露出した第２ソース電極層２７の一部は、例えばバンプ電極（ソースバンプ電極３７）などの外部接続手段の固着領域（以下ソースパッド部２８ｐ）となる。ソースパッド部２７ｐには、ＵＢＭ（Ｕｎｄｅｒ Ｂｕｍｐ Ｍｅｔａｌ）２４を介して、ソースバンプ電極３７が設けられる。
【００５９】
第２ゲート電極層２８についてより詳細に説明すると、第２ゲート電極層２８は、ゲートパッド部２８ｐと、配線部２８ｗを有する（図１（Ｂ）参照）。配線部２８ｗは、ゲートパッド部２８ｐから第１ゲート電極層１８の上まで延在し、少なくとも一部が第１ゲート電極１８と重畳する。そしてゲートパッド部２８ｐは、配線部２８ｗおよび第1ゲート電極１８を介してゲート引き出し電極１８ｗに接続する。
【００６０】
第２ゲート電極層２８は、配線部２８ｗが第１ゲート電極層１８と重畳する。すなわち、第２ゲート電極２８は第１ゲート電極層１８よりその面積が大きい（図１（Ｂ））。
【００６１】
そして、ゲートパッド部２８ｐ下方に素子領域２０の一部が配置される。より具体的には、ゲートパッド部２８ｐは、少なくともその一部に、保護ダイオードＤｉと重畳しない非重畳領域２８ｕを有する。第１実施形態では、ゲートパッド部２８ｐの全ての領域が保護ダイオードＤｉとの非重畳領域２８ｕである。そして、非重畳領域２８ｕの直下に、複数のセル２１が配置される。
【００６２】
このように本実施形態のゲート電極層は、保護ダイオードＤｉと重畳してこれと接続する第１ゲート電極層１８と、保護ダイオードＤｉとの非重畳領域２８ｕを有する第２ゲート電極層２８の２層構造である。この構造にすることで、ゲートバンプ電極３８が固着するゲートパッド部２８ｐの直下にも素子領域２０（セル２１）を配置することができる。
【００６３】
これにより、従来構造においてセルが配置できなかった無効領域を大幅に低減できる。従って素子領域２０の拡大により同一チップサイズの場合にはオン抵抗を低減できる。また、素子領域２０の面積を従来と同等に維持すると、従来存在していたゲートパッド部下方の無効領域を縮小できるので、チップサイズの小型化が実現する。
【００６４】
本実施形態では、ゲートパッド部２８ｐ下方にセル２１および第１ソース電極層１７が設けられ、第１ソース電極層１７内を基板水平方向に流れる電流は、ゲートパッド部２８ｐを迂回する必要がない。
【００６５】
そして保護ダイオードＤｉは、素子領域２０外周の電流経路に垂直となる辺Ｅに隣接して配置する。これにより、基板内の電流の抵抗を低減し、セル２１の均一動作化に寄与できる。以下、半導体基板内部（ドレイン領域）を流れる電流に着目し、詳細に説明する。
【００６６】
半導体チップの各パッド部の位置は、例えば実装基板上のパターンの制約や、ユーザの要求などにより、その位置をチップの特性に応じて適宜選択できない。例えば、外部接続手段にバンプ電極を用いる場合には、チップサイズが大きくなるほど各パッド部電極の位置がチップ周辺からチップの中心寄りに配置される場合が多くなる。
【００６７】
従来構造では、たとえ保護ダイオードＤｉの面積をゲートパッド部の面積より縮小したとしても、ゲートパッド部と保護ダイオードが重畳する領域の下方にはトランジスタセルおよびソース電極層が配置されていなかった。
【００６８】
共通ドレイン型ＭＯＳＦＥＴの場合は、一方のソースバンプ電極３７からソース電極層（第１ソース電極層１７、第２ソース電極層２７）および共通のドレイン領域を通過し、他方のソース電極層（第１ソース電極層、第２ソース電極層２７’）からソースバンプ電極３７’に至る電流経路が形成される。
【００６９】
既述の如く、基板内部（共通のドレイン領域）を流れる電流に着目すると、図９のＭＯＳＦＥＴの場合は、矢印の如く、チップの上下辺方向に電流経路が形成される。そして、保護ダイオードＤｉの延長線上の領域（一点鎖線の内側の領域）において、最長となる（可能性のある）電流経路Ｌ２は、チップの端部から端部までの距離を流れる経路となる。
【００７０】
しかし、本実施形態では、保護ダイオードＤｉをチップ端部付近に配置できる。このため、２つの保護ダイオードＤｉの延長線上の領域（図１（Ａ）の一点鎖線の内側の領域）における最長の電流経路Ｌ１は、２つの保護ダイオードＤｉに挟まれてこれと隣接するセル間を流れる経路となり、従来の最長の電流経路Ｌ２より短縮できる。これにより、最長の電流経路Ｌ１を流れた場合であっても、従来より抵抗を低減できる。
【００７１】
特に、本実施形態では、保護ダイオードＤｉの形成位置を適宜選択できる。従って実装基板上のパターンの制約や、ユーザの要求などにより、パッド部の位置が限定されている場合であっても、その制約を受けず、最長の電流経路Ｌ１が短くできる位置に、保護ダイオードＤｉを配置できる。
【００７２】
図３を参照して、本実施形態のＭＯＳＦＥＴ１０（共通ドレイン型ＭＯＳＦＥＴ１００）と、従来構造の共通ドレイン型ＭＯＳＦＥＴの特性を示す。
【００７３】
実線が本実施形態の特性であり、破線が同一チップサイズの従来構造の特性である。横軸がチップサイズで縦軸がオン抵抗特性である。尚、図３のグラフの目盛りは相対値で表示している。
【００７４】
本実施形態の構造を採用することで、従来構造のチップ（チップサイズ１、オン抵抗特性１）と比較して、チップサイズが同じ場合はオン抵抗特性として約３０％低減できる。また、オン抵抗特性を従来どおり維持すると、チップサイズを約２５％低減できる。
【００７５】
特に本実施形態では、チップサイズの小さい製品（チップサイズ１以下）において効果が大きい（例えばチップサイズ１．２５参照）。従来ではチップサイズを小さくした場合、ゲートパッド部面積が大きく、この下方にセルが配置できなかったため、チップサイズが小さくなるに従い特性も急激に劣化していた（破線）。
【００７６】
しかし、本実施形態によれば、ゲートパッド部２８ｐ下方にセル２１が配置できるため、ゲートパッド部２８ｐの面積によらず、良好なオン抵抗特性が得られる。従って、チップサイズが小さい（例えば０．７５）方が、チップサイズが大きいもの（例えば１．２５）よりオン抵抗の絶対値が大きく、効果が大きい。
【００７７】
図４および図５を参照して、第２実施形態を説明する。図４（Ａ）はチップ全体の平面図であり、図４（Ｂ）は第２ゲート電極層２８付近の拡大図である。図５は、図４（Ｂ）のｂ−ｂ線断面図である。
【００７８】
第２の実施形態は、第２ゲート電極層２８のパターンが異なる。すなわち、第２ゲート電極層２８はゲートパッド部２８ｐと第１ゲート電極層１８と重畳する配線部２８ｗを有する。配線部２８ｗは、第１絶縁膜２３に設けられた開口部ＯＰを介して第１ゲート電極層１８と接続する。
【００７９】
また、ゲートパッド部２８ｐは一部が第１ゲート電極層１８を介して保護ダイオードＤｉと重畳する。つまり円形の一部が保護ダイオードＤｉとの重畳領域（ハッチング部分）２８ｏであり、それ以外の領域は、保護ダイオードＤｉとの非重畳領域２８ｕとなる。
【００８０】
そして、非重畳領域２８ｕの直下に、複数のセル２１が配置される。これ以外は、第１実施形態と同様であるので、説明は省略する。
【００８１】
このように第２実施形態では、第２ゲート電極層２８はゲートパッド部２８ｐと配線部２８ｗを有しゲートパッド部２８ｐは保護ダイオードＤｉとの非重畳領域２８ｕと、保護ダイオードＤｉとの重畳領域２８ｏとを有する。配線部２８ｗが、第１ゲート電極層１８を介して保護ダイオードＤｉと接続し、また第１ゲート電極層１８とゲート引き出し電極１８ｗを介して、ゲート電極１３と接続する。そしてゲートパッド部２８ｐの非重畳領域２８ｕ下方に素子領域２０（セル２１）が配置されるため、素子領域２０を拡大することができる。
【００８２】
また、基板内を流れる電流の抵抗を小さくでき、第１実施形態と同様の効果が得られる。
【００８３】
図６を参照して、第３実施形態を説明する。第３実施形態は、保護ダイオードＤｉをチップコーナー部以外に配置した場合であり、第１実施形態と同一構成要素は同一符号で示し、説明を省略する。また２層目の電極層のみ示す。
【００８４】
保護ダイオードＤｉは、素子領域２０外周の、主な電流経路（矢印）に垂直となる辺Ｅに隣接して配置する。すなわち、図６の場合は、保護ダイオードＤｉをチップの上下辺ｅ、ｅ’に沿って配置する。
【００８５】
この場合も、基板内を流れる電流の最長の電流経路Ｌ１を従来より短縮でき、抵抗低減に寄与できる。また、第２ゲート電極層２８は第２実施形態のパターンでもよい。
【００８６】
また、図７を参照して、第４の実施形態について説明する。第４の実施形態は外部接続手段にボンディングワイヤを用いた場合である。図７は、ゲートパッド部２８ｐ部分の断面図である。
【００８７】
第２ゲート電極層２８（第２ソース電極層２７側も同様である）には、チップの最表面となる第２絶縁膜（例えば窒化膜）２５が通常設けられる。第２絶縁膜２５の所望の領域を開口して露出した第２ゲート電極層２８の一部は、ゲートパッド部２８ｐとなる。ゲートパッド部２８ｐ上には、外部接続手段であるボンディングワイヤ４８が固着される。これ以外は第１実施形態と同様であるので説明は省略する。また第２実施形態の第２ゲート電極層２８のパターンでも同様に実施できる。
【００８８】
更に、図示は省略するが、外部接続手段として金属プレートを用いる場合も同様に実施できる。
【００８９】
以上、本実施形態ではｎチャネル型ＭＯＳＦＥＴの場合を例に示したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであっても同様に実施でき、同様の効果が得られる。
【００９０】
また、ゲート電極は、基板表面に絶縁膜を介してゲート電極をパターンニングしたプレーナ型ＭＯＳＦＥＴであっても同様に実施できる。
【００９１】
更に、本実施形態では素子領域にＭＯＳＦＥＴが形成される場合を例に説明したが、ＩＧＢＴでも同様に実施できる。ＩＧＢＴは、ＭＯＳＦＥＴとＢＪＴ（バイポーラ型接合トランジスタ）の複合素子であり、上記のＭＯＳＦＥＴのｎ＋型シリコン半導体基板の下方にｐ＋型半導体基板を設けた構造である。第１端子電極層がエミッタ電極層、第２端子電極層はゲート電極層、第３端子電極層がコレクタ電極層となる以外は、上記のＭＯＳＦＥＴの構造と同様である。従って、ゲート電極層（第１ゲート電極層、第２ゲート電極層）の構造は、上記の実施例と同様であり、同様の効果が得られる。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図２】本発明の第１実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図３】本発明の実施形態の絶縁ゲート型半導体装置を説明する特性図である。
【図４】本発明の第２実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図５】本発明の第２実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図６】本発明の第３実施形態の絶縁ゲート型半導体装置を説明する平面図である。
【図７】本発明の第４実施形態の絶縁ゲート型半導体装置を説明する断面図である。
【図８】従来の絶縁ゲート型半導体装置を説明する断面図である。
【図９】従来の絶縁ゲート型半導体装置を説明する平面図である。
【符号の説明】
【００９３】
１ ｎ＋型シリコン半導体基板
２ ｎ−型半導体層
４ チャネル層
７ トレンチ
１０、１０’ ＭＯＳＦＥＴ
１１ ゲート絶縁膜
１３ ゲート電極
１４ ボディ領域
１５ ソース領域
１６ 層間絶縁膜
１７ 第１ソース電極層
１８ 第１ゲート電極層
２０ 素子領域
２１ セル
２３ 第1絶縁膜（窒化膜）
２４ ＵＢＭ
２５ 第２絶縁膜
２７ 第２ソース電極層
２８ 第２ゲート電極層
２８ｐ ゲートパッド部
２８ｗ 配線部
２８ｏ 重畳領域
２８ｕ 非重畳領域
２７ｐ ソースパッド部
３７ ソースバンプ電極
３８ ゲートバンプ電極
２００、２１０ ＭＯＳＦＥＴ
２１７ 第１ソース電極層
２１８ 第１ゲート電極層
２２７ 第２ソース電極層
２２７ｐ ソースパッド部
２２８ 第２ゲート電極層
２２８ｐ ゲートパッド部
【特許請求の範囲】
【請求項１】
半導体基板の一主面に対して水平方向に該半導体基板を電流が流れ、前記一主面側に外部接続手段の全てが設けられる絶縁ゲート型半導体装置であって、
前記半導体基板に設けられ絶縁ゲート型トランジスタのセルが複数配置された素子領域と、
前記半導体基板上に設けられて前記素子領域の一の部分と直接接触せず上方を覆い、該素子領域に接続する第１端子電極層と、
前記半導体基板上に設けられて前記素子領域の他の部分と直接接触せず上方を覆い、該素子領域に接続して制御信号を印加する第２端子電極層と、
前記素子領域外で該素子領域に隣接して配置された保護ダイオードと、を具備し、
前記第２端子電極層は、外部接続手段が固着するパッド部を有し、該パッド部は少なくとも一部が前記保護ダイオードと非重畳となり、
前記保護ダイオードが隣接して配置される前記素子領域の外周の延在方向は、前記半導体基板を流れる前記電流の方向に対して直交することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記半導体基板を共通のドレイン領域として２つの絶縁ゲート型半導体素子が集積化されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記パッド部下方に前記セルが配置されることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記第１端子電極層下方に該第１端子電極層と接続する他の第１端子電極層が設けられ、前記第２端子電極層下方の前記素子領域外に該第２端子電極層および前記素子領域と接続する他の第２端子電極層が設けられることを特徴とする請求項３に記載の絶縁ゲート型半導体装置。
【請求項５】
前記他の第２端子電極層下方で前記基板上に前記保護ダイオードが配置され、該保護ダイオードの一端は前記他の第１端子電極層に接続し、他端は前記素子領域のゲート電極に接続されることを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
【請求項６】
前記第２端子電極層は、前記パッド部から前記他の第２端子電極層まで延在する配線部を有し、該配線部が前記他の第２端子電極層に接続することを特徴とする請求項５に記載の絶縁ゲート型半導体装置。
【請求項７】
前記パッド部が前記保護ダイオードと一部重畳して接続することを特徴とする請求項５に記載の絶縁ゲート型半導体装置。
【請求項８】
前記配線部下方に前記セルが配置されることを特徴とする請求項６に記載の絶縁ゲート型半導体装置。
【請求項９】
前記パッド部は前記保護ダイオードと重畳しない非重畳領域を有することを特徴とする請求項５に記載の絶縁ゲート型半導体装置。
【請求項１０】
前記非重畳領域下方に前記セルを配置することを特徴とする請求項９に記載の絶縁ゲート型半導体装置。
【請求項１】
半導体基板の一主面に対して水平方向に該半導体基板を電流が流れ、前記一主面側に外部接続手段の全てが設けられる絶縁ゲート型半導体装置であって、
前記半導体基板に設けられ絶縁ゲート型トランジスタのセルが複数配置された素子領域と、
前記半導体基板上に設けられて前記素子領域の一の部分と直接接触せず上方を覆い、該素子領域に接続する第１端子電極層と、
前記半導体基板上に設けられて前記素子領域の他の部分と直接接触せず上方を覆い、該素子領域に接続して制御信号を印加する第２端子電極層と、
前記素子領域外で該素子領域に隣接して配置された保護ダイオードと、を具備し、
前記第２端子電極層は、外部接続手段が固着するパッド部を有し、該パッド部は少なくとも一部が前記保護ダイオードと非重畳となり、
前記保護ダイオードが隣接して配置される前記素子領域の外周の延在方向は、前記半導体基板を流れる前記電流の方向に対して直交することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記半導体基板を共通のドレイン領域として２つの絶縁ゲート型半導体素子が集積化されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記パッド部下方に前記セルが配置されることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記第１端子電極層下方に該第１端子電極層と接続する他の第１端子電極層が設けられ、前記第２端子電極層下方の前記素子領域外に該第２端子電極層および前記素子領域と接続する他の第２端子電極層が設けられることを特徴とする請求項３に記載の絶縁ゲート型半導体装置。
【請求項５】
前記他の第２端子電極層下方で前記基板上に前記保護ダイオードが配置され、該保護ダイオードの一端は前記他の第１端子電極層に接続し、他端は前記素子領域のゲート電極に接続されることを特徴とする請求項４に記載の絶縁ゲート型半導体装置。
【請求項６】
前記第２端子電極層は、前記パッド部から前記他の第２端子電極層まで延在する配線部を有し、該配線部が前記他の第２端子電極層に接続することを特徴とする請求項５に記載の絶縁ゲート型半導体装置。
【請求項７】
前記パッド部が前記保護ダイオードと一部重畳して接続することを特徴とする請求項５に記載の絶縁ゲート型半導体装置。
【請求項８】
前記配線部下方に前記セルが配置されることを特徴とする請求項６に記載の絶縁ゲート型半導体装置。
【請求項９】
前記パッド部は前記保護ダイオードと重畳しない非重畳領域を有することを特徴とする請求項５に記載の絶縁ゲート型半導体装置。
【請求項１０】
前記非重畳領域下方に前記セルを配置することを特徴とする請求項９に記載の絶縁ゲート型半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−８７１２６（Ｐ２０１０−８７１２６Ａ）
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願番号】特願２００８−２５３０００（Ｐ２００８−２５３０００）
【出願日】平成２０年９月３０日（２００８．９．３０）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
【公開日】平成２２年４月１５日（２０１０．４．１５）
【国際特許分類】
【出願日】平成２０年９月３０日（２００８．９．３０）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
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