【課題】半導体装置の高耐圧化を図る。
【解決手段】ｐ^-基板２００の主面上にはドレイン電極１１９及びＶＢ電極１２８が形成されている。ｐ^-基板２００の主面内には、ドレイン電極１１９に接続されたｎ型不純物領域１１７と、ｎ型不純物領域１１７とは離間するとともにＶＢ電極１２８に接続された、ｎ型不純物領域１１７の側面に対向する側面を有するｎ型不純物領域１２１とが形成されている。ｐ^-基板２００の主面内には、ｎ型不純物領域１２１の底面に接し、ｎ型不純物領域１１７の側面に接しない側面を有するｎ埋め込み層２９が形成されている。 （もっと読む）

【課題】高電圧が印加される金属電極による耐圧低下を緩和する半導体装置を提供する。
【解決手段】高電位島領域１０１内のｎ^-半導体層３とｐ^-半導体基板１との界面にはｎ⁺埋め込み不純物領域２が形成されている。ｎ⁺埋め込み不純物領域２の上方ではｎ^-半導体層３表面にｐチャネルＭＯＳＦＥＴ１３０が形成されている。ｐ⁺不純物領域６及びｎ⁺不純物領域４５を有するダイオード１０２が、領域１０５内のｎ^-半導体層３表面に形成されている。ｎ⁺不純物領域４５に接続された金属電極１４は、ｐ⁺不純物領域６及びｐ⁺不純物領域４の上方を通ってｐチャネルＭＯＳＦＥＴ１３０に接続される。ｐ⁺不純物領域６に接続されたｐ^-不純物領域６１は金属電極１４の下方に位置している。ｐ^-半導体基板１及びｐ⁺不純物領域４は、ｐ⁺不純物領域６及びｎ⁺不純物領域４５よりも低い電位が与えられる。 （もっと読む）

【課題】デジタル領域とアナログ領域とが混載された半導体装置におけるデジタル領域からアナログ領域へのノイズ伝搬を効果的に抑制する。
【解決手段】デジタル領域１２０とアナログ領域１３０とが混載された半導体装置１００は、平面視でデジタル領域１２０およびアナログ領域１３０の外周を取り囲む環状のシールリング１４０と、シールリング１４０で囲まれた領域内で、デジタル領域１２０とアナログ領域１３０との間に設けられ、アナログ領域１３０をデジタル領域１２０から隔離するとともに、シールリング１４０に電気的に接続されたガードリング１５０と、ガードリング１５０と当該ガードリング近傍で電気的に接続された電極パッド１６０ａとを含む。電極パッド１６０ａは、外部の接地端子（１８０ａ）に接続されて接地電位とされている。 （もっと読む）

【課題】高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供する。
【解決手段】基板１上にて抵抗素子および容量素子の下部電極を同一の多結晶シリコン膜から形成し、前記多結晶シリコン膜とは異なる同一の多結晶シリコン膜およびＷＳｉ膜からパワーＭＩＳＦＥＴのゲート電極、容量素子の上部電極、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、領域ＭＩＭにおいては基板１上に堆積された酸化シリコン膜３０上に形成された配線を下部電極とし酸化シリコン膜３４上に形成された配線を上部電極とする容量素子ＭＩＭＣを形成し、酸化シリコン膜３４上に堆積された酸化シリコン膜３７上に堆積された同一のアルミニウム合金膜を用い領域ＩＮＤにて配線３９Ａからなるスパイラルコイルを形成し、領域ＰＡＤでは配線３９Ｂからなるボンディングパッドを形成する。 （もっと読む）

【課題】アナログディジタル変換器が半導体基板上で占める面積の低減する。また、アナログディジタル変換器の高精度化を図る。
【解決手段】半導体基板２００上には、Ｐチャネルトランジスタ１０４ａを有するアナログスイッチが形成されている。アナログスイッチの上層には、アナログスイッチに重なる領域に、櫛形電極４０１・４０２・５０１・５０２が形成され、キャパシタが構成されている。 （もっと読む）

【課題】 ワイドバンドギャップ半導体を用い、高い歩留まりを確保しつつ、低コストで製造することができる半導体デバイスを提供する。
【解決手段】 半導体モジュールは、ＳｉＣ基板上に、個別に動作することが可能なセグメント１（半導体素子）を備えている。セグメント１は、ＳｉＣ基板の主面側に設けられたソース電極パッド２及びゲート電極パッド３と、ＳｉＣ基板の裏面側に設けられたドレイン電極パッドとを備えている。相隣接するセグメント１同士間を電気的に分離するためのトレンチ，ショットキーダイオード等の素子分離領域を備えている。検査で良品であることが確認されたセグメント１の電極パッド２，３のみが電極端子４１，４３に接続されている。 （もっと読む）

【課題】Ｃ−Ｖ法のラッチアップ試験でも内部回路を保護することができる電源クランプ回路を提供する。
【解決手段】電源クランプ回路は，複数のクランプトランジスタユニットで構成され、ドレインが第１の電源配線Ｌ１２にソースが第２の電源配線Ｌ１４にそれぞれ接続され，クランプトランジスタ形成領域内に形成されている。そして，複数のクランプトランジスタユニットは，ドレイン領域の電極接続部からゲート電極までに至る基板表面に連続する金属シリサイド層を有する複数の第１のクランプトランジスタユニットと，ドレイン領域の電極接続部からゲート電極までに至る基板表面に金属シリサイド層を有し且つ部分的に金属シリサイド層が形成されていないシリサイドブロック領域を有する複数の第２のクランプトランジスタユニットとを有し，第１，第２のクランプトランジスタユニットは，クランプトランジスタ形成領域内に分散して設けられている。 （もっと読む）

【課題】異なる系統の電力増幅回路を含む半導体装置を小型にする。
【解決手段】２つの周波数帯の高周波信号を取り扱うことが可能なデュアル方式のデジタル携帯電話機のＲＦパワーモジュールを構成する系統の異なる電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃ内に配置した。この場合、電力増幅回路２Ａ，２ＢをＩＣチップ１Ｃの周辺に配置し、周辺回路３を電力増幅回路２Ａ，２Ｂの間に配置させた。これにより、異なる系統の電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃ内に設けて小型化が図れる上、異なる系統の電力増幅回路２Ａ，２Ｂを同一のＩＣチップ１Ｃに設けても電力増幅回路２Ａ，２Ｂ間の距離が確保されるので電力増幅回路２Ａ，２Ｂ間の結合を抑制させることができ、電力増幅回路２Ａ，２Ｂ間でのクロストークを抑制できる。 （もっと読む）

【課題】モジュール化された、相互作用しないやり方で、単一の半導体ウェハにともに接近して実装され、十分に分離された、最適化されたトランジスタまたは他のデバイスの任意の集合の作製を可能にする。
【解決手段】
一群の半導体デバイスが、エピタキシャル層を含まない基板に形成される。一実施例では、この一群は、５ＶのＣＭＯＳペア、１２ＶのＣＭＯＳペア、５ＶのＮＰＮ、５ＶのＰＮＰ、いくつかの形状の横型トレンチＭＯＳＦＥＴ、および３０Ｖ横型Ｎ−チャネルＤＭＯＳを含む。これらのデバイスの各々は、横方向かつ縦方向の双方において極めて小型であり、基板の他のすべてのデバイスから十分に分離され得る。 （もっと読む）

【課題】 半導体ボディの上部表面に沿って設けられた絶縁ゲート電界効果トランジスタ（１００）は、チャンネルゾーン（２４４）によって横方向に分離された一対のソース／ドレインゾーン（２４０及び２４２）を有している。
【解決手段】 ゲート電極（２６２）が該チャンネルゾーン上方でゲート誘電体層（２６０）の上側に存在している。各ソース／ドレインゾーンは、主要部分（２０４Ｍ又は２４２Ｍ）及び該主要部分と横方向に連続的であり且つ該ゲート電極下側を横方向に延在する一層軽度にドープした横方向延長部（２４０Ｅ又は２４２Ｅ）を包含している。該横方向延長部は、該チャンネルゾーンを上部半導体表面に沿って終端させており、異なる原子量の一対の半導体ドーパントによって夫々ほぼ画定される。該トランジスタが非対称的装置であり、該ソース／ドレインゾーンはソース及びドレインを構成する。該ソースの横方向延長部は該ドレインの横方向延長部よりも一層軽度にドープされており且つ一層高い原子量のドーパントで画定される。 （もっと読む）

【課題】 半導体構成体がバイポーラトランジスタ（１０１）及び間隔構成体（２６５−１又は２６５−２）を包含している。
【解決手段】 該トランジスタはエミッタ（２４１）、ベース（２４３）、コレクタ（２４５）を有している。該ベースはベースコンタクト部分（２４３−１）、該エミッタの下側で且つ該コレクタの物質上方に位置されているイントリンシックベース部分（２４３Ｉ−１）、該イントリンシックベース部分とベースコンタクト部分との間に延在しているベースリンク部分（２４３Ｌ−１）を包含している。該間隔構成体は、間隔コンポーネント及び上部半導体表面に沿って延在する分離用誘電体層（２６７−１又は２６７−２）を包含している。該間隔コンポーネントは、該ベースリンク部分の上方で該誘電体層上に位置されており、好適には多結晶半導体物質であるほぼ非単結晶の半導体物質の横方向間隔部分（２６９−１又は２６９−２）を包含している。該横方向間隔部分の両側の第１及び第２下部端部（３０５−１及び３０７−１）は該ベースリンク部分の両側の第１及び第２上部端部（２９７−１及び２９９−１）に対して横方向に適合し、その長さを決定し且つそれにより制御する。 （もっと読む）

【課題】ウェハ貫通ビア構造を有するＥＳＤネットワーク回路及びその製造方法を提供する。
【解決手段】本発明は一般に回路構造及び回路の製造方法に関し、より具体的には、ウェハ貫通ビアを有する静電放電（ＥＳＤ）回路及びその製造方法に関する。ＥＳＤ構造体は、ＥＳＤ能動デバイスと、ＥＳＤ能動デバイスから基板への低直列抵抗経路をもたらす少なくとも１つのウェハ貫通ビアとを備える。装置は、入力部と、少なくとも１つの電力レールと、入力部と少なくとも１つの電力レールとの間に電気的に接続されたＥＳＤ回路とを含み、ここでＥＳＤ回路は少なくとも１つのウェハ貫通ビアを備えて基板への低直列抵抗経路をもたらす。方法は、ＥＳＤデバイスを基板上に形成することと、基板の裏面に接地面を形成することと、ＥＳＤ能動デバイスの負電源及び接地面に電気的に接続されて基板への低直列抵抗経路をもたらす少なくとも１つのウェハ貫通ビアを形成することとを含む。 （もっと読む）

【課題】 非対称的絶縁ゲート電界効果トランジスタ（１００又は１０２）は半導体ボディのボディ物質（１８０又は１８２）のチャンネルゾーン（２４４又は２８４）によって横方向に分離されたソース（２４０又は２８０）及びドレイン（２４２又は２８２）を有している。
【解決手段】 ゲート電極（２６２又は３０２）が該チャンネルゾーンの上方でゲート誘電体層（２６０又は３００）の上側に位置している。該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）がほぼ該ソースのみに沿って延在している。該ソースは、主要ソース部分（２４０Ｍ又は２８０Ｍ）と、一層軽度にドープした横方向ソース延長部（２４０Ｅ又は２８０Ｅ）とを有している。該ドレインは、主要ドレイン部分（２４２Ｍ又は２８２Ｍ）と、一層軽度にドープした横方向ドレイン延長部（２４２Ｅ又は２８２Ｅ）とを有している。該ドレイン延長部は該ソース延長部よりも一層軽度にドープされている。これら２つの延長部を画定する半導体ドーパントの最大濃度は、該ソース延長部におけるよりも該ドレイン延長部において一層深くに発生する。付加的に又は代替的に、該ドレイン延長部は該ソース延長部よりも該ゲート電極下側を更に横方向に延在する。これらの特徴はスレッシュホールド電圧が動作時間に関して高度に安定であることを可能とする。 （もっと読む）

【課題】 ラッチアップを改善するための構造体及び方法を提供する。
【解決手段】 ラッチアップを防ぐための方法及び構造体である。この構造体は、ラッチアップ感受性構造体と、寄生キャリアがラッチアップ感受性構造体内に注入されるのを防ぐように、ラッチアップ感受性構造体を境界付けるスルーウェハ・ビア構造体とを含む。 （もっと読む）

【課題】トランジスタ素子の動作に影響されない温度センサ素子を備えた半導体装置を提供する。
【解決手段】半導体装置１００は、基板１２の主面に窪み２０が形成されているとともに、窪み２０の表面に沿って形成されたダイオード４０を備える。ダイオード４０は、絶縁膜２２によって基板１２と絶縁されている。半導体装置１００は、ダイオード４０が窪み２０に沿って形成されているので、基板内部の熱がよくダイオード４０に伝わり、基板１２の温度を正確に測定することができる。同時にダイオード４０は、絶縁膜２２によって基板１２から絶縁されているので、基板１２に形成されたトランジスタ素子の動作による基板内の電流変化の影響を受けることがなく、基板温度の計測精度が低下しない。 （もっと読む）

【課題】静電気放電保護装置及び方法を提供する。
【解決手段】本発明の実施例は、静電気放電（ESD）保護装置、及び、ESD保護装置を形成する方法に関する。一実施例は、ESD保護装置で、基板に配置されたｐウェルと、基板に配置されたｎウェルと、基板中のｐウェルとｎウェルの間に配置された高電圧ｎウェル（HVNW）と、ｐウェルに配置されたソースｎ＋領域と、ｎウェルに配置された複数のドレインｎ＋領域と、からなる。 （もっと読む）

【課題】電界効果トランジスタの誤動作及び電界効果トランジスタが破壊されることを防ぐことができる。
【解決手段】Ｎ型ガードリング１８のＮ−ＭＯＳＦＥＴ２０側の第１の部分１８Ａは、複数のコンタクトメタル３２を介して第１の配線メタル３６Ｄと接続されている。Ｎ−ＭＯＳＦＥＴ２０のゲート領域４４は、複数のコンタクトメタル３２を介して第１の配線メタル３６Ｉと接続されると共に、複数のコンタクトメタル３２及び複数のビア３４を介して第２の配線メタル３８Ｃと接続されている。ここで、第１の配線メタル３６Ｄと第２の配線メタル３８Ｃとの間に第２の絶縁層が設けられているので、第１の配線メタル３６Ｄと第２の配線メタル３８Ｃとの間に寄生容量４５Ａが発生するようにＮ型ガードリングの第１の部分１８ＡとＮ−ＭＯＳＦＥＴ２０のゲート領域４４とが容量結合されている。 （もっと読む）

【課題】 同一基板上に形成された半導体素子間に流れる寄生電流による半導体素子の誤動作を抑制する構造を有する半導体装置を提供することを目的とする。
【解決手段】
ｐ型半導体基板１に電気的に接続されたｎ型のコレクタ引き出し層５３を備えた小信号素子であるバイポーラトランジスタ５０と、ｐ型半導体基板１に電気的に接続されたｎ型拡散層６７を備えたパワートランジスタ素子であるＤＭＯＳトランジスタ６０と、ｐ型半導体基板１に電気的に接続され、かつ、ダミー電極１３に接続されたｎ型のダミーＮ島１０と、ｐ型半導体基板１に電気的に接続され、かつ、フィールド電極２３に接続されたｐ型のフィールド部２０と、ダミー電極１３とフィールド電極２３を接続し、ボンディングパット７０に接続する配線３０とを備える。 （もっと読む）

【課題】絶縁ゲート型半導体装置において、ゲートパッド部の下方に保護ダイオードが配置されるためトランジスタセルが配置できず、チップ上の無効領域となっていた。またソース電極層はゲートパッド部を除いて配置され、素子領域の端部のセルではソースパッド部からゲートパッド部を迂回するように電流経路が形成される領域があった。
【解決手段】電極構造を２層とし、ゲートパッド部と非重畳で保護ダイオードを配置する。ゲートパッド部下方にセルおよび１層目のソース電極層を配置でき、ソース電極層内の抵抗の偏りを小さくできる。更に、保護ダイオードを素子領域と隣接してその外側のチップ端部で且つ、ゲートパッド部と直近に配置する。これにより効率的にトランジスタ動作を行える素子領域を大きく確保でき、且つ配線部下方の第１ソース電極層抵抗を低減できる。 （もっと読む）

入力／出力（「Ｉ／Ｏ」）回路（１００）は、シリサイドブロック（１０２）を用いて入力ピン（１１０）に結合された第１のＮチャネル金属酸化物半導体（「ＮＭＯＳ」）電界効果トランジスタ（「ＦＥＴ」）（１０４）を有する。第１のＰチャネル金属酸化物半導体（「ＰＭＯＳ」）ＦＥＴ（１０６）はこの入力ピンに直接結合され、そのＮウェルはＥＳＤウェルバイアス回路（１２４）に電気的に結合される。ＮＭＯＳ低電圧差動信号（「ＬＶＤＳ」）ドライバ（２２２）も入力ピンに直接接続され、このドライバはカスケード接続されたＮＭＯＳ ＦＥＴ（２２４，２２６）を有する。ＬＶＤＳドライバの第１のＮＭＯＳ ＦＥＴ（２２４）は、接地に電気的に結合された第１のＰタップガードリング（３０８）およびＥＳＤウェルバイアスに結合されたＮウェルガードリング（３１２）の中に作られる。ＬＶＤＳドライバの第２のＮＭＯＳ ＦＥＴ（２２６）は接地に電気的に接続された第２のＰタップガードリング（３２４）の中に作られる。
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