【課題】膜厚の異なるゲート絶縁膜のトランジスタを備えると共に素子形成領域の周囲にガードリングを設ける構成で、フォトリソグラフィ工程を追加することなく、高濃度の不純物拡散領域の形成とＣＭＰ処理のディッシング対策を行えるようにする。
【解決手段】シリコン基板３のメモリセル領域１のメモリセルトランジスタ形成部分に薄いゲート酸化膜８が形成され、周辺回路領域２の高耐圧を必要とする領域に厚いゲート酸化膜１２、高濃度不純物領域に対応する部分に薄いゲート酸化膜８が形成されている。ガードリング１５部分に厚いゲート酸化膜１２が形成され、ガードリング１６、１７部分に薄いゲート酸化膜８が形成されている。この構成とすることで、ＳＴＩ１４の形成時のディッシング発生を抑制でき、高濃度不純物導入工程では、酸化膜のエッチング処理を省略でき、しかもガードリング１６、１７にも導入できる。 （もっと読む）

【課題】二つの素子領域間に介在するシールリングを通じたノイズ伝搬を抑制する。
【解決手段】半導体装置１００は、ロジック部およびアナログ部を有する。半導体装置１００は、シリコン基板１０１、層間絶縁膜１７３、層間絶縁膜１７３中に埋設された導電膜により構成されロジック部１５１の外周を取り囲むシールリング１０５、およびシリコン基板１０１に設けられたウェルにより構成されるとともにロジック部からシールリング１０５を経由してアナログ部に至る経路の導通を遮断するＮウェルガードリング１６１を有する。Ｎウェルガードリング１６１は、シールリング領域１０６とロジック部またはアナログ部との間に配置される。 （もっと読む）

【課題】従来の半導体装置においては、コンタクトプラグ用の開口が形成される部分でオーバーエッチングが起こり、それにより当該開口の下に位置する拡散層がダメージを受けてしまう。
【解決手段】半導体装置１は、回路形成領域Ｄ１と、回路形成領域Ｄ１を包囲するシールリング３０（ガードリング）とを備えている。回路形成領域Ｄ１には、ＤＲＡＭ４０が形成されている。半導体基板１０上に、層間絶縁膜２２，２４，２６，２８が形成されている。シールリング３０は、層間絶縁膜２２，２４，２６，２８中に形成されており、その少なくとも一部が半導体基板１０から離間している。 （もっと読む）

【課題】集積回路の保護回路内のＳＣＲなどのＥＳＤクランプ用の、ＥＳＤ保護回路を提供すること。
【解決手段】本発明の一実施形態では、ＳＣＲは、第１の低濃度ドープ領域内に形成された少なくとも１つの散在する第１の高濃度ドープ領域と、第２の低濃度ドープ領域内に形成された少なくとも１つの散在する第２の高濃度ドープ領域とを有する。回路は、ＳＣＲの高速かつ容易なトリガを実現するために、ＥＳＤ電流を集めるように、ＳＣＲの少なくとも１つのトリガ・タップに接続された、少なくとも１つのガードリングをさらに備える。 （もっと読む）

静電気放電（ＥＳＤ）保護回路は、第１の供給ノードから第２の供給ノードへとＥＳＤ電流を導通させるために２つのＮ−チャネル電界効果トランジスタ（ＮＦＥＴｓ）を使用する。ＥＳＤイベント中に、ＥＳＤ検出回路は、両方のＮＦＥＴｓのゲートを別々の導電性経路を介して第１の供給ノードへと結合する。新規な一態様においては、ＲＣトリガ回路は、抵抗を通して充電されるキャパシタンスを含んでいる。抵抗は、そのゲートが、第２のＮＦＥＴのゲートに結合されるＰ−チャネルトランジスタを伴う。通常の電源投入状態中に、Ｐ−チャネルトランジスタは、導電性であり、それによって、万が一、供給電圧ＶＤＤが急速に立ち上がることになった場合は、ＲＣトリガが、トリガしないようにする。別の新規な一態様においては、新規なレベルシフティングインバータが、第２のＮＦＥＴを駆動する。そのレベルシフティングインバータは、スナップバックを回避するためにプルダウン抵抗を使用し、また、第２のＮＦＥＴのゲートを容量性ロードされた第３の供給ノードから分離する。
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【課題】フォトリソグラフィ技術によって制約を受けずにデバイス構造を微細化することが可能で、かつ、微細化がもたらす副作用を抑制できるパワーＭＩＳＦＥＴおよびその製造方法を提供する。
【解決手段】半導体基板１０にはゲートトレンチ１３が形成されており、このゲートトレンチ１３にはゲート絶縁膜１４を介してゲート電極１６が形成されている。ゲート電極１６の一部は半導体基板１０から突出しており、この突出した部分の側壁にサイドウォール２４が形成されている。そして、隣接するゲート電極１６に整合してボディ用トレンチ２５が形成されている。ゲート電極１６の表面およびボディ用トレンチ２５の表面には、コバルトシリサイド膜２８が形成されている。また、プラグ３４はＳＡＣ技術を用いて形成されている。 （もっと読む）

【課題】工程数を増やすことなく、バイポーラ領域内でのサイドウォールの残存やサブトレンチの形成を防止できるようにした半導体装置の製造方法を提供する。
【解決手段】ＳｉＧｅ−ＨＢＴ５０とＣＭＯＳとを同一基板１上に形成する半導体装置の製造方法であって、バイポーラ領域とＣＭＯＳ領域とを素子分離するＤＴＩ１３及びＬＯＣＯＳ層１５Ａを基板１に形成する工程と、ＣＭＯＳのゲート電極の材料膜であるポリシリコン膜２２を基板１上の全面に形成する工程と、このポリシリコン膜をパターニングして、ＣＭＯＳ領域の基板１上にゲート電極を形成する工程とを含み、ゲート電極を形成する工程では、バイポーラ領域上から当該領域周辺のＬＯＣＯＳ層１５Ａ上までを全て覆うようにポリシリコン膜２２を基板１上に残存させる。 （もっと読む）

【課題】Ｌ−ＩＧＢＴと低耐圧集積回路とを１チップに集積化する際に、ｐｎ接合分離により容易に且つ確実にＬ−ＩＧＢＴと低耐圧集積回路とを分離できる半導体装置を提供する。
【解決手段】ｐ型半導体基板１０におけるＬ−ＩＧＢＴ３９０と低耐圧集積回路４１０との間に、ｎ型ホールブロック領域４００が設けられている。 （もっと読む）

【課題】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】 基層内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】 ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供することにある。
【解決手段】 基層内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域と、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域と、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域とを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

半導体基板用のさまざまな分離構造は、基板に形成されたトレンチを含み、トレンチは、誘電材料で充填されるかまたは導電性材料で充填され、トレンチの壁に沿って誘電体層で裏打ちされる。トレンチは、ドープされた側壁分離領域と組合せられて用いられてもよい。トレンチも側壁分離領域も、環状であってもよく、基板の分離されたポケットを囲んでいてもよい。分離構造は、ドーパントの著しい熱処理または拡散を含まないモジュール式の注入およびエッチングプロセスによって形成され、その結果、結果として生じる構造はコンパクトであり、基板の表面において緊密にパッキングされることができる。
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【課題】ＬＤＤラテラルＤＭＯＳトランジスタは、第１の導電型式の基板上の第１の導電型式の低濃度に注入されたエピタキシャル層内に提供される。
【解決手段】第１の導電型式の高濃度に注入された埋込み層は、ＬＤＤラテラルＤＭＯＳトランジスタで、シリコン表面下の多数の等電位分布を除去することによって提供される。或る実施例で、ゲートプレートは、ゲート及びドリフト領域のゲートエッジの上部に提供される。任意のＮウエルは、シリコン表面下の電界を形成するためのより良い適応性を提供する。埋込み層もまた、ＬＤＤラテラルダイオードの電界を減少し、カソード−アノード間の逆再生特性を改良する。 （もっと読む）

【課題】２５Ｖ耐圧ＭＩＳＦＥＴ、６Ｖ耐圧ＭＩＳＦＥＴおよび１．５Ｖ耐圧ＭＩＳＦＥＴを備えたＬＣＤドライバを縮小化する。
【解決手段】ｎ型ウエル５ｄに形成された６Ｖ耐圧の中耐圧ｐＭＩＳ（Ｑ２ｐ）と、ｐ型ウエル８に形成された６Ｖ耐圧の中耐圧ｎＭＩＳ（Ｑ２ｎ）とから中耐圧ＣＭＩＳが構成されている。中耐圧ｐＭＩＳ（Ｑ２ｐ）、中耐圧ｎＭＩＳ（Ｑ２ｎ）および中耐圧ＣＭＩＳの周囲には、それぞれガードバンド（Ｇ１ｐ）、ガードバンド（Ｇ１ｎ）およびガードバンド（Ｇ２）が設けられている。このガードバンド（Ｇ２）は、その一部がガードバンド（Ｇ１ｐ）の一部と重複している。 （もっと読む）

【課題】回路ブロック間でのノイズによる干渉を抑制しつつ、バルク構造とＳＯＩ構造とを同一基板上に混載できるようにする。
【解決手段】絶縁層１０３上に半導体層５が積層されてなるＳＯＩ領域と、下地が基板のみからなるバルク領域とを同一の半導体基板１０１に備え、バルク領域に形成されたバルクトランジスタ１０と、ＳＯＩ領域に形成されたＳＯＩトランジスタ２０との間の半導体基板１０１に電位固定用の不純物拡散層９１を備える。このような構成であれば、バルクトランジスタ１０と、ＳＯＩトランジスタ２０との間で生じる電気力線を不純物拡散層９１で遮断することができ、バルクトランジスタ１０とＳＯＩトランジスタ２０との間でのクロストークノイズを抑制することができる。 （もっと読む）

【課題】各々マルチフィンガー構造を有するｐチャネル及びｎチャネルの両トランジスタの性能を向上することのできる半導体装置を提供する。
【解決手段】半導体装置において、ｎチャネルトランジスタの複数のゲートは、第１領域Ａｎの一辺にそのゲート幅方向が平行となるように配置され、ｐチャネルトランジスタの複数のゲートは、第２領域Ａｐの一辺に対してそのゲート幅方向が４５度の傾きを有するように配置されている。第２領域Ａｐに配置されるｐチャネルトランジスタの最大ゲート幅と複数のゲート間のピッチとの比率は、第２領域に生じる無効領域の割合に応じて設定されている。 （もっと読む）

【課題】終端部の面積を相対的に小さくし、これにより素子領域の面積を相対的に大きくし、オン抵抗を小さくすることができる半導体装置を提供する。
【解決手段】素子領域には、トレンチゲート型のｎチャネルＭＯＳトランジスタが形成されている。この素子領域を囲う終端領域には、Ｐ型ベース層１３と同等以上の深さをもって形成されたトレンチＴ２と、このトレンチＴ２内に形成される埋め込みフィールド絶縁膜２０とが形成されている。 （もっと読む）

【課題】小型化し、高いゲッタリング領域を有する高耐圧の半導体装置の製造方法を提供する。
【解決手段】ＳＯＩ基板２００上のｎ形半導体層３にｐチャネルＭＯＳＦＥＴ１０１とｎチャネルＭＯＳＦＥＴ１０２が形成され、これらを取り囲むように、高濃度の不純物拡散領域１０を形成する。この高濃度の不純物拡散領域１０の表面から絶縁膜２に達する分離溝４を形成する。 （もっと読む）

【課題】 二重露光を用いて微細化を図れる半導体装置の製造方法を提供すること。
【解決手段】 第１のパターンを含むメモリセル領域と、第２のパターンを含む周辺回路領域を備えた半導体装置を製造する際に、メモリセル領域と周辺回路領域を含む基板の領域上にレジスト膜を形成し、メモリセル領域上のレジスト膜中に第１のパターンに対応した潜像を形成するための第１の露光と、周辺回路領域上のレジスト膜中に第２のパターンに対応した潜像を形成するための第２の露光を含む多重露光により、レジスト膜を露光する際に、レジスト膜上における第１の露光と第２の露光の境界領域１２を、ガードリング５，７間の素子分離領域１０’上に設定し、レジスト膜を現像してレジストパターンを形成し、レジストパターンをマスクにして被加工基板をエッチングする。 （もっと読む）

【課題】従来の半導体装置では、キャパシタの誘電膜用の絶縁膜の膜厚が、増速酸化し、所望の膜厚になり難いという問題があった。
【解決手段】本発明の半導体装置では、キャパシタ３の形成領域において、キャパシタの下部電極用のＮ型の拡散層４０上には、キャパシタ３の誘電膜用のシリコン酸化膜４１が形成されている。シリコン酸化膜４１上には、キャパシタ３の上部電極用のポリシリコン膜４２、４３が形成されている。そして、ポリシリコン膜４２の膜厚は、イオン注入の際に、不純物が通過できる膜厚である。この構造により、シリコン酸化膜４１の膜厚が所望の範囲となり、キャパシタ３の容量値は精度よく形成される。 （もっと読む）

【課題】十分な静電耐量を有する半導体装置および半導体集積装置を提供する。
【解決手段】 ドレインＤ１が第１の電位Ｖｏに接続され、ゲートＧ１が駆動回路１２に接続され、ソースＳ１が第２の電位ＧＮＤに接続された第１ＭＯＳトランジスタＭ１と、コレクタＣ１が第１の電位Ｖｏに接続され、ベースＢ１が開放されたバイポーラトランジスタＱ１と、ドレインＤ２がバイポーラトランジスタＱ１のエミッタＥ１に接続され、ゲートＧ２がソースＳ２に接続され、ソースＳ２が第２の電位ＧＮＤに接続された第２ＭＯＳトランジスタＭ２とを有する静電保護回路１３とを具備する。
静電保護回路１３のブレークダウン電圧はバイポーラトランジスタＱ１と第２ＭＯＳトランジスタＭ２のブレークダウン電圧の和となり、第１ＭＯＳトランジスタＭ１のブレークダウン電圧より小さく、且つ最大動作電圧より大きいブレークダウン電圧が得られる。 （もっと読む）