【課題】保護対象回路をサージ破壊から保護する保護素子を提供する。
【解決手段】半導体基板11に第1Pウェル領域55aが形成されている。第1Pウェル領域55aの上層には、第1Pウェル領域55aの一部を挟んで形成されたN型拡散領域53dおよびN型拡散領域53sを有する。第1Pウェル領域55aを囲んで第2Pウェル領域55bを有する。第1Pウェル領域55aと第2Pウェル領域55bとの間には第1Pウェル領域55aおよび第2Pウェル領域55bよりも不純物濃度が低いP-型ウェル領域21を有する。P-型ウェル領域21の上層にはN型拡散領域53が設けられている。N型拡散領域53dが接続ノード90に接続され、N型拡散領域53sがGNDに接続されている。第2Pウェル領域55bがGNDに接続され、N型拡散領域53が接続ノード90に接続されている。 （もっと読む）

【課題】高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供する。
【解決手段】
基板１上にて抵抗素子および容量素子の下部電極を同一の多結晶シリコン膜から形成し、前記多結晶シリコン膜とは異なる同一の多結晶シリコン膜およびＷＳｉ膜からパワーＭＩＳＦＥＴのゲート電極、容量素子の上部電極、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、領域ＭＩＭにおいては基板１上に堆積された酸化シリコン膜３０上に形成された配線を下部電極とし酸化シリコン膜３４上に形成された配線を上部電極とする容量素子ＭＩＭＣを形成し、酸化シリコン膜３４上に堆積された酸化シリコン膜３７上に堆積された同一のアルミニウム合金膜を用い領域ＩＮＤにて配線３９Ａからなるスパイラルコイルを形成し、領域ＰＡＤでは配線３９Ｂからなるボンディングパッドを形成する。 （もっと読む）

【課題】横型ＮＭＯＳＦＥＴとトレンチ型ＮＭＯＳＦＥＴを同一半導体基板の上に形成した場合でも、特性ばらつき、歩留まりの低下、信頼性劣化等の問題が生じない半導体装置の製造方法を提供することが課題となる。
【解決手段】本発明の半導体装置の製造方法によれば、横型ＮＭＯＳＦＥＴのソース層１８、ドレイン層１９をゲート電極１０ａの側壁に形成した絶縁膜からなるサイドウォール１５をマスクにして形成している。したがって、閾値電圧のバラツキが少ない等の優れた特性を実現することが出来る。この場合、サイドウォール１５形成時にトレンチ型ＮＭＯＳＦＥＴのトレンチゲート電極１０ｂの最上面に露出したゲート絶縁膜９やそれに続くトレンチゲート電極１０ｂとＰ型チャネル層７の間のゲート絶縁膜９がエッチングされるのを防止するためサイドウォール用絶縁膜１３の下にシリコン窒化膜１１ａ等のエッチングストッパ膜を設ける。 （もっと読む）

【課題】本発明は、サージ電圧が入力した際の瞬間的な素子破壊を回避して、静電荷を効率よく逃がすことで、保護機能を高めることを可能にする。
【解決手段】半導体基板１１に形成された第１導電型の第１ウエル領域１２と、前記第１ウエル領域１２に上層に形成された前記第１導電型とは逆の第２導電型の第２ウエル領域１３と、前記第２ウエル領域１３の上層に形成された前記第１ウエル領域１２よりも濃度が高い第１導電型の第３ウエル領域１４と、前記第３ウエル領域１４の上層に形成された第２導電型の第１拡散層１５と、前記第１拡散層１５の上層に形成された前記第１拡散層１５よりも濃度が高い第２導電型の第２拡散層１６を有する静電気保護素子５を備えている。 （もっと読む）

【課題】第１導電型の半導体基板に第２導電型の深いウェルが形成され、該深いウェルを利用して形成されたＬＤＭＯＳまたはオフセットドレインＭＯＳが、基板上で占有する面積を小さくすることにより集積度を向上させた半導体装置を提供すること。
【解決手段】本発明にかかる半導体装置１００は、第１導電型の半導体基板１０と、半導体基板１０に設けられた、第２導電型のウェル２０と、ウェル２０に設けられた、第１導電型の第１不純物領域３０と、第１不純物領域３０の周囲に設けられ、少なくとも一部がウェル２０に設けられた、第２導電型の第２不純物領域４０と、を有し、ウェル２０は、第２不純物領域４０よりも不純物濃度が小さく、かつ、半導体基板１０の厚み方向に第１不純物領域３０および第２不純物領域４０よりも深く形成され、第１不純物領域３０は、ＬＤＭＯＳ１０６のボディ領域またはオフセットドレインＭＯＳ１０８のドリフト領域を構成する。 （もっと読む）

【課題】高耐圧素子の耐圧の降伏が生じても、他の素子に生じるダメージを最小限に抑えることのできる半導体装置を提供すること。
【解決手段】本発明にかかる半導体装置１００は、第１導電型の半導体基板１０と、半導体基板１０に設けられた、第２導電型のウェル２０と、ウェル２０に設けられた、第１導電型の第１不純物領域３０と、ウェル２０に設けられ、かつ、第１不純物領域３０の周囲に、第１不純物領域３０と離間して設けられた第２導電型の第２不純物領域４０と、ウェル２０の周囲に設けられ、かつ、第２不純物領域４０と離間して設けられた第１導電型の第３不純物領域５０と、を有し、ウェル２０は、第２不純物領域４０よりも不純物濃度が小さく、かつ、第１不純物領域３０、第２不純物領域４０、および第３不純物領域５０よりも半導体基板１０の厚み方向に深く形成され、第１不純物領域３０および第２不純物領域４０の間の最小の間隔は、第２不純物領域４０および第３不純物領域５０の間の最小の間隔よりも小さい。 （もっと読む）

【課題】マルチエミッタ横型ＩＧＢＴでは、中央部のゲートは外周部に比べてコレクタからの距離が遠く、ホールの到達率が小さく、オン電圧の低減が困難であった。
【解決手段】コレクタとエミッタ間の距離をＬ_ＣＥ、少数キャリアの拡散係数をＤとするとき、ライフタイムτの条件式を、 τ＞Ｌ_ＣＥ^２／（５．２９×Ｄ） とするとともに、コレクタ層の表面濃度を５×１０^１７／ｃｍ^３以下とした。
【効果】インバータＩＣに必要なターンオフの高速性を損なうことなく、ｐコレクタから注入されたホールが全てのエミッタｎ＋層からの電流経路に沿ってｐチャネル層に到達できるようになり、ＩＧＢＴ内部で電流が均一に流れ、オン電圧を低減できる。 （もっと読む）

【課題】従来の半導体装置では、静電破壊耐性の向上又は面積効率の向上に大きな制約が課される問題があった。
【解決手段】本発明にかかる半導体装置の一態様は、入出力パッドＰＡＤに接続される信号配線にアノードが接続され、電源配線ＶＤＤにカソードが接続される第１の保護ダイオードＤＰと、電源配線ＶＤＤと電源配線ＧＮＤとの間に接続されるパワークランプ回路１０とを有する半導体装置であって、一組の入出力パッドＰＡＤと第１の保護ダイオードＤＰとが形成されるスロットと、パワークランプ回路１０が形成されるパワークランプ回路形成領域と、を有し、パワークランプ回路形成領域は、一辺が複数のスロットに隣接し、スロットよりも大きな幅Ｗ２を有する。 （もっと読む）

【課題】ウェル領域間のリーク電流を抑制する。
【解決手段】半導体基板に配置される第１の導電型ウェル領域間に許容以上の電流が通電する場合に、第１の導電型ウェル領域間に第１のパターンを画定し、第１のパターン内に、配置が禁止される第１の領域が存在する場合に、第１のパターンから第１の領域を除去して第２のパターンを画定し、第２のパターン内に、加工限界である第２の領域が存在する場合に、第２のパターンから第２の領域を除去して第３のパターンを画定し、第３のパターンを半導体基板に配置される第２の導電型ウェル領域のダミー活性領域としている。これにより、ウェル領域間のリーク電流が抑制される。 （もっと読む）

【課題】製造コストの増加をともなわずにラッチアップ耐量を向上することが可能な半導体装置を提供することを目的とする。
【解決手段】基準電位となるP型半導体基板上に、入力パッドと、ＣＭＯＳ構造を有する入力素子と、静電保護素子と、を有し、前記入力素子は、前記基準電位と前記基準電位よりも高い所定の電位との間に接続され、前記静電保護素子は、前記入力パッドと前記基準電位との間に接続されている半導体装置であって、平面視において前記入力素子と前記静電保護素子との間にＮ型拡散層が配置され、前記Ｎ型拡散層は、前記所定の電位と接続されていることを特徴とする。 （もっと読む）

【課題】チップサイズの増大を防ぎ、かつ、電源ノイズに対する耐性が向上した基本セルを提供する。
【解決手段】基板の表面から所定の深さまでの領域に第１の導電性不純物が拡散された第１のウェル拡散層と、第１のウェル拡散層の上に設けられた絶縁膜と、絶縁膜上に設けられた第１のダミーパターンとからなる容量素子を有する。 （もっと読む）

【課題】ダイオード内蔵ＩＧＢＴを備えた半導体装置において、ダイオード素子とＩＧＢＴ素子のゲート信号との干渉を回避してダイオードの順方向損失増加を防止する。
【解決手段】メイン用のダイオード素子２２ａに流れる電流を電流検出用のダイオードセンス素子２２ｂおよびセンス抵抗３０にて検出する。他方、フィードバック回路部４０にてセンス抵抗３０の両端の電位差Ｖｓがモニタされると共に、当該電位差Ｖｓに基づいてダイオード素子２２ａに電流が流れているか否かが判定される。そして、ダイオード素子２２ａに電流が流れていると判定された場合、フィードバック回路部４０からＩＧＢＴ素子２１ａの駆動を停止させる停止信号がＡＮＤ回路１０に入力され、ＡＮＤ回路１０にてＩＧＢＴ素子２１ａの駆動が停止される。 （もっと読む）

【課題】半導体装置とその製造方法において、半導体基板に欠陥が入るのを防止することを目的とする。
【解決手段】素子分離溝２０ａにより活性領域ARが画定されたシリコン基板２０と、素子分離溝２０ａ内に形成された素子分離絶縁膜２３とを有し、素子分離絶縁膜２３の上面が、活性領域ARにおけるシリコン基板２０の上面よりも低い半導体装置による。 （もっと読む）

【課題】バイポーラトランジスタの特性が劣化するのを抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置１００の製造方法は、シリコン基板１１の領域Ａ上にプレーナ型のバイポーラトランジスタ１を形成する工程と、プレーナ型バイポーラトランジスタ１が形成される領域を覆うようにシリコン窒化膜からなるカバー膜３２ａを形成する工程と、その後、プレーナ型のバイポーラトランジスタ１が形成される領域Ａがカバー膜３２ａに覆われた状態で、バイポーラトランジスタ１が形成される領域にイオン注入する工程とを備える。 （もっと読む）

【課題】一般に電流量確保のため、ショットキー接合領域上に多数のコンタクト電極をマトリクス上に密集配置することが行われ、コンタクトホールの底のシリサイド層の表面をスパッタ・エッチング処理することが広く行われているが、このようにショットキー接合領域上に電極を配置した構造では、このスパッタ・エッチング量の変化により、ショットキー・バリア・ダイオードの逆方向リーク電流が変動する問題を解決するため、特性ばらつきの少ないショットキー・バリア・ダイオード（ＳＢＤ）の半導体集積回路装置への組み込み技術を提供する。
【解決手段】周辺の素子分離領域に接したガードリング９上に、コンタクト電極１１を配置したショットキー・バリア・ダイオードを有する半導体集積回路装置。 （もっと読む）

【課題】Ｈブリッジ回路のレイアウトでは、パッド数の削減を行った場合、レイアウト面積の増加を招いていた。
【解決手段】本発明は、第１導電型の第１のトランジスタ、第２のトランジスタと、前記第１のトランジスタと前記第２のトランジスタとの間に配置される第１の電位を供給する第１の電源パッドと、第２導電型の第３のトランジスタ、第４のパワートランジスタと、前記第３のトランジスタと前記第４のトランジスタとの間に配置される第２の電位を供給する第２の電源パッドと、前記第１のトランジスタと前記第３のトランジスタとの間に配置される第１の出力パッドと、前記第２のトランジスタと前記第４のトランジスタとの間に配置される第２の出力パッドとを有し、前記第１、第２の電源パッドを結ぶ線が延在する方向と、前記第１、第２の出力パッドを結ぶ線が延在する方向が垂直に交差する半導体装置。 （もっと読む）

【課題】ＥＳＤ保護機能を有した半導体装置を少ない工程で製造可能な半導体装置を提供する。
【解決手段】半導体基板上に異なる導電型の少なくとも２つのウェル（Ｎウェル１２ａ，Ｐウェル１２ｂ）を設け、ウェル内に、そのウェルと同一導電型であるウェルコンタクト用の拡散領域１３ａ，１３ｂと、ソース領域１６ａ，１６ｂまたはドレイン領域１７ａ，１７ｂの一方に電源を接続したＭＯＳＦＥＴと、ソース領域１６ａ，１６ｂまたはドレイン領域１７ａ，１７ｂと同じ導電型であり抵抗として機能するとともに、拡散領域１３ａ，１３ｂとの間でダイオードとして機能する拡散領域１４ａ，１４ｂとを設ける。ソース領域１６ａ，１６ｂまたはドレイン領域１７ａ，１７ｂの他方と拡散領域１４ａ，１４ｂの一端を接続し、拡散領域１４ａ，１４ｂの他端を出力端子ＯＵＴに接続する。 （もっと読む）

【課題】チップサイズの縮小化を図ることが容易で、かつ出力トランジスタの形成領域から他の素子の形成領域への電子の移動を抑制する効果の高い半導体装置を提供する。
【解決手段】アクティブバリア構造は、各々がｐ型不純物領域ＰＳＲに接し、かつ互いにフローティング電位となるようにオーミック接続されたｐ型領域ＰＥ、ＰＲ２、ＰＲ３とｎ型領域ＮＥ、ＥＰ、ＮＲ１とを有する。アクティブバリア領域ＡＢＲと他の領域（出力トランジスタ形成領域ＯＥＲおよび制御回路形成領域ＣＣＲ）との間にトレンチ分離構造ＴＩが形成されている。トレンチ分離構造ＴＩは、半導体基板ＳＵＢの主表面からｎ^-エピタキシャル層ＥＰを貫通してｐ型不純物領域ＰＳＲに達するトレンチＴＲを有する。 （もっと読む）

【課題】高圧側浮遊オフセット電圧ＶＳの負変動に起因する誤動作及びラッチアップ破壊を回避し得る半導体装置を得る。
【解決手段】ＮＭＯＳ１４とＰＭＯＳ１５との間において、ｎ型不純物領域２８の上面内には、ｐ型ウェル２９に接するようにｐ⁺型不純物領域３３が形成されている。ｐ⁺型不純物領域３３上には電極４１が形成されており、電極４１は高圧側浮遊オフセット電圧ＶＳに接続されている。ｐ⁺型不純物領域３３の不純物濃度はｐ型ウェル２９の不純物濃度よりも高く、また、ｐ⁺型不純物領域３３はｐ型ウェル２９よりも浅く形成されている。ｐ⁺型不純物領域３３とＰＭＯＳ１５との間において、ｎ型不純物領域２８の上面内には、ｎ⁺型不純物領域３２が形成されている。ｎ⁺型不純物領域３２上には電極４０が形成されており、電極４０は高圧側浮遊供給絶対電圧ＶＢに接続されている。 （もっと読む）

【課題】 保護対象回路を静電気放電から保護するために保護対象回路に接続されている保護素子を備えている半導体装置において、保護素子の厚みを増やすことなく保護素子の素子面積を低減でき、かつＥＳＤ信号の印加部とゲート電極の間の抵抗値を容易に調整することができる保護素子を備えている半導体装置を提供する。
【解決手段】 半導体装置１００は、保護対象回路１２とパッド１０と保護素子９０を備えている。保護素子９０には、第１ドレイン電極１４とソース電極２と第２ドレイン電極６とゲート電極４と素子分離トレンチ１８が形成されている。ドレイン電極１４、６と素子分離トレンチ１８の間はアルミ配線８で接続されている。パッド１０から第１ドレイン電極１４にＥＳＤ信号が印加されると、第１ドレイン電極１４から素子分離トレンチ１８を経由して第２ドレイン電極６にＥＳＤ電流が流れる。 （もっと読む）