半導体装置とその製造方法
【課題】半導体装置とその製造方法において、半導体基板に欠陥が入るのを防止することを目的とする。
【解決手段】素子分離溝20aにより活性領域ARが画定されたシリコン基板20と、素子分離溝20a内に形成された素子分離絶縁膜23とを有し、素子分離絶縁膜23の上面が、活性領域ARにおけるシリコン基板20の上面よりも低い半導体装置による。
【解決手段】素子分離溝20aにより活性領域ARが画定されたシリコン基板20と、素子分離溝20a内に形成された素子分離絶縁膜23とを有し、素子分離絶縁膜23の上面が、活性領域ARにおけるシリコン基板20の上面よりも低い半導体装置による。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【0002】
LSI等の半導体装置の製造工程では、半導体基板に素子分離絶縁膜を形成し、その素子分離絶縁膜で画定された半導体基板の活性領域にトランジスタ等の素子を形成する。素子分離構造としては、LOCOS(Local Oxidation of Silicon)とSTI(Shallow Trench Isolation)とがあるが、近年では半導体装置の微細化に有用なSTIを用いることが多い。
【0003】
STIは、半導体基板に素子分離溝を形成し、その中に素子分離絶縁膜を形成することで素子同士を分離する構造である。そのような構造では、素子分離絶縁膜で画定された活性領域に、素子分離絶縁膜からストレスが加わり、半導体基板に結晶欠陥が発生することが知られている(特許文献1)。
【0004】
半導体基板の結晶欠陥は、トランジスタ等の素子においてリーク電流を生じせしめ、半導体装置の低消費電力化を妨げる要因となる。
【0005】
その他に、本願に関連する技術が特許文献2、3にも開示されている。
【特許文献1】特開2004−221484号公報
【特許文献2】特開2004−221543号公報
【特許文献3】特開2005−101596号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
半導体装置とその製造方法において、半導体基板に欠陥が入るのを防止することを目的とする。
【課題を解決するための手段】
【0007】
以下の開示の一観点によれば、素子分離溝により活性領域が画定された半導体基板と、前記素子分離溝内に形成された素子分離絶縁膜とを有し、前記素子分離絶縁膜の上面が、前記活性領域における前記半導体基板の上面よりも低い半導体装置が提供される。
【0008】
また、その開示の別の観点によれば、半導体基板に活性領域を画定する素子分離溝を形成する工程と、前記素子分離溝に、前記活性領域における前記半導体基板の上面よりも低い上面を有する素子分離絶縁膜を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【0009】
上記した半導体装置とその製造方法によれば、素子分離絶縁膜の上面が活性領域における半導体基板の上面よりも低く、これらの上面の間に段差が発生する。調査結果によれば、このような段差を設けることで、素子分離溝が形成された半導体基板に欠陥が入り難くなることが明らかとなった。
【発明を実施するための最良の形態】
【0010】
(1)調査結果について
本発明の実施の形態の説明に先立ち、本願発明者が行った調査について説明する。
【0011】
図1(a)は、その調査で使用されたサンプルを透過型電子顕微鏡で観察して得られた像を基にして描いた図であって、MOSトランジスタのゲート長方向に沿った断面図に相当する。
【0012】
また、図1(b)は、図1(a)と同一のサンプルのゲート幅方向の断面を透過型電子顕微鏡で観察して得られた像を基にして描いた図である。
【0013】
図1(a)、(b)に示されるように、シリコン基板1には、STI用の複数の素子分離溝1aが形成される。そして、その素子分離溝1aの中に酸化シリコンよりなる素子分離絶縁膜2が埋め込まれ、トランジスタの活性領域がこの素子分離絶縁膜2により画定される。
【0014】
図1(a)に示されるように、その活性領域にはゲート電極4と絶縁性サイドウォール5とが形成され、ゲート電極4を覆うように酸化シリコンよりなる層間絶縁膜6が形成される。
【0015】
ゲート電極4の横のソース/ドレイン領域3の上の層間絶縁膜6にはコンタクトホールが形成され、その中に導電性プラグ7が埋め込まれる。
【0016】
このようなサンプルを作製する際には様々な熱プロセスが行われる。
【0017】
例えば、シリコン基板1に不純物をイオン注入するときには、シリコン基板1の表面を保護するための犠牲絶縁膜として熱酸化膜を予め形成するが、その熱酸化膜を形成するためにシリコン基板1は1000℃前後の高温に加熱される。なお、この場合のイオン注入としては、ソース/ドレイン領域3を形成するための注入と、図1ではコントラストが出ないため図示を省略しているウェルを形成するための注入とがある。
【0018】
また、ウェルの不純物を熱拡散してウェルの不純物プロファイルを整えるためのアニールでも、シリコン基板1は1000℃前後の高温に加熱される。
【0019】
このように1000℃程度の高温に加熱されるとシリコン基板1には反りが生じる。そして、加熱されたシリコン基板1が室温に自然冷却して反りが解消される過程において、シリコン基板1にストレスが加わり、図示のような結晶欠陥8が発生する。その結晶欠陥8は、例えば二つのソース/ドレイン領域3の間のリーク電流を増大させ、半導体装置の低消費電力化を妨げる。
【0020】
特許文献1によれば、上記のストレスの大きさは、素子分離溝1aの深さと幅の比率を調整することで低減し得るとある。
【0021】
そこで、本願発明者は、素子分離溝1aの幅を一定のままその深さを様々に変化させ、それに伴いソース/ドレイン領域3の間のリーク電流がどのように変化するかを調査した。
【0022】
その結果を図2に示す。
【0023】
図2において、横軸は素子分離溝1aの深さを示し、縦軸は二つのソース/ドレイン領域3の間のリーク電流を示す。
【0024】
素子分離溝1aを浅くしてその中に埋め込まれる素子分離絶縁膜2の体積を少なくすれば、素子分離絶縁膜2からシリコン基板1に加わるストレスが緩和されるので、一見すると結晶欠陥8が発生し難くなりリーク電流も低減すると考えられる。
【0025】
しかし、図2の結果によれば、素子分離溝1aを浅くしてもリーク電流は殆ど変化せず、素子分離溝1aの深さはリーク電流の低減に寄与しないことが明らかとなった。
【0026】
このような調査結果に基づき、本願発明者は、以下に説明するような実施形態に想到した。
【0027】
(2)本発明の実施の形態
図3〜図22は、本実施形態に係る半導体装置の製造途中の断面図である。
【0028】
最初に、図3に示す断面構造を得るまでの工程について説明する。
【0029】
まず、基板温度を約900℃として酸化雰囲気中においてp型シリコン(半導体)基板20の表面を熱酸化し、厚さが約15nmの熱酸化膜21を形成する。
【0030】
次いで、この熱酸化膜21の上にCVD法により窒化シリコン膜を厚さ約150nmに形成し、その窒化シリコン膜をマスク膜22とする。
【0031】
そして、フォトリソグラフィとエッチングによりマスク膜22に開口22aを形成した後、この開口22aを通じて熱酸化膜21とシリコン基板20とをドライエッチングすることにより、深さが約390nm程度の素子分離溝20aを形成する。
【0032】
そのドライエッチングは例えばRIE(Reactive Ion Etching)により行われ、エッチングガスとしてCHF3、HBr、Cl2、CF4、及びO2を組み合わせたガスが使用される。
【0033】
これにより、シリコン基板20の活性領域ARが素子分離溝20aによって画定される。
【0034】
なお、ドライエッチングによって素子分離溝20aの内面が受けたダメージを回復させるために、その内面を僅かに熱酸化してもよい。
【0035】
また、このように熱酸化膜21を介してシリコン基板20の上にマスク膜22を形成することで、窒化シリコンよりなるマスク膜22の強いストレスがシリコン基板20に直接及ぶのを防止できる。
【0036】
次に、図4に示すように、埋め込み性に優れたHDPCVD(High Density Plasma CVD)法を用いて、マスク膜20の上に素子分離絶縁膜23として酸化シリコン膜を形成し、この素子分離絶縁膜23で素子分離溝20aを完全に埋め込む。その素子分離絶縁膜23の厚さは、例えばマスク膜22の上で約40nmである。
【0037】
続いて、図5に示すように、CMP(Chemical Mechanical Polishing)法により素子分離絶縁膜23を研磨して、マスク膜20の上の余分な素子分離絶縁膜23を除去すると共に、素子分離溝23内にのみ素子分離絶縁膜23を残す。
【0038】
このCMPでは、酸化シリコン膜用のスラリ、例えばシリカ系のスラリが用いられる。これにより、酸化シリコンよりなる素子分離絶縁膜23の研磨速度は、窒化シリコンよりなるマスク膜22のそれよりも速くなり、素子分離絶縁膜23の上面がマスク膜22のそれよりも低下する。
【0039】
本実施形態ではこのようなCMPを更に進めることで、素子分離絶縁膜23の上面23aを活性領域ARにおけるシリコン基板20の上面20bよりも低下させる。その結果、これらの上面20b、23aに段差Dが形成される。
【0040】
この段差Dの大きさは、本工程におけるCMPの研磨時間により制御することが可能である。
【0041】
続いて、図6に示すように、熱酸化膜21とマスク膜22とをウエットエッチングにより除去し、シリコン基板1の清浄面を露出させる。このとき、窒化シリコンよりなるマスク膜22のエッチング液としては燐酸溶液が使用され、熱酸化膜21のエッチング液としてはフッ酸溶液が使用される。
【0042】
次に、図7に示す断面構造を得るまでの工程について説明する。
【0043】
まず、酸化雰囲気中において基板温度を約900℃とすることで、シリコン基板20の表面に厚さが約10nmの熱酸化膜を形成し、その熱酸化膜を犠牲絶縁膜25とする。
【0044】
次いで、この犠牲絶縁膜25でシリコン基板20を保護しながら、イオン注入により第1、第2nウェル31、32と、第1pウェル33とを図示のように形成する。
【0045】
これらのうち、第1、第2nウェル31、32は、シリコン基板1にリンをイオン注入することにより、それぞれ別々の工程で形成される。更に、その第1nウェル31の形成と同時に、素子分離絶縁膜23の下にリンをイオン注入してなる素子分離用の不純物拡散領域34が形成される。
【0046】
また、第1pウェル33はボロンをイオン注入することにより形成される。
【0047】
続いて、図8に示すように、酸化雰囲気中においてシリコン基板20の表面を熱酸化することにより、犠牲絶縁膜25の膜厚を15nm程度にまで増大させる。このとき熱酸化の際の基板温度は特に限定されないが、例えば1000℃程度とする。
【0048】
そして、犠牲絶縁膜25でシリコン基板20を保護しながら、第2pウェル35と第3nウェル36とを図示のように形成する。このうち、第2pウェル35はボロンのイオン注入により形成され、第3nウェル36はリンのイオン注入により形成される。
【0049】
このイオン注入を終了後、フッ酸溶液により犠牲絶縁膜25をウエットエッチングして除去し、シリコン基板1の清浄面を露出させる。
【0050】
ところで、ウェル31〜33、35、36を形成するイオン注入では、シリコン基板20中のシリコン単結晶のあるサイトにおいて、ウェル31〜36用の不純物が不足したり、或いはその不純物が過剰に存在したりして、不純物の分布が不均一になる場合がある。
【0051】
そこで、次の工程では、図9に示すように、シリコン基板20をアニールすることにより各ウェル31〜36の不純物を熱拡散させ、これらの不純物の分布を均一に整え、各ウェル31〜36における不純物の濃度プロファイルを設計値に近づける。
【0052】
このアニールの条件は特に限定されないが、本実施形態では基板温度1000℃、処理時間10秒の条件で、窒素雰囲気内においてこのアニールを行う。
【0053】
次に、図10に示すように、酸化雰囲気中においてシリコン基板1を熱酸化することにより、シリコン基板1の上に第1ゲート絶縁膜41として熱酸化膜を約15nmの厚さに形成する。その熱酸化の温度は特に限定されないが、例えば800℃程度とされる。
【0054】
続いて、図11に示すように、レジストパターン(不図示)をマスクにしながら第2pウェル35と第3nウェル36の上の第1ゲート絶縁膜41をウエットエッチングにより除去する。この場合のエッチング液としてはフッ酸溶液が用いられる。
【0055】
このウエットエッチングを終了後、マスクに用いたレジストパターンは除去される。
【0056】
次いで、図12に示すように、シリコン基板1の表面を再び熱酸化することにより、第2pウェル35と第3nウェル36の上に厚さが約3.2nmの熱酸化膜よりなる第2ゲート絶縁膜42を形成すると共に、第1ゲート絶縁膜41の厚さを増大させる。この熱酸化は、基板温度を約750℃として酸化雰囲気において行われる。
【0057】
これにより、シリコン基板1の上には、厚さの異なる二種類のゲート絶縁膜41、42が形成されたことになる。
【0058】
次に、図13に示すように、シリコン基板1の上側全面に導電膜45としてポリシリコン膜を形成する。そのポリシリコン膜は、CVD法により180nm程度の厚さに形成される。
【0059】
その後、この導電膜45をパターニングすることにより、図14に示すように、第1、第2ゲート絶縁膜41、42の上にゲート電極45aを形成する。
【0060】
続いて、図15に示すように、ゲート電極45aをマスクにしてシリコン基板20に不純物をイオン注入し、第1〜第3n型ソース/ドレインエクステンション47〜49と、第1、第2p型ソース/ドレインエクステンション51、52とを形成する。
【0061】
そのイオン注入では、p型不純物としてボロンが用いられ、n型不純物として砒素が用いられる。また、これらp型不純物とn型不純物の打ち分けは、不図示のレジストパターンを用いて行われる。
【0062】
次に、図16に示す断面構造を得るまでの工程について説明する。
【0063】
まず、シリコン基板20の上側全面に絶縁膜を形成し、それをエッチバックしてゲート電極45aの横に絶縁性サイドウォール60として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
【0064】
そして、この絶縁性サイドウォール60とゲート電極45aとをマスクにしてシリコン基板20に不純物をイオン注入し、第1〜第3n型ソース/ドレイン領域53〜55と、第1、第2p型ソース/ドレイン領域56、57とを形成する。
【0065】
このイオン注入においては、p型不純物としてボロンが用いられ、n型不純物としてリンが用いられる。
【0066】
ここまでの工程により、シリコン基板20には、ゲート電極45aやソース/ドレイン領域53〜57等を備えた第1〜第3n型MOSトランジスタTRn1〜TRn3と、第1、第2p型MOSトランジスタTRp1、TRp2の基本構造が完成した。
【0067】
これらのうち、第2ゲート絶縁膜42よりも厚い第1ゲート絶縁膜41を備えたトランジスタTRn1、TRn2、TRp1は、第2ゲート絶縁膜42を備えたトランジスタTRn3、TRp2よりも高い駆動電圧で動作する。
【0068】
次いで、図17に示すように、シリコン基板20の上側全面にコバルト膜等の高融点金属膜をスパッタ法で形成し、その高融点金属膜をアニールしてシリコンと反応させ、高融点金属シリサイド層61を形成する。その後、素子分離絶縁膜23等の上で未反応となっている高融点金属膜をウエットエッチングにより除去する。
【0069】
このような高融点金属シリサイド層61により、ソース/ドレイン領域53〜57とゲート電極45aが低抵抗化される。
【0070】
次に、図18に示すように、シリコン基板20の上側全面にカバー絶縁膜63として窒化シリコン膜をCVD法により厚さ約80nmに形成する。
【0071】
続いて、図19に示すように、カバー絶縁膜63の上に酸化シリコン膜を厚さ約1100nmに形成し、その酸化シリコン膜を第1層間絶縁膜64とする。そして、ゲート電極45aを反映して第1層間絶縁膜64の上面に形成された凹凸を平坦化するため、その上面をCMP法により研磨する。
【0072】
次いで、図20に示すように、第1層間絶縁膜64とカバー絶縁膜63をパターニングして、第1、第3n型ソース/ドレイン領域53、55とゲート電極45aの上にコンタクトホール64aを形成する。そして、このコンタクトホール64a内に、タングステンを主にしてなる第1導電性プラグ65を形成する。
【0073】
更に、第1層間絶縁膜64の上にスパッタ法でアルミニウム膜を含む金属積層膜を形成し、それをパターニングして一層目金属配線66とする。
【0074】
次に、図21に示す断面構造を得るまでの工程について説明する。
【0075】
まず、一層目金属配線66と第1層間絶縁膜64の上に、HDPCVD法により第1埋め込み絶縁膜68として酸化シリコン膜を形成する。更に、この第1埋め込み絶縁膜68の上に、TEOSガスを使用するプラズマCVD法により第2層間絶縁膜69を形成する。
【0076】
そして、これらの絶縁膜68、69をパターニングしてホールを開口してその中にタングステンを主にして構成される第2導電性プラグ70を形成し、更に第2層間絶縁膜69の上にアルミニウム膜を含む金属積層膜よりなる二層目金属配線75を形成する。
【0077】
この後は、これと同じ工程を繰り返すことにより、第2〜第4埋め込み絶縁膜73、77、81と、第3〜第5層間絶縁膜74、78、82、第3〜第5導電性プラグ76、80、84、及び三層目〜五層目金属配線79、83、85を形成する。
【0078】
続いて、図22に示すように、第5層間絶縁膜82と五層目金属配線85の上に第1パッシベーション膜91としてHDPCVD法で酸化シリコン膜を形成する。更に、この第1パッシベーション膜91の上に、水分ブロック性に優れた窒化シリコン膜をCVD法で形成し、その窒化シリコン膜を第2パッシベーション膜92とする。
【0079】
以上により、この半導体装置の基本構造が完成した。
【0080】
上記した実施形態によれば、図5を参照して説明したように、素子分離絶縁膜23をCMP法で研磨することによりその上面23aをシリコン基板20の上面20bよりも低下させ、これらの上面23a、20bに段差Dを設けた。
【0081】
この結果、段差Dがない場合と比較して、素子分離溝20aを占める素子分離絶縁膜23の体積が減るので、熱プロセス時に素子分離絶縁膜23からシリコン基板20に加わるストレスが低減される。これにより、ストレスに起因してシリコン基板20に結晶欠陥が入る危険性が少なくなり、結晶欠陥に起因した各MOSトランジスタTRn1〜TRn3、TRp1、TRp2(図16参照)のソース/ドレイン間のリーク電流の増大が防止され、ひいては半導体装置の消費電力が高くなるのを抑制できる。
【0082】
特に、シリコン基板20を熱酸化する工程(図7、図10、図12)と、ウェル31〜36に対してアニールを行う工程(図9)は、絶縁膜や導電膜を形成する工程よりも高い熱負荷がシリコン基板20に加わり、シリコン基板20にストレスが加わり易い。よって、このような熱プロセスを伴う製造工程において、本実施形態は特に実益がある。
【0083】
本願発明者は、上記のように段差Dを設けることで、MOSトランジスタのソース−ドレイン間のリーク電流がどの程度低減されるかを調査した。
【0084】
その調査結果を図23に示す。
【0085】
図23において、横軸は段差Dを示し、縦軸は一つのMOSトランジスタにおけるソース−ドレイン間のリーク電流を示す。
【0086】
これに示されるように、段差Dが10nm〜20nmの場合は、段差がない場合(0nm)と比較してリーク電流が大幅に減少している。
【0087】
このことから、素子分離絶縁膜23とシリコン基板20のそれぞれの上面に段差Dを設けることがリーク電流の低減に有効であることが実際に確かめられた。また、このようにリーク電流が低減したことから、リーク電流の発生源である結晶欠陥がシリコン基板20に殆ど生じていないことになる。
【0088】
ところで、段差Dは、図5に示したように、素子分離絶縁膜23をCMPで研磨することにより得られるものであるが、段差Dを大きくしようとしてその研磨時間を長くしすぎると、シリコン基板20にダメージが入るおそれがある。
【0089】
図24(a)、(b)は、段差Dの違いにより、活性領域におけるシリコン基板20の表面状態にどのような違いが現れるかを調査して得られた図である。
【0090】
これらの図は、SEM像を元にして描いたものであり、図24(a)は段差Dが20nmのとき、図24(b)は段差Dが30nmのときのものである。
【0091】
図24(a)に示されるように、段差Dが20nmのときは、活性領域におけるシリコン基板20の表面は綺麗であり、特に問題はない。
【0092】
一方、図24(b)に示されるように、段差Dを30nmとすると、シリコン基板20の表面に荒れ100が発生する。
【0093】
この荒れ100の発生要因について本願発明者は次のように考えている。
【0094】
すなわち、段差Dを大きくすべく素子分離絶縁膜23に対するCMPを長時間行うと、マスク膜22(図5参照)も研磨によりその膜厚が減少し、極端な場合にはマスク膜22が消失して、熱酸化膜21が露出する。この場合、CMPの機械的ダメージが熱酸化膜21に入り、熱酸化膜21を除去するときにそのダメージがシリコン基板20に転写される。
【0095】
このことから、素子分離絶縁膜23に対する研磨は、マスク膜22が消失する前に停止するのが好ましい。そして、マスク膜22が消失する直前における素子分離絶縁膜23とシリコン基板20の各上面の高低差が、荒れ100を防止し得る段差Dの上限値となる。
【0096】
以下に、本発明の諸態様を付記にまとめる。
【0097】
(付記1) 素子分離溝により活性領域が画定された半導体基板と、
前記素子分離溝内に形成された素子分離絶縁膜とを有し、
前記素子分離絶縁膜の上面が、前記活性領域における前記半導体基板の上面よりも低いことを特徴とする半導体装置。
【0098】
(付記2) 前記素子分離絶縁膜の上面が、前記活性領域における前記半導体基板の上面よりも、10nm以上20nm以下の範囲で低いことを特徴とする付記1に記載の半導体装置。
【0099】
(付記3) 前記活性領域における前記半導体基板の上面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを更に有することを特徴とする付記1又は付記2に記載の半導体装置。
【0100】
(付記4) 半導体基板に活性領域を画定する素子分離溝を形成する工程と、
前記素子分離溝に、前記活性領域における前記半導体基板の上面よりも低い上面を有する素子分離絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0101】
(付記5) 前記素子分離絶縁膜を形成する工程において、該素子分離絶縁膜の上面を、前記活性領域における前記半導体基板の上面よりも10nm以上20nm以下の範囲で低くすることを特徴とする付記4に記載の半導体装置の製造方法。
【0102】
(付記6) 前記素子分離溝を形成する工程は、前記半導体基板の上に熱酸化膜を介して形成されたマスク膜をマスクにして前記半導体基板をエッチングすることにより行われ、
前記素子分離絶縁膜を形成する工程は、前記素子分離溝内と前記マスク膜の上に前記素子分離絶縁膜を形成し、前記素子分離絶縁膜を研磨して前記マスク膜上から除去することにより行われ、
前記素子分離絶縁膜の研磨を、該素子分離絶縁膜の上面が前記半導体基板の上面よりも低くなり、且つ前記マスク膜が研磨により消失しない程度に行うことを特徴とする付記4に記載の半導体装置の製造方法。
【0103】
(付記7) 前記素子分離絶縁膜を形成した後に、前記半導体基板の表面を熱酸化する工程を更に有することを特徴とする付記4〜付記6のいずれかに記載の半導体装置の製造方法。
【0104】
(付記8) 前記素子分離絶縁膜を形成した後に、前記半導体基板にウェルを形成する工程と、前記ウェルに対してアニールを行う工程とを更に有することを特徴とする付記4〜付記7のいずれかに記載の半導体装置の製造方法。
【図面の簡単な説明】
【0105】
【図1】図1(a)は、本願発明者が調査に使用したサンプルのゲート長に沿う断面を透過型顕微鏡で観察して得られた像を基にして描いた図であり、図1(b)は、そのサンプルのゲート幅方向に沿う断面を透過型顕微鏡で観察して得られた像を基にして描いた図である。
【図2】図2は、図1のサンプルのリーク電流を調査して得られたグラフである。
【図3】図3は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その1)である。
【図4】図4は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その2)である。
【図5】図5は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その3)である。
【図6】図6は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その4)である。
【図7】図7は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その5)である。
【図8】図8は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その6)である。
【図9】図9は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その7)である。
【図10】図10は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その8)である。
【図11】図11は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その9)である。
【図12】図12は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その10)である。
【図13】図13は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その11)である。
【図14】図14は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その12)である。
【図15】図15は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その13)である。
【図16】図16は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その14)である。
【図17】図17は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その15)である。
【図18】図18は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その16)である。
【図19】図19は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その17)である。
【図20】図20は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その18)である。
【図21】図21は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その19)である。
【図22】図22は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その20)である。
【図23】図23は、本発明の実施の形態に係る半導体装置のリーク電流を調査して得られたグラフである。
【図24】図24(a)は、素子分離絶縁膜とシリコン基板の上面との段差を30nmとしたときのシリコン基板の表面のSEM像を基にして描いた図であり、図24(b)は、その段差を30nmとしたときの図である。
【符号の説明】
【0106】
1、20…シリコン基板、1a、20a…素子分離溝、2、23…素子分離絶縁膜、3…ソース/ドレイン領域、4…ゲート電極、6…層間絶縁膜、7…導電性プラグ、8…結晶欠陥、21…熱酸化膜、22…マスク膜、25…犠牲絶縁膜、31、32…第1、第2nウェル、33…第1pウェル、34…素子分離領域、35…第2pウェル、36…第3nウェル、41、42…第1、第2ゲート絶縁膜、45…導電膜、45a…ゲート電極、47〜49第1〜第3n型ソース/ドレインエクステンション、51、52…第1、第2p型ソース/ドレインエクステンション、53〜55…第1〜第3n型ソース/ドレイン領域、56、57…第1、第2p型ソース/ドレイン領域、60…絶縁性サイドウォール、61…高融点金属シリサイド層、63…カバー絶縁膜、64…第1層間絶縁膜、64a…コンタクトホール、65…第1導電性プラグ、66…一層目金属配線、68…第1埋め込み絶縁膜、69…第2層間絶縁膜、70…第2導電性プラグ、73…第2埋め込み絶縁膜、74…第3層間絶縁膜、75…二層目金属配線、76…第3導電性プラグ、77…第3埋め込み絶縁膜、81…第4埋め込み絶縁膜、82…第5層間絶縁膜、84…第5導電性プラグ、85…五層目金属配線、91…第1パッシベーション膜、92…第2パッシベーション膜。
【技術分野】
【0001】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【0002】
LSI等の半導体装置の製造工程では、半導体基板に素子分離絶縁膜を形成し、その素子分離絶縁膜で画定された半導体基板の活性領域にトランジスタ等の素子を形成する。素子分離構造としては、LOCOS(Local Oxidation of Silicon)とSTI(Shallow Trench Isolation)とがあるが、近年では半導体装置の微細化に有用なSTIを用いることが多い。
【0003】
STIは、半導体基板に素子分離溝を形成し、その中に素子分離絶縁膜を形成することで素子同士を分離する構造である。そのような構造では、素子分離絶縁膜で画定された活性領域に、素子分離絶縁膜からストレスが加わり、半導体基板に結晶欠陥が発生することが知られている(特許文献1)。
【0004】
半導体基板の結晶欠陥は、トランジスタ等の素子においてリーク電流を生じせしめ、半導体装置の低消費電力化を妨げる要因となる。
【0005】
その他に、本願に関連する技術が特許文献2、3にも開示されている。
【特許文献1】特開2004−221484号公報
【特許文献2】特開2004−221543号公報
【特許文献3】特開2005−101596号公報
【発明の開示】
【発明が解決しようとする課題】
【0006】
半導体装置とその製造方法において、半導体基板に欠陥が入るのを防止することを目的とする。
【課題を解決するための手段】
【0007】
以下の開示の一観点によれば、素子分離溝により活性領域が画定された半導体基板と、前記素子分離溝内に形成された素子分離絶縁膜とを有し、前記素子分離絶縁膜の上面が、前記活性領域における前記半導体基板の上面よりも低い半導体装置が提供される。
【0008】
また、その開示の別の観点によれば、半導体基板に活性領域を画定する素子分離溝を形成する工程と、前記素子分離溝に、前記活性領域における前記半導体基板の上面よりも低い上面を有する素子分離絶縁膜を形成する工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【0009】
上記した半導体装置とその製造方法によれば、素子分離絶縁膜の上面が活性領域における半導体基板の上面よりも低く、これらの上面の間に段差が発生する。調査結果によれば、このような段差を設けることで、素子分離溝が形成された半導体基板に欠陥が入り難くなることが明らかとなった。
【発明を実施するための最良の形態】
【0010】
(1)調査結果について
本発明の実施の形態の説明に先立ち、本願発明者が行った調査について説明する。
【0011】
図1(a)は、その調査で使用されたサンプルを透過型電子顕微鏡で観察して得られた像を基にして描いた図であって、MOSトランジスタのゲート長方向に沿った断面図に相当する。
【0012】
また、図1(b)は、図1(a)と同一のサンプルのゲート幅方向の断面を透過型電子顕微鏡で観察して得られた像を基にして描いた図である。
【0013】
図1(a)、(b)に示されるように、シリコン基板1には、STI用の複数の素子分離溝1aが形成される。そして、その素子分離溝1aの中に酸化シリコンよりなる素子分離絶縁膜2が埋め込まれ、トランジスタの活性領域がこの素子分離絶縁膜2により画定される。
【0014】
図1(a)に示されるように、その活性領域にはゲート電極4と絶縁性サイドウォール5とが形成され、ゲート電極4を覆うように酸化シリコンよりなる層間絶縁膜6が形成される。
【0015】
ゲート電極4の横のソース/ドレイン領域3の上の層間絶縁膜6にはコンタクトホールが形成され、その中に導電性プラグ7が埋め込まれる。
【0016】
このようなサンプルを作製する際には様々な熱プロセスが行われる。
【0017】
例えば、シリコン基板1に不純物をイオン注入するときには、シリコン基板1の表面を保護するための犠牲絶縁膜として熱酸化膜を予め形成するが、その熱酸化膜を形成するためにシリコン基板1は1000℃前後の高温に加熱される。なお、この場合のイオン注入としては、ソース/ドレイン領域3を形成するための注入と、図1ではコントラストが出ないため図示を省略しているウェルを形成するための注入とがある。
【0018】
また、ウェルの不純物を熱拡散してウェルの不純物プロファイルを整えるためのアニールでも、シリコン基板1は1000℃前後の高温に加熱される。
【0019】
このように1000℃程度の高温に加熱されるとシリコン基板1には反りが生じる。そして、加熱されたシリコン基板1が室温に自然冷却して反りが解消される過程において、シリコン基板1にストレスが加わり、図示のような結晶欠陥8が発生する。その結晶欠陥8は、例えば二つのソース/ドレイン領域3の間のリーク電流を増大させ、半導体装置の低消費電力化を妨げる。
【0020】
特許文献1によれば、上記のストレスの大きさは、素子分離溝1aの深さと幅の比率を調整することで低減し得るとある。
【0021】
そこで、本願発明者は、素子分離溝1aの幅を一定のままその深さを様々に変化させ、それに伴いソース/ドレイン領域3の間のリーク電流がどのように変化するかを調査した。
【0022】
その結果を図2に示す。
【0023】
図2において、横軸は素子分離溝1aの深さを示し、縦軸は二つのソース/ドレイン領域3の間のリーク電流を示す。
【0024】
素子分離溝1aを浅くしてその中に埋め込まれる素子分離絶縁膜2の体積を少なくすれば、素子分離絶縁膜2からシリコン基板1に加わるストレスが緩和されるので、一見すると結晶欠陥8が発生し難くなりリーク電流も低減すると考えられる。
【0025】
しかし、図2の結果によれば、素子分離溝1aを浅くしてもリーク電流は殆ど変化せず、素子分離溝1aの深さはリーク電流の低減に寄与しないことが明らかとなった。
【0026】
このような調査結果に基づき、本願発明者は、以下に説明するような実施形態に想到した。
【0027】
(2)本発明の実施の形態
図3〜図22は、本実施形態に係る半導体装置の製造途中の断面図である。
【0028】
最初に、図3に示す断面構造を得るまでの工程について説明する。
【0029】
まず、基板温度を約900℃として酸化雰囲気中においてp型シリコン(半導体)基板20の表面を熱酸化し、厚さが約15nmの熱酸化膜21を形成する。
【0030】
次いで、この熱酸化膜21の上にCVD法により窒化シリコン膜を厚さ約150nmに形成し、その窒化シリコン膜をマスク膜22とする。
【0031】
そして、フォトリソグラフィとエッチングによりマスク膜22に開口22aを形成した後、この開口22aを通じて熱酸化膜21とシリコン基板20とをドライエッチングすることにより、深さが約390nm程度の素子分離溝20aを形成する。
【0032】
そのドライエッチングは例えばRIE(Reactive Ion Etching)により行われ、エッチングガスとしてCHF3、HBr、Cl2、CF4、及びO2を組み合わせたガスが使用される。
【0033】
これにより、シリコン基板20の活性領域ARが素子分離溝20aによって画定される。
【0034】
なお、ドライエッチングによって素子分離溝20aの内面が受けたダメージを回復させるために、その内面を僅かに熱酸化してもよい。
【0035】
また、このように熱酸化膜21を介してシリコン基板20の上にマスク膜22を形成することで、窒化シリコンよりなるマスク膜22の強いストレスがシリコン基板20に直接及ぶのを防止できる。
【0036】
次に、図4に示すように、埋め込み性に優れたHDPCVD(High Density Plasma CVD)法を用いて、マスク膜20の上に素子分離絶縁膜23として酸化シリコン膜を形成し、この素子分離絶縁膜23で素子分離溝20aを完全に埋め込む。その素子分離絶縁膜23の厚さは、例えばマスク膜22の上で約40nmである。
【0037】
続いて、図5に示すように、CMP(Chemical Mechanical Polishing)法により素子分離絶縁膜23を研磨して、マスク膜20の上の余分な素子分離絶縁膜23を除去すると共に、素子分離溝23内にのみ素子分離絶縁膜23を残す。
【0038】
このCMPでは、酸化シリコン膜用のスラリ、例えばシリカ系のスラリが用いられる。これにより、酸化シリコンよりなる素子分離絶縁膜23の研磨速度は、窒化シリコンよりなるマスク膜22のそれよりも速くなり、素子分離絶縁膜23の上面がマスク膜22のそれよりも低下する。
【0039】
本実施形態ではこのようなCMPを更に進めることで、素子分離絶縁膜23の上面23aを活性領域ARにおけるシリコン基板20の上面20bよりも低下させる。その結果、これらの上面20b、23aに段差Dが形成される。
【0040】
この段差Dの大きさは、本工程におけるCMPの研磨時間により制御することが可能である。
【0041】
続いて、図6に示すように、熱酸化膜21とマスク膜22とをウエットエッチングにより除去し、シリコン基板1の清浄面を露出させる。このとき、窒化シリコンよりなるマスク膜22のエッチング液としては燐酸溶液が使用され、熱酸化膜21のエッチング液としてはフッ酸溶液が使用される。
【0042】
次に、図7に示す断面構造を得るまでの工程について説明する。
【0043】
まず、酸化雰囲気中において基板温度を約900℃とすることで、シリコン基板20の表面に厚さが約10nmの熱酸化膜を形成し、その熱酸化膜を犠牲絶縁膜25とする。
【0044】
次いで、この犠牲絶縁膜25でシリコン基板20を保護しながら、イオン注入により第1、第2nウェル31、32と、第1pウェル33とを図示のように形成する。
【0045】
これらのうち、第1、第2nウェル31、32は、シリコン基板1にリンをイオン注入することにより、それぞれ別々の工程で形成される。更に、その第1nウェル31の形成と同時に、素子分離絶縁膜23の下にリンをイオン注入してなる素子分離用の不純物拡散領域34が形成される。
【0046】
また、第1pウェル33はボロンをイオン注入することにより形成される。
【0047】
続いて、図8に示すように、酸化雰囲気中においてシリコン基板20の表面を熱酸化することにより、犠牲絶縁膜25の膜厚を15nm程度にまで増大させる。このとき熱酸化の際の基板温度は特に限定されないが、例えば1000℃程度とする。
【0048】
そして、犠牲絶縁膜25でシリコン基板20を保護しながら、第2pウェル35と第3nウェル36とを図示のように形成する。このうち、第2pウェル35はボロンのイオン注入により形成され、第3nウェル36はリンのイオン注入により形成される。
【0049】
このイオン注入を終了後、フッ酸溶液により犠牲絶縁膜25をウエットエッチングして除去し、シリコン基板1の清浄面を露出させる。
【0050】
ところで、ウェル31〜33、35、36を形成するイオン注入では、シリコン基板20中のシリコン単結晶のあるサイトにおいて、ウェル31〜36用の不純物が不足したり、或いはその不純物が過剰に存在したりして、不純物の分布が不均一になる場合がある。
【0051】
そこで、次の工程では、図9に示すように、シリコン基板20をアニールすることにより各ウェル31〜36の不純物を熱拡散させ、これらの不純物の分布を均一に整え、各ウェル31〜36における不純物の濃度プロファイルを設計値に近づける。
【0052】
このアニールの条件は特に限定されないが、本実施形態では基板温度1000℃、処理時間10秒の条件で、窒素雰囲気内においてこのアニールを行う。
【0053】
次に、図10に示すように、酸化雰囲気中においてシリコン基板1を熱酸化することにより、シリコン基板1の上に第1ゲート絶縁膜41として熱酸化膜を約15nmの厚さに形成する。その熱酸化の温度は特に限定されないが、例えば800℃程度とされる。
【0054】
続いて、図11に示すように、レジストパターン(不図示)をマスクにしながら第2pウェル35と第3nウェル36の上の第1ゲート絶縁膜41をウエットエッチングにより除去する。この場合のエッチング液としてはフッ酸溶液が用いられる。
【0055】
このウエットエッチングを終了後、マスクに用いたレジストパターンは除去される。
【0056】
次いで、図12に示すように、シリコン基板1の表面を再び熱酸化することにより、第2pウェル35と第3nウェル36の上に厚さが約3.2nmの熱酸化膜よりなる第2ゲート絶縁膜42を形成すると共に、第1ゲート絶縁膜41の厚さを増大させる。この熱酸化は、基板温度を約750℃として酸化雰囲気において行われる。
【0057】
これにより、シリコン基板1の上には、厚さの異なる二種類のゲート絶縁膜41、42が形成されたことになる。
【0058】
次に、図13に示すように、シリコン基板1の上側全面に導電膜45としてポリシリコン膜を形成する。そのポリシリコン膜は、CVD法により180nm程度の厚さに形成される。
【0059】
その後、この導電膜45をパターニングすることにより、図14に示すように、第1、第2ゲート絶縁膜41、42の上にゲート電極45aを形成する。
【0060】
続いて、図15に示すように、ゲート電極45aをマスクにしてシリコン基板20に不純物をイオン注入し、第1〜第3n型ソース/ドレインエクステンション47〜49と、第1、第2p型ソース/ドレインエクステンション51、52とを形成する。
【0061】
そのイオン注入では、p型不純物としてボロンが用いられ、n型不純物として砒素が用いられる。また、これらp型不純物とn型不純物の打ち分けは、不図示のレジストパターンを用いて行われる。
【0062】
次に、図16に示す断面構造を得るまでの工程について説明する。
【0063】
まず、シリコン基板20の上側全面に絶縁膜を形成し、それをエッチバックしてゲート電極45aの横に絶縁性サイドウォール60として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。
【0064】
そして、この絶縁性サイドウォール60とゲート電極45aとをマスクにしてシリコン基板20に不純物をイオン注入し、第1〜第3n型ソース/ドレイン領域53〜55と、第1、第2p型ソース/ドレイン領域56、57とを形成する。
【0065】
このイオン注入においては、p型不純物としてボロンが用いられ、n型不純物としてリンが用いられる。
【0066】
ここまでの工程により、シリコン基板20には、ゲート電極45aやソース/ドレイン領域53〜57等を備えた第1〜第3n型MOSトランジスタTRn1〜TRn3と、第1、第2p型MOSトランジスタTRp1、TRp2の基本構造が完成した。
【0067】
これらのうち、第2ゲート絶縁膜42よりも厚い第1ゲート絶縁膜41を備えたトランジスタTRn1、TRn2、TRp1は、第2ゲート絶縁膜42を備えたトランジスタTRn3、TRp2よりも高い駆動電圧で動作する。
【0068】
次いで、図17に示すように、シリコン基板20の上側全面にコバルト膜等の高融点金属膜をスパッタ法で形成し、その高融点金属膜をアニールしてシリコンと反応させ、高融点金属シリサイド層61を形成する。その後、素子分離絶縁膜23等の上で未反応となっている高融点金属膜をウエットエッチングにより除去する。
【0069】
このような高融点金属シリサイド層61により、ソース/ドレイン領域53〜57とゲート電極45aが低抵抗化される。
【0070】
次に、図18に示すように、シリコン基板20の上側全面にカバー絶縁膜63として窒化シリコン膜をCVD法により厚さ約80nmに形成する。
【0071】
続いて、図19に示すように、カバー絶縁膜63の上に酸化シリコン膜を厚さ約1100nmに形成し、その酸化シリコン膜を第1層間絶縁膜64とする。そして、ゲート電極45aを反映して第1層間絶縁膜64の上面に形成された凹凸を平坦化するため、その上面をCMP法により研磨する。
【0072】
次いで、図20に示すように、第1層間絶縁膜64とカバー絶縁膜63をパターニングして、第1、第3n型ソース/ドレイン領域53、55とゲート電極45aの上にコンタクトホール64aを形成する。そして、このコンタクトホール64a内に、タングステンを主にしてなる第1導電性プラグ65を形成する。
【0073】
更に、第1層間絶縁膜64の上にスパッタ法でアルミニウム膜を含む金属積層膜を形成し、それをパターニングして一層目金属配線66とする。
【0074】
次に、図21に示す断面構造を得るまでの工程について説明する。
【0075】
まず、一層目金属配線66と第1層間絶縁膜64の上に、HDPCVD法により第1埋め込み絶縁膜68として酸化シリコン膜を形成する。更に、この第1埋め込み絶縁膜68の上に、TEOSガスを使用するプラズマCVD法により第2層間絶縁膜69を形成する。
【0076】
そして、これらの絶縁膜68、69をパターニングしてホールを開口してその中にタングステンを主にして構成される第2導電性プラグ70を形成し、更に第2層間絶縁膜69の上にアルミニウム膜を含む金属積層膜よりなる二層目金属配線75を形成する。
【0077】
この後は、これと同じ工程を繰り返すことにより、第2〜第4埋め込み絶縁膜73、77、81と、第3〜第5層間絶縁膜74、78、82、第3〜第5導電性プラグ76、80、84、及び三層目〜五層目金属配線79、83、85を形成する。
【0078】
続いて、図22に示すように、第5層間絶縁膜82と五層目金属配線85の上に第1パッシベーション膜91としてHDPCVD法で酸化シリコン膜を形成する。更に、この第1パッシベーション膜91の上に、水分ブロック性に優れた窒化シリコン膜をCVD法で形成し、その窒化シリコン膜を第2パッシベーション膜92とする。
【0079】
以上により、この半導体装置の基本構造が完成した。
【0080】
上記した実施形態によれば、図5を参照して説明したように、素子分離絶縁膜23をCMP法で研磨することによりその上面23aをシリコン基板20の上面20bよりも低下させ、これらの上面23a、20bに段差Dを設けた。
【0081】
この結果、段差Dがない場合と比較して、素子分離溝20aを占める素子分離絶縁膜23の体積が減るので、熱プロセス時に素子分離絶縁膜23からシリコン基板20に加わるストレスが低減される。これにより、ストレスに起因してシリコン基板20に結晶欠陥が入る危険性が少なくなり、結晶欠陥に起因した各MOSトランジスタTRn1〜TRn3、TRp1、TRp2(図16参照)のソース/ドレイン間のリーク電流の増大が防止され、ひいては半導体装置の消費電力が高くなるのを抑制できる。
【0082】
特に、シリコン基板20を熱酸化する工程(図7、図10、図12)と、ウェル31〜36に対してアニールを行う工程(図9)は、絶縁膜や導電膜を形成する工程よりも高い熱負荷がシリコン基板20に加わり、シリコン基板20にストレスが加わり易い。よって、このような熱プロセスを伴う製造工程において、本実施形態は特に実益がある。
【0083】
本願発明者は、上記のように段差Dを設けることで、MOSトランジスタのソース−ドレイン間のリーク電流がどの程度低減されるかを調査した。
【0084】
その調査結果を図23に示す。
【0085】
図23において、横軸は段差Dを示し、縦軸は一つのMOSトランジスタにおけるソース−ドレイン間のリーク電流を示す。
【0086】
これに示されるように、段差Dが10nm〜20nmの場合は、段差がない場合(0nm)と比較してリーク電流が大幅に減少している。
【0087】
このことから、素子分離絶縁膜23とシリコン基板20のそれぞれの上面に段差Dを設けることがリーク電流の低減に有効であることが実際に確かめられた。また、このようにリーク電流が低減したことから、リーク電流の発生源である結晶欠陥がシリコン基板20に殆ど生じていないことになる。
【0088】
ところで、段差Dは、図5に示したように、素子分離絶縁膜23をCMPで研磨することにより得られるものであるが、段差Dを大きくしようとしてその研磨時間を長くしすぎると、シリコン基板20にダメージが入るおそれがある。
【0089】
図24(a)、(b)は、段差Dの違いにより、活性領域におけるシリコン基板20の表面状態にどのような違いが現れるかを調査して得られた図である。
【0090】
これらの図は、SEM像を元にして描いたものであり、図24(a)は段差Dが20nmのとき、図24(b)は段差Dが30nmのときのものである。
【0091】
図24(a)に示されるように、段差Dが20nmのときは、活性領域におけるシリコン基板20の表面は綺麗であり、特に問題はない。
【0092】
一方、図24(b)に示されるように、段差Dを30nmとすると、シリコン基板20の表面に荒れ100が発生する。
【0093】
この荒れ100の発生要因について本願発明者は次のように考えている。
【0094】
すなわち、段差Dを大きくすべく素子分離絶縁膜23に対するCMPを長時間行うと、マスク膜22(図5参照)も研磨によりその膜厚が減少し、極端な場合にはマスク膜22が消失して、熱酸化膜21が露出する。この場合、CMPの機械的ダメージが熱酸化膜21に入り、熱酸化膜21を除去するときにそのダメージがシリコン基板20に転写される。
【0095】
このことから、素子分離絶縁膜23に対する研磨は、マスク膜22が消失する前に停止するのが好ましい。そして、マスク膜22が消失する直前における素子分離絶縁膜23とシリコン基板20の各上面の高低差が、荒れ100を防止し得る段差Dの上限値となる。
【0096】
以下に、本発明の諸態様を付記にまとめる。
【0097】
(付記1) 素子分離溝により活性領域が画定された半導体基板と、
前記素子分離溝内に形成された素子分離絶縁膜とを有し、
前記素子分離絶縁膜の上面が、前記活性領域における前記半導体基板の上面よりも低いことを特徴とする半導体装置。
【0098】
(付記2) 前記素子分離絶縁膜の上面が、前記活性領域における前記半導体基板の上面よりも、10nm以上20nm以下の範囲で低いことを特徴とする付記1に記載の半導体装置。
【0099】
(付記3) 前記活性領域における前記半導体基板の上面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを更に有することを特徴とする付記1又は付記2に記載の半導体装置。
【0100】
(付記4) 半導体基板に活性領域を画定する素子分離溝を形成する工程と、
前記素子分離溝に、前記活性領域における前記半導体基板の上面よりも低い上面を有する素子分離絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【0101】
(付記5) 前記素子分離絶縁膜を形成する工程において、該素子分離絶縁膜の上面を、前記活性領域における前記半導体基板の上面よりも10nm以上20nm以下の範囲で低くすることを特徴とする付記4に記載の半導体装置の製造方法。
【0102】
(付記6) 前記素子分離溝を形成する工程は、前記半導体基板の上に熱酸化膜を介して形成されたマスク膜をマスクにして前記半導体基板をエッチングすることにより行われ、
前記素子分離絶縁膜を形成する工程は、前記素子分離溝内と前記マスク膜の上に前記素子分離絶縁膜を形成し、前記素子分離絶縁膜を研磨して前記マスク膜上から除去することにより行われ、
前記素子分離絶縁膜の研磨を、該素子分離絶縁膜の上面が前記半導体基板の上面よりも低くなり、且つ前記マスク膜が研磨により消失しない程度に行うことを特徴とする付記4に記載の半導体装置の製造方法。
【0103】
(付記7) 前記素子分離絶縁膜を形成した後に、前記半導体基板の表面を熱酸化する工程を更に有することを特徴とする付記4〜付記6のいずれかに記載の半導体装置の製造方法。
【0104】
(付記8) 前記素子分離絶縁膜を形成した後に、前記半導体基板にウェルを形成する工程と、前記ウェルに対してアニールを行う工程とを更に有することを特徴とする付記4〜付記7のいずれかに記載の半導体装置の製造方法。
【図面の簡単な説明】
【0105】
【図1】図1(a)は、本願発明者が調査に使用したサンプルのゲート長に沿う断面を透過型顕微鏡で観察して得られた像を基にして描いた図であり、図1(b)は、そのサンプルのゲート幅方向に沿う断面を透過型顕微鏡で観察して得られた像を基にして描いた図である。
【図2】図2は、図1のサンプルのリーク電流を調査して得られたグラフである。
【図3】図3は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その1)である。
【図4】図4は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その2)である。
【図5】図5は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その3)である。
【図6】図6は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その4)である。
【図7】図7は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その5)である。
【図8】図8は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その6)である。
【図9】図9は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その7)である。
【図10】図10は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その8)である。
【図11】図11は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その9)である。
【図12】図12は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その10)である。
【図13】図13は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その11)である。
【図14】図14は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その12)である。
【図15】図15は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その13)である。
【図16】図16は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その14)である。
【図17】図17は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その15)である。
【図18】図18は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その16)である。
【図19】図19は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その17)である。
【図20】図20は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その18)である。
【図21】図21は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その19)である。
【図22】図22は、本発明の実施の形態に係る半導体装置の製造途中の断面図(その20)である。
【図23】図23は、本発明の実施の形態に係る半導体装置のリーク電流を調査して得られたグラフである。
【図24】図24(a)は、素子分離絶縁膜とシリコン基板の上面との段差を30nmとしたときのシリコン基板の表面のSEM像を基にして描いた図であり、図24(b)は、その段差を30nmとしたときの図である。
【符号の説明】
【0106】
1、20…シリコン基板、1a、20a…素子分離溝、2、23…素子分離絶縁膜、3…ソース/ドレイン領域、4…ゲート電極、6…層間絶縁膜、7…導電性プラグ、8…結晶欠陥、21…熱酸化膜、22…マスク膜、25…犠牲絶縁膜、31、32…第1、第2nウェル、33…第1pウェル、34…素子分離領域、35…第2pウェル、36…第3nウェル、41、42…第1、第2ゲート絶縁膜、45…導電膜、45a…ゲート電極、47〜49第1〜第3n型ソース/ドレインエクステンション、51、52…第1、第2p型ソース/ドレインエクステンション、53〜55…第1〜第3n型ソース/ドレイン領域、56、57…第1、第2p型ソース/ドレイン領域、60…絶縁性サイドウォール、61…高融点金属シリサイド層、63…カバー絶縁膜、64…第1層間絶縁膜、64a…コンタクトホール、65…第1導電性プラグ、66…一層目金属配線、68…第1埋め込み絶縁膜、69…第2層間絶縁膜、70…第2導電性プラグ、73…第2埋め込み絶縁膜、74…第3層間絶縁膜、75…二層目金属配線、76…第3導電性プラグ、77…第3埋め込み絶縁膜、81…第4埋め込み絶縁膜、82…第5層間絶縁膜、84…第5導電性プラグ、85…五層目金属配線、91…第1パッシベーション膜、92…第2パッシベーション膜。
【特許請求の範囲】
【請求項1】
素子分離溝により活性領域が画定された半導体基板と、
前記素子分離溝内に形成された素子分離絶縁膜とを有し、
前記素子分離絶縁膜の上面が、前記活性領域における前記半導体基板の上面よりも低いことを特徴とする半導体装置。
【請求項2】
前記素子分離絶縁膜の上面が、前記活性領域における前記半導体基板の上面よりも、10nm以上20nm以下の範囲で低いことを特徴とする請求項1に記載の半導体装置。
【請求項3】
半導体基板に活性領域を画定する素子分離溝を形成する工程と、
前記素子分離溝に、前記活性領域における前記半導体基板の上面よりも低い上面を有する素子分離絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項4】
前記素子分離絶縁膜を形成する工程において、該素子分離絶縁膜の上面を、前記活性領域における前記半導体基板の上面よりも10nm以上20nm以下の範囲で低くすることを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
前記素子分離溝を形成する工程は、前記半導体基板の上に熱酸化膜を介して形成されたマスク膜をマスクにして前記半導体基板をエッチングすることにより行われ、
前記素子分離絶縁膜を形成する工程は、前記素子分離溝内と前記マスク膜の上に前記素子分離絶縁膜を形成し、前記素子分離絶縁膜を研磨して前記マスク膜上から除去することにより行われ、
前記素子分離絶縁膜の研磨を、該素子分離絶縁膜の上面が前記半導体基板の上面よりも低くなり、且つ前記マスク膜が研磨により消失しない程度に行うことを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項1】
素子分離溝により活性領域が画定された半導体基板と、
前記素子分離溝内に形成された素子分離絶縁膜とを有し、
前記素子分離絶縁膜の上面が、前記活性領域における前記半導体基板の上面よりも低いことを特徴とする半導体装置。
【請求項2】
前記素子分離絶縁膜の上面が、前記活性領域における前記半導体基板の上面よりも、10nm以上20nm以下の範囲で低いことを特徴とする請求項1に記載の半導体装置。
【請求項3】
半導体基板に活性領域を画定する素子分離溝を形成する工程と、
前記素子分離溝に、前記活性領域における前記半導体基板の上面よりも低い上面を有する素子分離絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項4】
前記素子分離絶縁膜を形成する工程において、該素子分離絶縁膜の上面を、前記活性領域における前記半導体基板の上面よりも10nm以上20nm以下の範囲で低くすることを特徴とする請求項3に記載の半導体装置の製造方法。
【請求項5】
前記素子分離溝を形成する工程は、前記半導体基板の上に熱酸化膜を介して形成されたマスク膜をマスクにして前記半導体基板をエッチングすることにより行われ、
前記素子分離絶縁膜を形成する工程は、前記素子分離溝内と前記マスク膜の上に前記素子分離絶縁膜を形成し、前記素子分離絶縁膜を研磨して前記マスク膜上から除去することにより行われ、
前記素子分離絶縁膜の研磨を、該素子分離絶縁膜の上面が前記半導体基板の上面よりも低くなり、且つ前記マスク膜が研磨により消失しない程度に行うことを特徴とする請求項3に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【公開番号】特開2009−246245(P2009−246245A)
【公開日】平成21年10月22日(2009.10.22)
【国際特許分類】
【出願番号】特願2008−92963(P2008−92963)
【出願日】平成20年3月31日(2008.3.31)
【出願人】(308014341)富士通マイクロエレクトロニクス株式会社 (2,507)
【Fターム(参考)】
【公開日】平成21年10月22日(2009.10.22)
【国際特許分類】
【出願日】平成20年3月31日(2008.3.31)
【出願人】(308014341)富士通マイクロエレクトロニクス株式会社 (2,507)
【Fターム(参考)】
[ Back to top ]