【課題】ＩＧＢＴとダイオードが同じ半導体基板に形成されてなる小型の半導体装置であって、ダイオードのリカバリー特性の劣化を抑制できる半導体装置を提供する。
【解決手段】半導体基板１におけるＩＧＢＴの形成領域とダイオードの形成領域以外の領域（周辺部）において、主面側の表層部に、Ｐ導電型の第５半導体領域６が形成され、第１半導体領域２、第３半導体領域４および第５半導体領域６が、電気的に共通接続され、第５半導体領域６に対向して、裏面側の表層部に、Ｐ導電型の第６半導体領域７ａが形成され、第２半導体領域３、第４半導体領域５および第６半導体領域７ａが、電気的に共通接続されてなる半導体装置１００とする。 （もっと読む）

【課題】従来の半導体装置では、キャパシタの誘電膜用の絶縁膜の膜厚が、増速酸化し、所望の膜厚になり難いという問題があった。
【解決手段】本発明の半導体装置では、キャパシタ３の形成領域において、キャパシタの下部電極用のＰ型の拡散層４１上には、キャパシタ３の誘電膜用のシリコン酸化膜４２が形成されている。シリコン酸化膜４２上には、キャパシタ３の上部電極用のポリシリコン膜４３、４４が形成されている。そして、ポリシリコン膜４３の膜厚は、イオン注入の際に、不純物が通過できる膜厚である。この構造により、シリコン酸化膜４２の膜厚が所望の範囲となり、キャパシタ３の容量値は精度よく形成される。 （もっと読む）

集積回路（１０）は、第１の回路ブロック（２２）と第２の回路ブロック（２４）との間においてノイズを分離するために基板の１つの領域に形成された、低ドーピング濃度による高抵抗率を有するｐ−ウェルブロック領域を備える。この集積回路（１０）は、さらに、第１の回路ブロック（２２）と第２の回路ブロック（２４）との間においてノイズを分離するためにｐ−ウェルブロック領域（３０）の周囲に形成されたガード領域（３２）を備える。
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【課題】 小さな占有面積で分離構造の形成が可能であり、かつ、良好な素子特性が得られるトレンチ構造を有する半導体装置を提供する。
【解決手段】 第１導電型の半導体基板と、半導体基板の上に設けられた第２導電型の半導体層と、半導体層中に設けられたトレンチと、トレンチの壁面に沿って設けられた第１導電型のトレンチ拡散層と、トレンチに埋め込まれた埋め込み導電体とを含む半導体装置において、更に、トレンチの壁面と埋め込み導電体との間に絶縁膜が設けられている。 （もっと読む）

【課題】フリップチップ工法等による実装に於いてもＳＯＩ構造の支持基板の電位を安定的に固定可能にすると共に、低抵抗な基板コンタクトを形成する。
【解決手段】ＳＯＩ構造の支持基板１と最上層配線１３とを接続する複数の導電層と複数の配線層は、最上層配線１３と共にチップ周縁部に沿って形成され、以ってトランジスタＴｒが形成されるトランジスタ形成領域ＴＲの周囲に形成される。 （もっと読む）

【課題】ダイオードを高耐圧化且つ低損失化できるとともに当該ダイオードと高耐圧・低損失なＭＯＳトランジスタを一体化することができるようにする。
【解決手段】Ｎ^＋シリコン基板１上にシリコン層２が積層され、シリコン層２においてＮ型不純物拡散領域２ａとＰ型不純物拡散領域２ｂが隣接して交互に配置されている。シリコン層２の上にＮ⁻シリコン層３が積層され、その表層部にＰ型チャネル形成領域４、Ｎ型ソース領域５、Ｐ型ソースコンタクト領域６が形成され、Ｎ⁻シリコン層３の上面でのチャネル形成領域４が露出する部位の上にゲート酸化膜７を介してゲート電極８を配している。Ｎ⁻シリコン層３の上面での低濃度領域３ａが露出する部位にショットキーバリアダイオードを構成するアノード電極２０が設けられ、スーパージャンクションＭＯＳトランジスタとショットキーバリアダイオードが一体化されている。 （もっと読む）

【課題】高速で正確な感知を可能にするとともに、ＥＳＤ保護を行う、新規な入力電圧感知回路を提供する。
【解決手段】この入力電圧感知回路は、回路入力端子と、第１および第２の入力端子を有し、かつ、前記入力端子のうち第１の入力端子が、基準電圧に結合されている比較器と、回路入力端子と比較器の入力端子のうち、第２の入力端子との間に設けられたスイッチ回路であって、所定電圧を超える電圧から、比較器を保護するために設けられ、その所定電圧でスイッチがオフになるスイッチ回路と、所定の値を超える静電誘導電圧を放電するために、回路入力端子に結合された、静電放電回路とを備えている。 （もっと読む）

【課題】従来の半導体装置では、分離領域を構成するＰ型の埋込拡散層の横方向拡散幅が広がる等により、所望の耐圧特性を得難いという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板６上に２層のエピタキシャル層７、８が形成され、エピタキシャル層８はエピタキシャル層７よりも高不純物濃度である。エピタキシャル層７、８は、分離領域３、４、５により複数の素子形成領域に区分され、素子形成領域の１つには、ＮＰＮトランジスタ１が形成されている。そして、ＮＰＮトランジスタ１のベース領域として用いられるＰ型の拡散層１２とＰ型の分離領域３との間にはＮ型の拡散層１４が形成されている。この構造により、ベース領域−分離領域間がショートし難くなり、ＮＰＮトランジスタ１の耐圧特性を向上させることができる。 （もっと読む）

【課題】従来の半導体装置では、分離領域を構成するＰ型の埋込拡散層の横方向拡散幅が広がる等により、所望の耐圧特性を得難いという問題があった。
【解決手段】本発明の半導体装置では、Ｐ型の単結晶シリコン基板６上にエピタキシャル層７が形成されている。エピタキシャル層７には、分離領域３、４、５が形成され、複数の素子形成領域に区分されている。素子形成領域の１つには、ＮＰＮトランジスタ１が形成されている。そして、ＮＰＮトランジスタ１のベース領域として用いられるＰ型の拡散層１０とＰ型の分離領域３との間にはＮ型の拡散層１２が形成されている。この構造により、ベース領域−分離領域間がショートし難くなり、ＮＰＮトランジスタ１の耐圧特性を向上させることができる。 （もっと読む）

【課題】半導体基板に寄生する基板インピーダンスを介して電気的に結合する基板結合対策として、ガードリング等による、基板結合に対する低減効果を、設計段階で精度よく予測するシミュレーション手法による大規模半導体集積回路における基板結合の等価回路の生成方法を提供する。
【解決手段】基板結合等価回路の生成方法は、半導体集積回路の形成された半導体チップを水平方向にスライスした２個以上の水平部分チップに分割し、それぞれの水平部分チップを抵抗メッシュ近似して基板結合等価回路を導出して、これらの基板結合等価回路を回路ネットリスト上で接続することにより半導体チップ全体の基板結合等価回路を得る。この等価回路を用いて半導体チップ断面方向に強く局所性を持った不純物濃度分布があっても精度劣化しない基板結合による雑音を解析することを可能とする。 （もっと読む）

【課題】共通の半導体基板の上に複数の半導体素子を形成すると寄生トランジスタが形成される。
【解決手段】寄生トランジスタの動作を抑制することができる複合半導体装置は、ｐ型の第１の半導体領域７の上にｎ型の第２の半導体領域８と環状に形成された第３、第４及び第５の半導体領域９，１１，１２を有する。最も内側に配置されたｎ⁺型の第５の半導体領域１２の内側に抵抗膜３が配置されている。この抵抗膜３はドレイン電極１８と接続導体３０との間に接続されている。 （もっと読む）

【課題】半導体装置を構成する抵抗素子の占有面積を縮小することができる半導体装置及びその製造方法を提供する。
【解決手段】基板１０に絶縁膜１２が形成されており、この絶縁膜１２の上層に第１抵抗素子１８ｂが形成されており、さらに、第１抵抗素子１８ｂの上層に積層して第２抵抗素子２１ｂが形成されている構成とし、特に第１抵抗素子１８ｂ及び第２抵抗素子２１ｂがそれぞれ電界効果トランジスタのゲート電極を構成する層（ゲート電極１８ａ）またはバイポーラトランジスタのエミッタ形成用の導電性不純物を含有するエミッタ形成層２１ａなどと共通の層を含む構成とする。 （もっと読む）

【課題】 抵抗素子の形成された絶縁膜に加わる電界を緩和し、前記絶縁膜の破壊を防止する。
【解決手段】 スイッチングレギュレータの高電圧部を含む半導体装置であり、メインスイッチ用ＦＥＴ及び前記メインスイッチ用ＦＥＴのスタータースイッチ用ＦＥＴの周辺を複数のフィールド・リミッティング・リングで多重に囲み、前記フィールド・リミッティング・リング上にフィールド絶縁膜を形成し、前記フィールド絶縁膜上に、前記ＦＥＴのゲートと同層で、かつ前記スタータースイッチ用ＦＥＴのドレイン及びゲートと電気的に接続された抵抗素子と、前記抵抗素子を被う層間絶縁膜と、前記層間絶縁膜上に形成され、前記ＦＥＴのゲートおよびソースとそれぞれ電気的に接続される複数の配線と、前記半導体基板の裏面に形成され、前記メインスイッチ用ＦＥＴおよびスタータースイッチ用ＦＥＴのドレインと電気的に接続される裏面電極を含む半導体装置。 （もっと読む）

【課題】サージ、ノイズ等の悪影響を低減できる集積回路装置、電子機器の提供。
【解決手段】集積回路装置は、電源ノードＶＮ１と中間ノードＶＮＣの間に設けられる保護回路ＰＴＪと、電源ノードＶＮ２とＶＮＣの間に設けられる保護回路ＰＴＫを含む。保護回路ＰＴＪは、ＶＮ１からＶＮＣへの方向を順方向とするダイオードＤＩ１と、ＶＮＣからＶＮ１への方向を順方向とするダイオードＤＩ２と、ＶＮ２からＶＮＣへの方向を順方向とし、トリプルウェル構造により形成される寄生ダイオードＤＰ１を含む。保護回路ＰＴＫは、ＶＮ２からＶＮＣへの方向を順方向とするダイオードＤＩ３と、ＶＮＣからＶＮ２への方向を順方向とするダイオードＤＩ４と、ＶＮ２からＶＮＣへの方向を順方向とし、トリプルウェル構造により形成される寄生ダイオードＤＰ２を含む。 （もっと読む）

【課題】駆動電圧の異なる複数のトランジスタを混載された半導体装置であって、信頼性の向上および微細化が図られた半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体層１０に設けられた素子領域２００および素子分離領域４００を含み、素子領域は、第１導電型のウェル２０２と、ウェル２０２に設けられたトランジスタ２００Ｐと、を含み、素子分離領域は、素子領域を画定する第１分離絶縁層４２２と、第１分離絶縁層と離間して設けられた第２分離絶縁層４２０、４２４と、第１分離絶縁層と、第２分離絶縁層との間の半導体層に設けられた第２導電型の第１不純物領域４１０と、第１不純物領域を内包し、第１不純物領域０と比して不純物濃度が低い第２導電型の第２不純物領域４１２と、第２不純物領域を内包し、第２不純物領域と比して不純物濃度が低い、第２導電型の第３不純物領域４１４と、を含む。 （もっと読む）

【課題】駆動電圧の異なる複数のトランジスタを混載された半導体装置であって、信頼性の向上および微細化が図られた半導体装置を提供する。
【解決手段】本発明にかかる半導体装置は、半導体層１０に設けられた素子領域１００と、素子分離領域４００とを含み、素子領域１００は、第１導電型のチャネルを有する第１トランジスタ１００Ｎと、第２導電型のチャネルを有する第２トランジスタ１００Ｐと、少なくとも第２トランジスタ１００Ｐを囲むように設けられた第１導電型の第１不純物領域１４０と、を含み、素子分離領域４００は、素子領域１００を画定する第１分離絶縁層４２０と、第１分離絶縁層４２０（２０）と離間され、素子領域１００を囲むように設けられた第２分離絶縁層４２２（４２０）と、少なくとも第１分離絶縁層４２０（２０）と第２分離絶縁層４２２（４２０）との間の前記半導体層１０に、前記素子領域１００を囲んで設けられた第２導電型の第２不純物領域４１０（１２０）と、を含む。 （もっと読む）

【課題】駆動電圧の異なる複数のトランジスタを混載された半導体装置であって、信頼性の向上および微細化が図られた半導体装置を提供する。
【解決手段】本発明にかかる半導体装置は、半導体層１０に設けられた素子領域２００と素子分離領域４００とを含み、素子領域２００は、素子領域２００に設けられた第１導電型の第１ウェル２０２と、第１ウェル２０２に設けられた第１トランジスタ２００Ｐと、を含み、素子分離領域４００は、素子領域２００を画定する第１分離絶縁層４２０と、第１分離絶縁層４２０と離間して設けられた第２分離絶縁層４２２と、少なくとも第１分離絶縁層４２０と第２分離絶縁層４２２との間の前記半導体層１０に設けられた第２導電型の第１不純物領域４１４と、を含み、第１ウェル２０２の深さは、第１不純物領域４１４の深さと比して浅い。 （もっと読む）

【課題】信頼性の高い半導体装置を提供する。
【解決手段】本発明にかかる半導体装置は，半導体層と、高耐圧トランジスタ形成領域１００に形成された第１導電型の第１ウェルと、第１ウェルに設けられた第２導電型のチャネルを有する高耐圧トランジスタ１００Ｐと、第１ウェルと隣接する第２導電型の第２ウェルと、低耐圧トランジスタ形成領域２００に形成され、第２ウェルと隣接する第１導電型の第３ウェルと、第３ウェルに設けられた低耐圧トランジスタ２００Ｎ，２００Ｐと、半導体層の上方に形成された層間絶縁層と、層間絶縁層の上方に形成された導電層５０と、を含み、導電層５０は、平面視において、第１ウェルと第２ウェルとの第１境界３０、および，第２ウェルと第３ウェルとの第２境界３２のうちの少なくとも一方には設けられていない。 （もっと読む）

【課題】電圧ノイズ等による誤動作が防止されると共に、ＬＤＭＯＳの耐圧低下が抑制された半導体装置を提供する。
【解決手段】埋め込み酸化膜３ａを有するＳＯＩ基板のＳＯＩ層１ｂに、第１絶縁分離トレンチＺ１により取り囲まれて絶縁分離されたＮｃｈＬＤＭＯＳ２０ａが形成され、第１絶縁分離トレンチＺ１を取り囲んで、第２絶縁分離トレンチＺ２が形成され、第１絶縁分離トレンチＺ１と第２絶縁分離トレンチＺ２との間で、フィールド領域２０Ｆが形成されてなる半導体装置２０であって、埋め込み酸化膜上３ａにＳＯＩ層１ｂと同じ導電型で不純物濃度が高い高濃度不純物層１ｃが形成されてなり、フィールド領域２０Ｆが、ＮｃｈＬＤＭＯＳ２０ａのソース電位と同電位に設定されてなる半導体装置２０とする。 （もっと読む）

【課題】 ＳＯＩ等の高価な基板を使用することなく、基板ノイズを安価に低減できるようにした半導体装置及びその製造方法を提供する。
【解決手段】 フローティングゾーン法にて作成された５００Ωｃｍ以上の抵抗率を持つ高抵抗シリコン基板１と、高抵抗シリコン基板１上に形成されたシリコンエピタキシャル層４と、シリコンエピタキシャル層４上から高抵抗シリコン基板１の内部にかけて設けられたディープ・トレンチ構造体５０と、を備え、ディープ・トレンチ構造体５０によってアナログ回路部とデジタル回路部とが分離されている。基板表面を伝わるノイズについてはディープ・トレンチ構造体５０により、基板の深い部分を伝わるノイズについては基板そのものの抵抗により、それぞれ抑えることができる。 （もっと読む）